JPH05335497A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05335497A JPH05335497A JP14043192A JP14043192A JPH05335497A JP H05335497 A JPH05335497 A JP H05335497A JP 14043192 A JP14043192 A JP 14043192A JP 14043192 A JP14043192 A JP 14043192A JP H05335497 A JPH05335497 A JP H05335497A
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- Japan
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- collector
- oxide film
- film
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Abstract
(57)【要約】
【目的】 耐圧性に優れ、信頼性のよいラテラルＮＰＮ
型バイポーラトランジスタを作ることのできる半導体装
置の製造方法を提供すること。 【構成】 半導体基板上に、ポリシリコン膜を成膜し、
パターニングする工程と、該パターニングされたポリシ
リコン膜の上面および側面に酸化膜を形成する工程と、
その後、該半導体基板に傾斜をつけた方向からイオン注
入する工程とを具備することを特徴とするラテラルＮＰ
Ｎ型バイポーラトランジスタ構造の半導体装置の製造方
法。
型バイポーラトランジスタを作ることのできる半導体装
置の製造方法を提供すること。 【構成】 半導体基板上に、ポリシリコン膜を成膜し、
パターニングする工程と、該パターニングされたポリシ
リコン膜の上面および側面に酸化膜を形成する工程と、
その後、該半導体基板に傾斜をつけた方向からイオン注
入する工程とを具備することを特徴とするラテラルＮＰ
Ｎ型バイポーラトランジスタ構造の半導体装置の製造方
法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ラテラルＮＰＮ型バイポーラトランジス
タ構造の半導体装置の製造方法に関する。
に関し、特に、ラテラルＮＰＮ型バイポーラトランジス
タ構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進むと共に、同
一基板上に性能や目的のことなる半導体素子を同時に形
成し、１チップ化した半導体装置が用いられるようにな
ってきた。
一基板上に性能や目的のことなる半導体素子を同時に形
成し、１チップ化した半導体装置が用いられるようにな
ってきた。
【０００３】この様な半導体装置の一つに、バイポーラ
トランジスタとＣＭＯＳトランジスタとを一つにしたＢ
ｉ−ＣＭＯＳトランジスタがある。
トランジスタとＣＭＯＳトランジスタとを一つにしたＢ
ｉ−ＣＭＯＳトランジスタがある。
【０００４】このＢｉ−ＣＭＯＳトランジスタの製造
は、半導体層と絶縁膜を積層したバイポーラトランジス
タと、半導体基板中に拡散層を形成し絶縁膜と電極膜を
設けたＣＭＯＳトランジスタの構造の異なる素子を同一
基板上に形成するため製造工程が非常に複雑となる問題
があった。
は、半導体層と絶縁膜を積層したバイポーラトランジス
タと、半導体基板中に拡散層を形成し絶縁膜と電極膜を
設けたＣＭＯＳトランジスタの構造の異なる素子を同一
基板上に形成するため製造工程が非常に複雑となる問題
があった。
【０００５】この様な問題を解決するために、すべてＣ
ＭＯＳ製造工程により形成することのできるバイポーラ
トランジスタとして、ラテラルＮＰＮ型バイポーラトラ
ンジスタがある。
ＭＯＳ製造工程により形成することのできるバイポーラ
トランジスタとして、ラテラルＮＰＮ型バイポーラトラ
ンジスタがある。
【０００６】従来のラテラルＮＰＮ型バイポーラトラン
ジスタの製造工程は、まず、図２（ａ）に示すように、
Ｎ型基板１０１上にＰウェル層１０２を形成し、ロコス
(Locos) 工程により素子分離絶縁膜１０３を形成し、次
に、ポリシリコン膜を全面に成膜してボロンイオン注入
によりポリシリコン膜を高濃度Ｐ型（以下、ｐ+ とい
う）にして、このポリシリコン膜をホトリソグラフィー
によりパターニングしてベース電極１０４を形成する。
その後、レジスト１０５を塗布してコレクタ領域となる
部分のレジストを除去し、リンまたは砒素をイオン注入
１０７して、低濃度Ｎ型（以下、ｎ- という）拡散層１
０８を形成する。
ジスタの製造工程は、まず、図２（ａ）に示すように、
Ｎ型基板１０１上にＰウェル層１０２を形成し、ロコス
(Locos) 工程により素子分離絶縁膜１０３を形成し、次
に、ポリシリコン膜を全面に成膜してボロンイオン注入
によりポリシリコン膜を高濃度Ｐ型（以下、ｐ+ とい
う）にして、このポリシリコン膜をホトリソグラフィー
によりパターニングしてベース電極１０４を形成する。
その後、レジスト１０５を塗布してコレクタ領域となる
部分のレジストを除去し、リンまたは砒素をイオン注入
１０７して、低濃度Ｎ型（以下、ｎ- という）拡散層１
０８を形成する。
【０００７】ついで、図２（ｂ）に示すように、レジス
トを全て除去した後、ホトリソグラフィーにより選択的
にボロンイオン注入を行いｐ+ 層のベース領域１１０を
形成する。その後、絶縁膜を全面に成膜して、ホトリソ
グラフィーにより選択的にポリシリコンベース電極１０
４の上および側面に絶縁膜１０９を残す。その後、リン
または砒素をイオン注入して自己整合的に高濃度Ｎ型
（以下、ｎ+ という）拡散層を形成し、エミッタ領域１
１１およびコレクタ領域１１２を形成する。
トを全て除去した後、ホトリソグラフィーにより選択的
にボロンイオン注入を行いｐ+ 層のベース領域１１０を
形成する。その後、絶縁膜を全面に成膜して、ホトリソ
グラフィーにより選択的にポリシリコンベース電極１０
４の上および側面に絶縁膜１０９を残す。その後、リン
または砒素をイオン注入して自己整合的に高濃度Ｎ型
（以下、ｎ+ という）拡散層を形成し、エミッタ領域１
１１およびコレクタ領域１１２を形成する。
【０００８】この後、層間絶縁膜、配線膜およびパシベ
ーション膜等を形成して完成する（図示せず）。
ーション膜等を形成して完成する（図示せず）。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ラテラルＮＰＮ型バイポーラトランジスタの製造方法の
場合、図２（ｂ）からもわかるように、コレクタ領域の
ｎ- 層がベース領域のｐ+ 層と接触しているため、ベー
ス電極であるｐ+ ポリシリコン電極と接触しており、ト
ランジスタの耐圧がコレクタｎ- 層ベース電極間で決ま
ってしまい、耐圧が６〜７Ｖ以上上げられないという問
題があった。
ラテラルＮＰＮ型バイポーラトランジスタの製造方法の
場合、図２（ｂ）からもわかるように、コレクタ領域の
ｎ- 層がベース領域のｐ+ 層と接触しているため、ベー
ス電極であるｐ+ ポリシリコン電極と接触しており、ト
ランジスタの耐圧がコレクタｎ- 層ベース電極間で決ま
ってしまい、耐圧が６〜７Ｖ以上上げられないという問
題があった。
【００１０】そこで本発明は、より高い耐圧を有する信
頼性のよいラテラルＮＰＮ型バイポーラトランジスタを
作ることのできる半導体装置の製造方法を提供すること
を目的とする。
頼性のよいラテラルＮＰＮ型バイポーラトランジスタを
作ることのできる半導体装置の製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上記諸目的は、半導体基
板上に、ポリシリコン膜を成膜し、パターニングする工
程と、該パターニングされたポリシリコン膜の上面およ
び側面に酸化膜を形成する工程と、その後、該半導体基
板に傾斜をつけた方向からイオン注入する工程とを具備
することを特徴とするラテラルＮＰＮ型バイポーラトラ
ンジスタ構造の半導体装置の製造方法によって達成され
る。
板上に、ポリシリコン膜を成膜し、パターニングする工
程と、該パターニングされたポリシリコン膜の上面およ
び側面に酸化膜を形成する工程と、その後、該半導体基
板に傾斜をつけた方向からイオン注入する工程とを具備
することを特徴とするラテラルＮＰＮ型バイポーラトラ
ンジスタ構造の半導体装置の製造方法によって達成され
る。
【００１２】
【作用】本発明は、コレクタ領域のｎ- 層を形成する際
に、ポリシリコンベース電極の上面および側面に酸化膜
を形成し、基板に対してコレクタ側斜め上方よりリンま
たは砒素等をイオン注入することにより、ポリシリコン
電極とｎ- 層を容易に引き離すことができ、それによっ
て耐圧が向上する。
に、ポリシリコンベース電極の上面および側面に酸化膜
を形成し、基板に対してコレクタ側斜め上方よりリンま
たは砒素等をイオン注入することにより、ポリシリコン
電極とｎ- 層を容易に引き離すことができ、それによっ
て耐圧が向上する。
【００１３】
【実施例】以下、図面を参照して実施例により本発明を
具体的に説明する。
具体的に説明する。
【００１４】まず、図１（ａ）に示すように、例えば、
Ｎ型シリコン基板１にＰウェル層２を形成し、ロコス工
程により素子分離絶縁膜３を形成した後、基板上全面に
ポリシリコン膜を１０００〜５０００オングストローム
程度成膜して、ボロンをイオン注入してｐ+ ポリシリコ
ン膜を成膜する。その後、ホトリソグラフィーにより前
記ｐ+ ポリシリコン膜をパターニングしてベース電極４
を形成する。次に、レジストを塗布し、ホトリソグラフ
ィーによりパターニングしてコレクタとなる領域をマス
クして、ボロンをイオン注入することにより、ベース領
域であるｐ+ 拡散層１０を形成する。次に、レジスト除
去後、シリコン酸化膜を熱酸化法により１００〜１００
０オングストローム程度成膜する。この熱酸化工程によ
り、ベース領域であるｐ+ 拡散層１０が、ボロンイオン
注入を行わなかったコレクタ側に拡散して広がる。この
後、成膜した酸化膜をホトリソグラフィーによるパター
ニングおよびエッチングしてベース電極４の上面にのみ
残し、酸化膜５を形成する。 次に、ＣＶＤ法によりシ
リコン酸化膜を堆積し、異方性エッチングを行うことに
よりベース電極４および酸化膜５の側壁にサイドウォー
ル６を形成する。その後、リンまたは砒素を基板より、
例えば４５度上方よりイオン注入７してｎ-層８を形成
する。
Ｎ型シリコン基板１にＰウェル層２を形成し、ロコス工
程により素子分離絶縁膜３を形成した後、基板上全面に
ポリシリコン膜を１０００〜５０００オングストローム
程度成膜して、ボロンをイオン注入してｐ+ ポリシリコ
ン膜を成膜する。その後、ホトリソグラフィーにより前
記ｐ+ ポリシリコン膜をパターニングしてベース電極４
を形成する。次に、レジストを塗布し、ホトリソグラフ
ィーによりパターニングしてコレクタとなる領域をマス
クして、ボロンをイオン注入することにより、ベース領
域であるｐ+ 拡散層１０を形成する。次に、レジスト除
去後、シリコン酸化膜を熱酸化法により１００〜１００
０オングストローム程度成膜する。この熱酸化工程によ
り、ベース領域であるｐ+ 拡散層１０が、ボロンイオン
注入を行わなかったコレクタ側に拡散して広がる。この
後、成膜した酸化膜をホトリソグラフィーによるパター
ニングおよびエッチングしてベース電極４の上面にのみ
残し、酸化膜５を形成する。 次に、ＣＶＤ法によりシ
リコン酸化膜を堆積し、異方性エッチングを行うことに
よりベース電極４および酸化膜５の側壁にサイドウォー
ル６を形成する。その後、リンまたは砒素を基板より、
例えば４５度上方よりイオン注入７してｎ-層８を形成
する。
【００１５】次に、リンまたは砒素を基板に垂直にイオ
ン注入して、ｎ+ 層のエミッタ電極層１１およびコレク
タ電極層１２を形成する。以上のようにして、図１
（ｂ）に示すようなラテラルＮＰＮバイポーラトランジ
スタを完成する。
ン注入して、ｎ+ 層のエミッタ電極層１１およびコレク
タ電極層１２を形成する。以上のようにして、図１
（ｂ）に示すようなラテラルＮＰＮバイポーラトランジ
スタを完成する。
【００１６】
【発明の効果】以上の説明のように、本発明の製造方法
によれば、ＣＭＯＳプロセスにより高耐圧のラテラルＮ
ＰＮバイポーラトランジスタを容易に製造することがで
き、しかも、ｎ- 層の形成において、レジストを用ず、
ホトリソグラフィー工程を１工程省略することができ、
製造効率を上げることができる。
によれば、ＣＭＯＳプロセスにより高耐圧のラテラルＮ
ＰＮバイポーラトランジスタを容易に製造することがで
き、しかも、ｎ- 層の形成において、レジストを用ず、
ホトリソグラフィー工程を１工程省略することができ、
製造効率を上げることができる。
【図１】 本発明の一実施例を示す断面概略図である。
【図２】 従来の方法を示す断面概略図である。
１，１０１…シリコン基板、 ２，１０２…Ｐウェル、 ３，１０３…素子分離絶縁膜、 ４，１０４…ポリシリコンベース電極、 ５，６…酸化膜、１０５…レジスト、 ７，１０７…イオン注入、 ８，１０８…ｎ- 層、 １０，１１０…ｐ+ 層（ベース領域）、 １１，１１１…ｎ+ 層（エミッタ領域）、 １２，１１２…ｎ+ 層（コレクタ領域）。
Claims (1)
- 【請求項１】 半導体基板上に、ポリシリコン膜を成膜
し、パターニングする工程と、 該パターニングされたポリシリコン膜の上面および側面
に酸化膜を形成する工程と、 その後、該半導体基板に傾斜をつけた方向からイオン注
入する工程とを具備することを特徴とするラテラルＮＰ
Ｎ型バイポーラトランジスタ構造の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14043192A JPH05335497A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14043192A JPH05335497A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335497A true JPH05335497A (ja) | 1993-12-17 |
Family
ID=15268518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14043192A Withdrawn JPH05335497A (ja) | 1992-06-01 | 1992-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516655A (ja) * | 2000-12-11 | 2004-06-03 | クリー インコーポレイテッド | 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス |
-
1992
- 1992-06-01 JP JP14043192A patent/JPH05335497A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516655A (ja) * | 2000-12-11 | 2004-06-03 | クリー インコーポレイテッド | 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |