KR100271264B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
동작에 있어서 신뢰성이 개선된 반도체 장치를 제공한다. 이 장치는 주면을 갖는 반도체 기판과, 기판의 주면상에 형성된 에피텍셜층과, 에피텍셜층에 형성된 바이폴라 트랜지스터를 포함한다. 기판의 주면은 틸트축을 중심으로 기판의 특정한 결정면에 대하여 틸트각만큼 기울어져 있다. 틸트축은 주면내에 위치한다. 에피텍셜층은 기판의 특정한 결정면을 따라 에칭되는 경향이 있다. 트랜지스터는 에미터 영역, 베이스 영역, 및 에미터 접촉부를 갖는다. 에미터와 베이스 영역은 에피텍셜층에 형성된다. 에미터 접촉부는 에피텍셜층의 에미터 접촉 영역의 에미터 영역과 접촉하도록 형성된다. 에미터 접촉 영역은 긴 평면 형상이다. 에미터 접촉 영역의 길이방향 축은 틸트축을 향한다. 기판의 특정한 결정면은 단결정 실리콘의 (111) 면이다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히, 에미터 및 베이스 영역이 자기 정합 (self-aligned) 기술에 의해 에피텍셜층내에 형성된 바이폴라 트랜지스터 또는 바이폴라 트랜지스터들을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 도 3 에 나타낸 바와 같이, 복수의 동일한 대규모 집적 회로 (LSI) 칩 (120) 은 단결정 실리콘 기판 또는 웨이퍼 (101) 상에 제조된다. 직사각 칩 (120) 은 스크라이브 (scribe) 선 (119)을 따라 절단하므로써 분리된다. 스크라이브선 (119) 은 웨이퍼 (101) 의 1차 배향 플랫 (102) 에 평행하거나 수직으로 그어진다.
바이폴라 LSI를 위하여, 웨이퍼 (101) 는 [111] 의 방향을 향하는 주면 (101A)을 갖는다. 즉, 웨이퍼 (101) 의 주면 (101A) 은 (111) 의 결정면을 갖는다. 이것은 [111] 방향을 따르는 에칭 속도가 실리콘 재료의 다른 방향을 따르는 에칭 속도보다 작기 때문이다.
그러나, 실제적으로, 도 1 과 도 2 에 나타낸 바와 같이, 웨이퍼 (101) 의 주면 (101A) 은 틸트 (tilt) 축 (131)을 중심으로 (111) 면 (130) 에 대하여 작은 각 (θ) 만큼 기울어져 있다. 여기서, 축 (131) 은 배향 플랫 (102) 에 수직이고 주면 (101A) 에 평행이고 플랫 (102) 의 중심을 관통하는 직선으로 정의된다. 틸트각 (θ) 은 필요에 따라 설계될 수 있지만, 일반적으로 4°이다.
참조 문자 (N) 은 주면 (101A) 의 법선을 가리킨다.
(111) 면 (130) 에 대한 주면 (101A) 의 틸트는 다음과 같은 이유에 의해 필수적이다.
특히 바이폴라 LSI 에 대하여, 에피텍셜층 (도면표시생략) 은 웨이퍼 (101) 의 주면 (101A) 상에 성장하고, 바이폴라 트랜지스터의 에미터 및 베이스 영역은 이 에피텍셜층내에 형성된다. 서브 콜렉터 영역으로서 제공되는 패터닝된 매립층은 기판 (101) 과 에피텍셜층의 계면 부근에 형성된다.
후속의 공정동안, 고정밀도로 기판상에 마스크를 배치 또는 중첩하기 위하여, 기판 (101) 의 주면 (101A) 상에 형성된 패턴은 에피텍셜층의 기판상에 동일하게 반사될 필요가 있다. 그러나, 에피텍셜층의 표면상의 결과적인 패턴은 결정 배향의 차에 의해 기판 (101) 의 표면 (101A) 상의 패턴에 대하여 시프트 또는 왜곡되어 있다. 이것을 "패턴 시프트" 또는 "패턴 왜곡" 이라 한다. 주면 (101A) 의 틸트는 이 문제를 해결한다.
도 4 는 종래의 바이폴라 LSI 에 형성된 종래의 NPN 형 바이폴라 트랜지스터의 부분단면도이다. 도 4에서, 단결정 실리콘 기판 또는 웨이퍼 (101) 의 주면 (101A) 은 상술한 틸트축 (131)을 중심으로 (111) 면 (130) 에 대하여 4° 기울어진 결정면을 갖는다.
도 4 에 나타낸 바와 같이, 서브 콜렉터 영역으로서 제공되는 n+형 매립층 (121) 이 기판 (101) 의 표면 영역에 선택적으로 형성된다. n 형 에피텍셜층 (104) 은 n+형 매립층 (121)을 피복하기 위하여 기판 (101) 의 주면 (101A) 상에 형성된다.
에피텍셜층 (104) 에는 n 형 에미터 영역 (118), p 형 베이스 영역 (115), 및 p 형 그래프트 (graft) 베이스 영역 (113) 이 형성된다. 에미터 영역 (118) 은 베이스 영역 (115) 에 의해 둘러싸이고 베이스 영역 (115) 으로 전체가 중첩된다. 그래프트 베이스 영역 (113) 의 내부 단면은 베이스 영역 (115) 의 외부 단면에 접속된다.
실리콘 이산화물 (SiO2) 층 (105) 은 에피텍셜층 (104) 의 노출 영역상에 선택적으로 형성된다. p 형 베이스 접촉부 (112) 가 층 (105) 의 윈도우내에 위치하는 p 형 그래프트 베이스 영역 (113) 상에 형성된다. 베이스 접촉부 (12) 는 붕소 (B) 로 도핑된 폴리실리콘으로 이루어진다.
p 형 베이스 접촉부 (106) 는 하부에 놓인 베이스 접촉부 (112) 와 접촉하도록 SiO2층 (105) 상에 형성된다. 베이스 접촉부 (106) 는 붕소로 도핑된 폴리실리콘으로 이루어진다.
층간 절연층 (107) 이 SiO2층 (105) 의 노출 영역상에 형성되어 베이스 접촉부 (106) 를 피복한다.
윈도우 (108) 는 층간 절연층 (107)과 베이스 접촉부 (106) 에 의해 베이스 영역 (115) 상에 형성된다. 윈도우 (108) 에는, 실리콘 질화물 (Si3N4) 로 이루어진 측벽 스페이서 (109) 가 베이스 접촉부 (106) 와 층간 절연층 (107) 의 측면상에 형성된다. Si3N4로 이루어진 또다른 측벽 스페이서 (116) 가 측벽 스페이서 (109) 의 측면과 하면상에 형성된다. SiO2층 (114) 은 그래프트 베이스 영역 (113) 과 베이스 접촉부 (112) 와 접촉하도록 베이스 영역 (105) 의 주변상에 형성된다.
비소 (As) 로 도핑된 폴리실리콘으로 이루어진 n 형 에미터 접촉부 (117) 가 윈도우 (108) 내의 에미터 영역 (118) 상에 형성된다. 에미터 접촉부 (117) 는 에미터 영역 (118), SiO2층 (114), 측벽 스페이서 (109 및 116) 및 층간 절연층 (107) 과 접촉한다.
도 4 의 참조 번호 (103a) 은 에미터 영역 (118) 또는 에피텍셜층 (104)을 갖는 에미터의 접촉부 (117) 의 접촉 영역을 가리킨다. 접촉 영역 (103a) 은 일반적으로 직사각 평면 형상을 갖는다.
도 4 에 나타낸 NPN 형 바이폴라 트랜지스터는 각각의 칩 (120) 내의 바이폴라 트랜지스터의 직사각 에미터 접촉 영역 (103a) 이 도 2 에 개략적으로 나타낸 바와 같이 배향 플랫 (102) (또는 틸트축 (131)) 에 평행하거나 수직이 되도록 웨이퍼 (101) 상에 배치된다. 에미터 접촉 영역 (103a) 은 길이 (L) 와 폭 (W)을 갖는다. 이 레이아웃은 칩 (120) 의 패킹 밀도를 가능한한 높게 증가시키기 위한 목적으로 적용된다.
도 4 의 NPN 형 바이폴라 트랜지스터의 제조 공정 순서에 있어서, SiO2층 (114) 가 에피텍셜층 (104) 상에 형성되고, 에피텍셜층 (104) 의 표면을 노출시키기 위하여 윈도우 (108) 내에서 선택적으로 에칭된다. 이 에칭 공정 동안, 에피텍셜층 (104) 의 표면 (104A) 은 (111)면, 즉, 에칭 속도의 배향 의존성에 의해 [111] 방향에 수직인 방향을 따라 에칭된다. 결과적으로, 표면 (104A) 은, 도 5 와 6 에 개략적으로 나타낸 바와 같이, 단면에 톱니 형상의 불규칙성을 갖는다.
도 5 는 직사각 접촉 영역 (103a) 이 배향 플랫 (102)을 향하는 트랜지스터에 대응한다. 도 6 은 직사각 접촉 영역 (103a) 이 배향 플랫 (102) 에 수직인 트랜지스터에 대응한다.
에피텍셜층 (104) 의 표면 (104A) 이 오버에칭되면, 표면 (104A) 은 도 7 과 8 에 나타낸 바와 같이 본래의 표면에 대하여 기울어지게 된다. 그 결과의 경사진 표면은 (111) 면을 향한다. 그 결과의 경사진 표면의 최대 깊이는 도 7 에 나타낸 바와 같이 배향 플랫 (102) 에 평행인 직사각 접촉 영역 (103a) 에 대하여 d1이다. 도 8 에 나타낸 바와 같이, 배향 플랫 (102) 에 수직인 직사각 접촉 영역 (103a) 에 대하여 그 결과의 최대 깊이는 d2이다. 여기서, d1>d2이다.
즉, 에피텍셜층 (104) 의 최대 깊이는 배향 플랫 (102)을 따르는 직사각 접촉 영역 (103a) 의 길이가 길어짐에 따라 증가한다.
상술한 바와 같이, 도 4 에 나타낸 종래의 바이폴라 트랜지스터에 있어서, 액티브 베이스 영역 (115) 과 에미터 영역 (118) 은 층 (104) 의 에칭된 표면 (104A)을 통해 에피텍셜층 (104) 으로 불순물을 도핑하므로써 형성된다. 그러므로, 영역 (103a) 의 길이방향 축이 배향 플랫 (102)을 향하도록 직사각 접촉 영역 (103a) 이 웨이퍼 또는 기판 (101) 상에 배치되면, 바이폴라 트랜지스터는 접촉 영역 (103a) 의 길이방향 축이 배향 플랫 (102) 에 수직인 바이폴라 트랜지스터보다 더 큰 표면 불규칙성을 갖게 된다.
표면 (104A) 상의 이러한 표면 불규칙성은 베이스 영역 (115) 의 두께 요동 또는 변화를 초래하여, 콜렉터-에미터 내전압의 저하 및/또는 DC 전류 이득률 (hFE) 을 증가시킨다.
또한, 도 5 와 도 6 에 나타낸 바와 같이, 에칭된 표면 (104A) 상의 상이한 표면 불규칙성에 의해, 웨이퍼 (101) 상의 트랜지스터는 레이아웃 방향에 의존하여 상이한 특성을 갖게 된다.
더욱이, 에피텍셜층 (104) 의 표면 (104A) 의 최대 에칭 깊이가 커지면, 베이스 영역 (115) 의 레벨은 층 (104) 의 본래의 표면에 대하여 낮게 된다. 이것은 베이스 영역 (115) 이 에피텍셜층 (104) 의 본래의 표면에 대하여 하부에 놓인 매립층 (121) 으로 시프트하는 것을 의미하며, 콜렉터-베이스 커패시턴스를 증가시킨다.
또한, 그래프트 베이스 영역 (113) 과 베이스 영역 (115) 의 접촉 영역이 베이스 영역 (115) 의 시프트에 의해 감소하므로, 베이스 저항이 증가한다. 결과적으로, 트랜지스터의 동작 속도가 감소한다.
따라서, 본 발명의 목적은 바이폴라 트랜지스터의 콜렉터-에미터 내전압의 저하와 트랜지스터의 DC 전류 이득률의 증가를 억제하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 동작에 있어서 신뢰성이 개선되는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 더욱 다른 목적은 바이폴라 트랜지스터의 동작 속도를 증가시키는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 더욱 더 다른 목적은 반도체 기판상의 레이아웃 배향과 독립적으로 바이폴라 트랜지스터 특성의 요동을 억제하고 회로 설계 마진을 강화하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상술한 목적은 다음의 설명을 통해 명백해질 것이다.
도 1 은 주면, 결정면, 및 기판의 틸트축 사이의 관계를 나타내는 종래의 바이폴라 트랜지스터가 형성된 반도체 기판 또는 웨이퍼의 개략 측면도.
도 2 는 기판 또는 웨이퍼상에 형성된 바이폴라 트랜지스터의 에미터 접촉 영역, 및 기판의 틸트축 및 배향 플랫 사이의 관계를 나타내는 도 1 의 반도체 기판 또는 웨이퍼의 개략 평면도.
도 3 은 웨이퍼상의 LSI 칩의 레이아웃을 나타내는 도 1 의 반도체 기판 또는 웨이퍼의 개략 평면도.
도 4 는 도 2 의 선 (Ⅳ-Ⅳ) 의 종래의 바이폴라 트랜지스터중의 하나의 개략 부분 단면도.
도 5 는 에피텍셜층의 에칭된 표면의 상태를 나타내는 도 4 의 종래의 바이폴라 트랜지스터의 개략 확대 부분 단면도.
도 6 은 에피텍셜층의 에칭된 표면의 상태를 나타내는 도 4 의 종래의 바이폴라 트랜지스터의 개략 확대 부분 단면도.
도 7 은 에피텍셜층의 오버에칭된 표면의 상태를 나타내는 도 4 의 종래의 바이폴라 트랜지스터의 개략 확대 부분 단면도.
도 8 은 에피텍셜층의 오버에칭된 표면의 상태를 나타내는 도 4 의 종래의 바이폴라 트랜지스터의 개략 확대 부분 단면도.
도 9 는 주면, 결정면, 및 기판의 틸트축 사이의 관계를 나타내는 본 발명의 제 1 실시예에 의한 바이폴라 트랜지스터가 형성된 반도체 기판 또는 웨이퍼의 개략 측면도.
도 10 은 기판 또는 웨이퍼상에 형성된 제 1 실시예에 의한 바이폴라 트랜지스터의 에미터 접촉 영역, 및 기판의 틸트축 및 배향 플랫 사이의 관계를 나타내는 도 9 의 반도체 기판 또는 웨이퍼의 개략 평면도.
도 11 은 도 10 의 선 (XI-XI) 의 바이폴라 트랜지스터중의 하나의 개략 부분 단면도.
도 12a 내지 12k 는 각각의 제조 방법을 나타내는 제 1 실시예에 의한 바이폴라 트랜지스터의 개략 부분 단면도.
도 13 은 제 2 실시예에 의한 바이폴라 트랜지스터의 에미터 접촉 영역, 및 기판의 틸트축 및 배향 플랫 사이의 관계를 나타내는 반도체 기판 또는 웨이퍼의 개략 평면도.
* 도면의주요부분에대한부호의설명 *
1: 웨이퍼 1A: 주면
2: 배향 플랫 3a: 에미터 접촉 영역
4: 에피텍셜층 5: SiO2층
6: p 형 베이스 접촉부 7: 층간 절연층
8: 윈도우 31: 틸트축
본 발명의 한 형태에 의하면, 반도체 장치가 제공된다. 이 장치는 주면을 갖는 반도체 기판, 기판의 주면상에 형성된 에피텍셜층, 및 에피텍셜층에 형성된 바이폴라 트랜지스터를 포함한다.
기판의 주면은 틸트축을 중심으로 기판의 특정한 결정면에 대하여 틸트각만큼 기울어져 있다. 틸트축은 주면에 위치한다.
에피텍셜층은 기판의 특정한 결정면을 따라 에칭되는 경향이 있다.
트랜지스터는 에미터 영역, 베이스 영역, 및 에미터 접촉부를 갖는다. 에미터 및 베이스 영역은 에피텍셜층에 형성된다. 에미터 접촉부는 에페텍셜층의 에미터 접촉 영역의 에미터 영역과 접촉하도록 형성된다. 에미터 접촉 영역은 긴 평면 형상을 갖는다.
에미터 접촉 영역의 길이방향 축은 틸트축을 향한다.
본 발명의 제 1 형태에 의한 반도체 장치에 의하면, 에피텍셜층은 기판의 주면에 대하여 기울어진 특정한 결정면을 따라 에칭되는 경향이 있다. 그러므로, 에피텍셜층의 에미터 접촉 영역의 에칭된 면은 기판의 주면에 대하여 기울어진 기판의 특정한 결정면을 향하게 된다.
반면에, 바이폴라 트랜지스터의 긴 에미터 접촉 영역의 길이방향 축은 틸트축을 향하므로, 에미터 접촉 영역의 측방향은 틸트축에 수직으로 향한다. 이것은 에미터 접촉 영역의 에칭 깊이가 최소화되는 것을 의미한다.
결과적으로, 바이폴라 트랜지스터의 콜렉터-에미터 내전압의 저하와 DC 전류 이득률의 증가를 억제한다. 이것은 반도체 장치의 동작에 있어서 신뢰성을 개선한다.
또한, 에미터 접촉 영역의 에칭 깊이가 최소화되므로, 베이스 영역의 레벨은 그 설계 위치보다 낮지 않게 된다. 그러므로, 콜렉터-베이스 커패시턴스와 베이스 저항의 증가를 억제할 수 있어, 트랜지스터의 동작 속도를 증가시킬 수 있다.
제 1 형태에 의한 반도체 장치의 바람직한 실시예에 있어서, 기판의 특정한 결정면은 기판의 에칭 속도가 최소화되도록 선택된다. 일반적으로, 특정한 결정면은 단결정 실리콘의 (111) 면이다.
이 경우, 제 1 형태에 의한 장치의 이점은 매우 효과적으로 실현된다.
본 발명의 제 2 형태에 의하면, 다른 반도체 장치가 제공된다. 이 장치는 주면을 갖는 반도체 기판과, 기판의 주면상에 형성된 에피텍셜층과, 에피텍셜층에 형성된 제 1 과 제 2 바이폴라 트랜지스터를 포함한다.
기판의 주면은 틸트축을 중심으로 기판의 특정한 결정면에 대하여 틸트각만큼 기울어져 있다. 틸트축은 주면에 위치한다.
에피텍셜층은 기판의 특정한 결정면을 따라 에칭되는 경향이 있다.
제 1 트랜지스터는 제 1 에미터 영역, 제 1 베이스 영역, 및 제 1 에미터 접촉부를 갖는다. 제 1 에미터 영역과 제 1 베이스 영역은 에피텍셜층에 형성된다. 제 1 에미터 접촉부는 에피텍셜층의 제 1 에미터 접촉 영역의 제 1 에미터 영역과 접촉하도록 형성된다. 제 1 에미터 접촉 영역은 긴 평면 형상이다.
제 2 트랜지스터는 제 2 에미터 영역, 제 2 베이스 영역, 및 제 2 에미터 접촉부를 갖는다. 제 2 에미터 영역과 제 2 베이스 영역은 에피텍셜층에 형성된다. 제 2 에미터 접촉부는 에피텍셜층의 제 2 에미터 접촉 영역의 제 2 에미터 영역과 접촉하도록 형성된다. 제 2 에미터 접촉 영역은 긴 평면 형상이다.
제 1 에미터 접촉 영역의 길이방향 축은 제 1 방향으로 향한다. 제 1 방향은 틸트축에 대하여 35°내지 55°의 각을 형성한다.
제 2 에미터 접촉 영역의 길이방향 축은 제 2 방향으로 향한다. 제 2 방향은 틸트축에 대하여 125°내지 145°또는 -35°내지 -55°의 각을 형성한다.
본 발명의 제 2 형태에 의한 반도체 장치에 의하면, 제 1 바이폴라 트랜지스터의 긴 제 1 에미터 접촉 영역의 길이방향 축은 제 1 방향을 향한다. 제 1 방향은 틸트축에 대하여 35°내지 55°의 각을 형성한다.
제 2 바이폴라 트랜지스터의 긴 제 2 에미터 접촉 영역의 길이방향 축은 제 2 방향을 향한다. 제 2 방향은 틸트축에 대하여 125°내지 145°또는 -35°내지 -55°의 각을 형성한다.
그러므로, 틸트축에 대하여 수직인 방향을 따르는 제 1 과 제 2 에미터 접촉 영역의 길이는 대략 동일하다.
결과적으로, 기판상의 제 1 과 제 2 트랜지스터의 레이아웃 배향에 독립적인 제 1 과 제 2 트랜지스터 사이의 트랜지스터 특성의 요동이 억제된다. 이것은 회로 설계의 마진을 강화시킨다.
동시에, 제 1 과 제 2 트랜지스터의 제 1 과 제 2 에미터 접촉 영역은 과도하게 에칭되지 않으므로, 동작의 신뢰성을 개선시킨다.
제 1 방향의 각이 틸트축에 대하여 35°내지 55°이고 제 2 방향의 각이 틸트축에 대하여 125°내지 145°또는 -35°내지 -55°인 이유는 다음과 같다.
제 1 방향의 각이 틸트축에 대하여 35°내지 55°가 아니고 제 2 방향의 각이 틸트축에 대하여 125°내지 145°또는 -35°내지 -55°가 아니면, 제 1 과 제 2 형태에 의한 장치의 상술한 이점을 충분히 얻을 수 없다.
제 2 형태에 의한 반도체 장치의 바람직한 실시예에 있어서, 기판의 특정한 결정면은 기판의 에칭 속도가 최소가 되도록 선택된다. 일반적으로, 특정한 결정면은 단결정 실리콘의 (111) 면이다.
이 경우, 제 2 형태에 의한 장치의 이점을 더욱 효과적으로 실현할 수 있다.
제 2 형태에 의한 반도체 장치의 다른 바람직한 실시예에 있어서, 제 1 방향은 틸트축에 대하여 대략 45°의 각을 형성한다. 제 2 방향은 틸트축에 대하여 대략 135°또는 -45°의 각을 형성한다.
이 경우, 제 2 형태에 의한 장치의 이점을 더욱 효과적으로 실현할 수 있다.
본 발명의 제 3 형태에 의하면, 제 1 형태에 의한 반도체 장치를 제조하는 반도체 장치의 제조 방법을 제공한다.
이 방법에 있어서, 제 1 단계에서, 주면을 갖는 반도체 기판을 준비한다. 기판의 주면은 틸트축을 중심으로 기판의 특정한 결정면에 대하여 틸트축만큼 기울어져 있다. 틸트축은 주면에 위치한다.
제 2 단계에서, 에피텍셜층을 기판의 주면상에 형성한다. 에피텍셜층은 기판의 특정한 결정면을 따라 에칭되는 경향이 있다.
제 3 단계에서, 바이폴라 트랜지스터를 에피텍셜층에 형성한다. 트랜지스터는 에미터 영역, 베이스 영역, 및 에미터 접촉부를 갖는다. 에미터 및 베이스 영역은 에피텍셜층에 형성된다. 에미터 접촉부는 에피텍셜층의 에미터 접촉 영역의 에미터 영역과 접촉하도록 형성된다. 에미터 접촉 영역은 긴 평면 형상을 갖는다.
에미터 접촉 영역의 길이 방향 폭은 틸트축을 따르는 방향이다.
본 발명의 제 4 형태에 의하면, 제 2 형태에 의한 반도체 장치를 제조하는 반도체 장치의 제조 방법을 제공한다.
이 방법에 있어서, 제 1 단계에서, 주면을 갖는 반도체 기판을 준비한다. 기판의 주면은 틸트축을 중심으로 기판의 특정한 결정면에 대하여 틸트각만큼 기울어져 있다. 틸트축은 주면에 위치한다.
제 2 단계에서, 에피텍셜층을 기판의 주면상에 형성한다. 에피텍셜층은 기판의 특정한 결정면을 따라 에칭되는 경향이 있다.
제 3 단계에서, 제 1 과 제 2 바이폴라 트랜지스터를 에피텍셜층에 형성한다.
제 1 트랜지스터는 제 1 에미터 영역, 제 1 베이스 영역, 및 제 1 에미터 접촉부를 갖는다. 제 1 에미터 영역과 제 1 베이스 영역은 에피텍셜층에 형성된다. 제 1 에미터 접촉부는 에피텍셜층의 제 1 에미터 접촉 영역의 제 1 에미터 영역과 접촉하도록 형성된다. 제 1 에미터 접촉 영역은 긴 평면 형상을 갖는다.
제 2 트랜지스터는 제 2 에미터 영역, 제 2 베이스 영역, 및 제 2 에미터 접촉부를 갖는다. 제 2 에미터 영역과 제 2 베이스 영역은 에피텍셜층에 형성된다. 제 2 에미터 접촉부는 에피텍셜층의 제 2 에미터 접촉 영역의 제 2 에미터 영역과 접촉하도록 형성된다. 제 2 에미터 접촉 영역은 긴 평면 형상을 갖는다.
제 1 에미터 접촉 영역의 길이방향 축은 제 1 방향으로 향한다. 제 1 방향은 틸트축에 대하여 35°내지 55°의 각을 형성한다.
제 2 에미터 접촉 영역의 길이방향 축은 제 2 방향으로 향한다. 제 2 방향은 틸트툭에 대하여 125°내지 145°또는 -35°내지 -55°의 각을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
제 1 실시예
도 9 와 10 은 본 발명의 제 1 실시예에 의한 복수의 반도체 장치가 형성된 p 형 단결정 실리콘 기판 또는 웨이퍼 (1)를 개략적으로 나타낸다. 웨이퍼 (1) 는 1차 배향 플랫 (2) 이다.
웨이퍼 (1) 의 주면 (1A) 는 틸트축 (31)을 중심으로 (111) 면 (30) 에 대하여 작은 각 (θ) 만큼 기울어져 있다. 여기서, 축 (31) 은 배향 플랫 (2) 에 수직이고 주면 (1A) 에 평행이고 플랫 (2) 의 중심을 관통하는 직선으로 정의된다. 틸트각 (θ) 은 4°로 설정된다. 참조 문자 (N) 은 주면 (1A) 의 법선을 가리킨다.
제 1 실시예에 의한 반도체 장치의 각각은 도 11 에 나타낸 바와 같이 NPN 형 바이폴라 트랜지스터를 갖는다. 트랜지스터는 실질적으로 도 4 의 트랜지스터와 동일한 구성을 갖는다.
도 11 에 있어서, 단결정 실리콘 기판 또는 웨이퍼 (1) 의 주면 (1A) 은 상술한 틸트축 (31)을 중심으로 (111) 면 (30) 에 대하여 4°만큼 경사진 결정면을 갖는다.
서브 콜렉터 영역으로서 제공되는 n+형 매립층 (21) 이 기판 (1) 의 표면 영역에 선택적으로 형성된다. n 형 에피텍셜층 (4) 은 기판 (1) 의 주면 (1A) 상에 형성되어 n+매립 층 (21) 을 피복한다.
에피텍셜층 (4) 에는 n 형 에미터 영역 (18), p 형 베이스 영역 (15), 및 p 형 그래프트 베이스 영역 (13) 이 형성된다. 에미터 영역 (18) 은 베이스 영역 (15) 에 의해 둘러싸이고 베이스 영역 (15) 으로 전체가 중첩된다. 그래프트 베이스 영역 (13) 의 내부 단면은 베이스 영역 (15) 의 외부 단면에 접속된다.
SiO2층 (5) 은 에피텍셜층 (4) 의 노출 영역상에 선택적으로 형성된다. p 형 베이스 접촉부 (12) 는 층 (5) 의 윈도우내에 위치하는 p 형 그래프트 베이스 영역 (13) 상에 형성된다. 베이스 접촉부 (12) 는 붕소로 도핑된 폴리실리콘으로 이루어진다.
p 형 베이스 접촉부 (6) 는 하부에 놓인 베이스 접촉부 (12) 와 접촉하도록 SiO2층 (5) 상에 형성된다. 베이스 접촉부 (6) 는 붕소로 도핑된 폴리실리콘으로 이루어진다.
층간 절연층 (7) 은 SiO2층 (5) 의 노출 영역상에 형성되어 베이스 접촉부 (6)를 피복한다.
윈도우 (8) 는 층간 절연층 (7) 과 베이스 접촉부 (6) 에 의해 베이스 영역 (15) 상에 형성된다. 윈도에 (8) 에는, Si3N4으로 이루어진 측벽 스페이서 (9) 가 베이스 접촉부 (6) 와 층간 절연층 (7) 의 측면상에 형성된다. Si3N4으로 이루어진 또다른 측벽 스페이서 (16) 가 측벽 스페이서 (9) 의 측면과 하면상에 형성된다. SiO2층 (14) 은 그래프트 베이스 영역 (13) 과 베이스 접촉부 (12) 와 접촉하도록 베이스 영역 (5) 의 주변상에 형성된다.
비소로 도핑된 폴리실리콘으로 이루어진 n 형 에미터 접촉부 (17) 가 윈도우 (8) 내의 에미터 영역 (18) 상에 형성된다. 에미터 접촉부 (17) 는 에미터 영역 (18), SiO2층 (14), 측벽 스페이서 (9, 16), 및 층간 절연층 (7) 과 접촉한다.
도 11 의 참조 번호 (3a) 는 에미터 영역 (18) 또는 에피텍셜층 (4)을 갖는 에미터 접촉부 (17) 의 접촉 영역을 가리킨다. 여기서, 접촉 영역 (3a) 은 직사각 평면 형상을 갖는다.
도 11 에 나타낸 NPN 형 바이폴라 트랜지스터는, 도 10 에 개략적으로 나타낸 바와 같이, 각각의 칩의 트랜지스터의 직사각 에미터 접촉 영역 (3a) 의 길이방향 축이 배향 플랫 (102) 에 수직 (또는 틸트축 (31) 에 평행) 이 되도록 웨이퍼 (1) 상에 배치된다. 에미터 접촉 영역 (3a) 은 길이 (L) 과 폭 (W)을 갖는다.
도 11 에 나타낸 바이폴라 트랜지스터는 다음과 같은 제조 공정에 의해 제조된다.
먼저, 도 12a 에 나타낸 바와 같이, 서브 콜렉터 영역으로서 제공되는 n+형 매립층 (21) 을 기판 (1) 의 표면 영역에 선택적으로 형성한다. n 형 에피텍셜층 (4) 을 기판 (1) 의 주면 (1A) 상에 형성하여 매립층 (21)을 피복한다.
다음으로, 열산화 또는 화학 기상 증착법 (CVD) 법에 의해 기판 (1) 의 전체 표면상에 SiO2층 (5)을 형성한다. CVD 에 의해 SiO2층 (5) 상에 폴리실리콘층 (도면표시생략)을 증착하고, 붕소를 폴리실리콘층에 도핑하여 SiO2층 (5) 상에 p 형 폴리실리콘층 (6)을 형성한다. p 형 폴리실리콘층 (6) 은 도 12a 에 나타낸 바와 같이 포토리소그래피 및 에칭에 의해 패터닝된다.
표면 평탄화를 위하여, 층간 절연층 (7)을 노출된 SiO2층 (5) 상에 형성하여 p 형 폴리실리콘 베이스 접촉부 (6) 를 피복한다. 층간 절연층 (7) 은 SiO2층, Si3N4층, 또는 SiO2및 Si3N4서브층의 결합으로 형성될 수 있다. 이 단계의 상태는 도 12a 에 나타내었다.
다음으로, 층간 절연층 (7) 과 p 형 폴리실리콘층 (6) 을 건식 에칭에 의해 선택적으로 제거하여 직사각 윈도우 (8)를 형성한다. 윈도우 (8) 는 SiO2층 (5) 의 중심부를 노출시킨다. 이 단계의 상태는 도 12b 에 나타내었다.
CVD 에 의해 층간 절연층 (7) 상에 Si3N4층 (도면표시생략)을 증착하여 윈도우 (8)를 피복한다. 증착된 Si3N4층은 에치백되어 도 12c 에 나타낸 바와 같이 측벽 (9)을 형성한다. Si3N4측벽 (9) 은 SiO2층 (5) 상에 위치하고 p 형 폴리실리콘층 (6) 과 층간 절연층 (7) 의 측면과 접촉한다.
그후, 잔여의 SiO 층 (5) 의 내부 단면 (10) 이 p 형 그래프트 베이스 영역 (13) 의 외부 단면 위치와 거의 일치할 때까지 버퍼드 불화수소 (HF)를 사용하는 습식 에칭으로 SiO2층 (5) 과 Si3N4측벽 (9)을 선택적으로 제거한다. 그러므로, 에피텍셜층 (4) 의 표면 (4a) 은 윈도우 (8) 내에 노출된다. 이 단계의 상태는 도 12d 에 나타내었다.
그후, CVD를 사용하여 층간 절연층 (7) 상에 도핑되지 않은 폴리실리콘층 (11)을 형성하여 윈도우 (8)를 피복한다. 도 12e 에 나타낸 바와 같이, 층 (11) 은 에피텍셜층 (4) 의 노출 표면 (4A), 잔여의 SiO2층 (5) 의 내부 단면 (10), p 형 폴리실리콘층 (6) 의 하면, 및 측벽 (9) 의 노출 영역과 접촉한다.
도 12e 에 나타낸 조립체를 800 내지 1000℃의 온도에서 열처리하여 p 형 폴리실리콘층 (6) 내에 포함된 붕소 원자가 도핑되지 않은 폴리실리콘 (11) 과 에피텍셜층 (4) 에 확산하도록 한다. 그러므로, p 형 폴리실리콘 베이스 접촉부 (12) 와 p 형 그래프트 베이스 영역 (13) 이 형성된다. 이 단계의 상태를 도 12f 에 나타내었다.
도핑되지 않은 폴리실리콘과 붕소가 도핑된 폴리실리콘 사이의 에칭 속도를 이용하여, 붕소로 도핑된 폴리실리콘층 (12) 은 남겨두고 히드라진을 사용하는 알칼리 에칭에 의해 잔여의 도핑되지 않은 폴리실리콘층 (11) 을, 도 12g 에 나타낸 바와 같이, 선택적으로 제거한다.
도 12g 에 나타낸 조립체를 열산화하여, 도 12h 에 나타낸 바와 같이, 에피텍셜층 (4) 의 노출된 표면 (4A) 와 p 형 폴리실리콘층 (12) 의 노출된 내부 단면 (10) 상에 SiO2층 (14)을 형성한다.
붕소는 윈도우 (8) 내의 SiO2층 (14)을 통해 에피텍셜층으로 선택적으로 이온 주입된다. 층 (4) 으로 주입된 붕소 원자는 800 ℃ 내지 1000℃ 의 온도에서 열처리되므로써 층 (4) 내의 수직 및 측면으로 확산하여 층 (4) 내에 p 형 베이스 영역 (15)을 형성한다. 이 단계의 상태를 도 12h 에 나타내었다.
CVD 에 의해 층간 절연층 (7) 상에 Si3N4층 (도면 표시 생략)을 증착하여 윈도우 (8)를 피복하고 에치백하여, 도 12i 에 나타낸 바와 같이, SiO2층 (14) 상에 Si3N4측벽 (16)을 형성한다.
SiO2층 (14)을 에칭에 의해 선택적으로 제거하여 에피텍셜층 (4) 의 하부에 놓인 표면 (4A)을 노출시키는 개구를 갖도록 한다. 개구는 측벽 (16) 의 대향하는 하부 단면 사이의 거리와 동일한 폭을 갖는다. 이 단계의 상태를 도 12i 에 나타내었다.
CVD 에 의해 층간 절연층 (7) 상에 폴리실리콘층 (17)을 증착한다. 층 (17)을 비소로 도핑하고 패터닝하여 에피텍셜층 (4) 의 노출된 표면 (4A) 상에 n 형 폴리실리콘 에미터 접촉부 (17)를 형성한다. 이 단계의 상태를 도 12j 에 나타내었다.
도 12j 의 조립체를 800 ℃ 내지 1000 ℃ 의 온도에서 열처리하여 n 형 폴리실리콘 에미터 접촉부 (17) 내에 포함된 비소 원자가 하부에 놓인 p 형 베이스 영역 (15) 으로 확산하도록 한다. 그러므로, n 형 에미터 영역 (18) 이 p 형 베이스 영역 (15) 에 형성된다. 이 단계의 상태를 도 12k 에 나타내었다.
도 11 에 도시된 제 1 실시예에 의한 반도체 장치에 있어서, 에피텍셜층 (4) 은 기판 (1) 의 주면 (1A) 에 대하여 4°만큼 기울어진 특정한 결정면 (즉, (111)면)을 따라 에칭되는 경향이 있다. 그러므로, 에피텍셜층 (4) 의 에미터 접촉 영역 (3a) 의 에칭된 표면은 기판 (1) 의 (111)면을 향한다.
반면에, 바이폴라 트랜지스터의 긴 에미터 접촉 영역 (3a) 의 길이방향 축은 틸트축 (31)을 향하고, 에미터 접촉 영역 (3a) 의 횡축은 틸트축 (31) 에 수직으로 향한다. 이것은 에미터 접촉 영역 (3a) 의 에칭 깊이가 최소화되는 것을 의미한다 (도 4 및 6 참조).
결과적으로, 바이폴라 트랜지스터의 콜렉터-에미터 내전압의 저하와 DC 전류 이득률의 증가가 억제된다. 이것은 반도체 장치의 동작 신뢰성을 개선시킨다.
또한, 에미터 접촉 영역 (3a) 의 에칭된 깊이가 최소화되므로, 베이스 영역 (15) 의 레벨은 그 설계 위치에 대하여 매립층 (21) 보다 낮지 않게 된다. 그러므로, 콜렉터-베이스 커패시턴스 및 베이스 저항의 증가를 억제하여 트랜지스터의 동작 속도를 증가시킬 수 있다.
예를 들어, 콜렉터-에미터 내전압은 도 2 의 종래의 4 내지 5V 로부터 7 내지 8 V 정도로 상승된다. 바이폴라 트랜지스터의 동작 속도는 도 2 의 종래의 것에 대하여 대략 5 내지 30% 만큼 증가된다.
제 2 실시예
도 13 은 본 발명의 제 2 실시예에 의한 바이폴라 트랜지스터의 반도체 장치의 레이아웃을 나타낸다.
제 2 실시예에 있어서, 제 1 실시예와 달리, 단결정 실리콘 웨이퍼 또는 기판 (1) 의 틸트축 (31) 은 도 13 에 나타낸 바와 같이 설정된다. 특히, 틸트축 (31) 은 웨이퍼 (1) 의 배향 플랫 (2) 에 수직인 직선 (32) 에 대하여 45°의 각을 형성한다. 선 (32) 은 플랫 (2) 의 중심과 웨이퍼 (1) 의 주면내의 웨이퍼 (1) 의 중심에 있다.
제 1 실시예와는 달리, 웨이퍼 (1) 의 주면 (1A) 은 (111)면에 대하여 틸트축 (31)을 중심으로 제 1 실시예와 동일한 4°의 각만큼 기울어져 있다.
도 13 에 개략적으로 나타낸 바와 같이, 제 1 NPN 형 바이폴라 트랜지스터는, 제 1 트랜지스터의 직사각 에미터 접촉 영역 (3b) 의 길이방향 축이 배향 플랫 (2) 에 수직으로 향하도록 웨이퍼 또는 기판 (1) 상에 배치된다. 에미터 접촉 영역 (3b) 의 길이방향 축은 틸트축 (31) 에 대하여 45°의 각을 갖는다.
제 2 NPN 형 바이폴라 트랜지스터는 제 2 트랜지스터의 직사각 에미터 접촉 영역 (3c) 의 길이방향 축이 배향 플랫 (2) 에 평행하도록 웨이퍼 또는 기판 (1) 상에 배치된다. 에미터 접촉 영역 (3c) 의 길이방향 축은 틸트축 (31) 에 대하여 135°의 각을 갖는다.
제 1 과 제 2 트랜지스터는 도 11 에 나타낸 구성과 동일한 구성을 갖는다.
제 2 실시예에 의한 반도체 장치에 의하면, 제 1 바이폴라 트랜지스터의 긴 에미터 접촉 영역 (3a) 의 길이방향 축은 틸트축 (31) 에 대하여 45°기울어진 방향으로 향하고, 제 2 바이폴라 트랜지스터의 긴 제 2 에미터 접촉 영역 (3b) 의 길이방향 축은 틸트축 (31) 에 대하여 135°기울어진 방향으로 향한다.
그러므로, 틸트축 (31) 에 수직인 방향으로 향하는 제 1 과 제 2 에미터 접촉 영역 (3a, 3b) 의 길이 (Sb, Sc) 는 서로 동일하다.
결과적으로, 기판 (1) 상의 제 1 과 제 2 트랜지스터의 레이아웃 배향에 독립적인 제 1 과 제 2 바이폴라 트랜지스터의 특성의 요동이 억제된다. 이것은 회로 설계의 마진을 강화시킨다.
동시에, 제 1 트랜지스터와 제 2 트랜지스터의 제 1 과 제 2 에미터 접촉 영역 (3b, 3c) 이 과도하게 에칭되지 않으므로, 동작의 신뢰성을 개선한다.
에미터 접촉 영역 (3a) 의 길이방향 축의 각은 틸트축 (31) 에 대하여 35° 내지 55°의 값을 가질 수 있다. 에미터 접촉 영역 (3b) 의 길이방향 축의 각은 틸트축 (31) 에 대하여 125°내지 145° 또는 -35°내지 -55°의 값을 가질 수 있다.
틸트축 (31) 과 직선 (32) 사이의 각은 45°±10° 또는 135°±10° 의 범위의 값을 가질 수 있다.
본 발명의 바람직한 형태에 대하여 설명하였지만, 본 발명의 사상을 벗어나지 않는 한도내에서 다양한 변형이 가능하다. 그러므로, 본 발명의 범위는 첨부된 청구범위로 결정되는 것은 아니다.
상술한 바와 같이, 본 발명에 의하면, 바이폴라 트랜지스터의 콜렉터-에미터 내전압의 저하와 트랜지스터의 DC 전류 이득률의 증가를 억제할 수 있어 동작에 있어서 신뢰성이 개선되는 효과가 있다.
Claims (6)
- (a) 주면을 갖는 반도체 기판을 준비하는 제 1 단계로서, 상기 기판의 상기 주면은 틸트축을 중심으로 상기 기판의 특정한 결정면에 대하여 틸트각만큼 기울어지고, 상기 틸트축이 상기 주면에 위치되는, 제 1 단계와,(b) 상기 기판의 상기 주면상에 에피텍셜층을 형성하는 제 2 단계로서, 상기 에피텍셜층은 상기 기판의 상기 특정한 결정면을 따라 에칭되는 경향이 있는, 제 2 단계와,(c) 상기 에피텍셜층에 바이폴라 트랜지스터를 형성하는 제 3 단계로서, 상기 트랜지스터는 에미터 영역, 베이스 영역, 및 에미터 접촉부를 갖고, 상기 에미터 및 베이스 영역은 상기 에피텍셜층내에 형성되고, 상기 에미터 접촉부는 상기 에피텍셜층의 에미터 접촉 영역에서 상기 에미터 영역과 접촉하도록 형성되고, 상기 에미터 접촉 영역은 긴 평면 형상을 갖고, 상기 에미터 접촉 영역의 상기 길이방향 축은 상기 틸트축을 따른 방향을 가지는, 제 3 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 기판의 상기 특정한 결정면은 상기 에미터 접촉 영역의 에칭 속도가 최소화되도록 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 특정한 결정면은 단결정 실리콘의 (111)면인 것을 특징으로 하는 반도체 장치의 제조 방법.
- (a) 반도체 기판을 준비하는 제 1 단계로서, 상기 기판의 주면이 틸트축을 중심으로 상기 기판의 특정한 결정면에 대하여 틸트각만큼 기울어지고, 상기 틸트축은 주면에 위치하는, 제 1 단계와,(b) 상기 기판의 상기 주면상에 에피텍셜층을 형성하는 제 2 단계로서, 상기 에피텍셜층은 상기 기판의 상기 특정한 결정면을 따라 에칭하는 경향이 있는, 제 2 단계와,(c) 에피텍셜층에 제 1 바이폴라 트랜지스터와 제 2 바이폴라 트랜지스터를 형성하는 제 3 단계로서, 상기 제 1 트랜지스터는 제 1 에미터 영역, 제 1 베이스 영역, 및 제 1 에미터 접촉부를 가지며, 상기 제 1 에미터 영역과 상기 제 1 베이스 영역은 상기 에피텍셜층에 형성되고, 상기 제 1 에미터 접촉부는 상기 에피텍셜층의 제 1 에미터 접촉 영역에서 상기 제 1 에미터 영역과 접촉하도록 형성되고, 상기 제 1 에미터 접촉 영역은 긴 평면 형상을 가지며, 상기 제 2 트랜지스터는 제 2 에미터 영역, 제 2 베이스 영역, 제 2 에미터 접촉부를 가지며, 상기 제 2 에미터 영역과 상기 제 2 베이스 영역은 상기 에피텍셜층에 형성되고, 상기 제 2 에미터 접촉부는 상기 에피텍셜층의 제 2 에미터 접촉 영역에서 상기 제 2 에미터 영역과 접촉하도록 형성되고, 상기 제 2 에미터 접촉 영역은 긴 평면 형상을 갖는, 제 3 단계를 구비하며,상기 제 1 에미터 접촉 영역의 길이방향 축은 제 1 방향으로 향하고, 상기 제 1 방향은 상기 틸트축에 대하여 35°내지 55°의 각을 형성하고,상기 제 2 에미터 접촉 영역의 길이방향 축은 제 2 방향으로 향하고, 상기 제 2 방향은 상기 틸트축에 대하여 125°내지 145°또는 -35°내지 -55°의 각을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서, 상기 특정한 결정면은 단결정 실리콘의 (111)면인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서, 상기 제 1 방향은 상기 틸트축에 대하여 대략 45°의 각을 형성하고, 상기 제 2 방향은 상기 틸트축에 대하여 대략 135°또는 -45°의 각을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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