KR20000005724A - 깊은트렌치계저장캐패시터용저장노드제조방법및그구조물 - Google Patents
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Abstract
본 발명은 깊은 트렌치계 저장 캐패시터용 저장 노드에 관한 것으로서, 반도체 기판의 표면에 트렌치를 에칭하고, 트렌치의 측벽 상에 유전층을 형성하며, 측벽의 상부 부분을 노출시키기 위해 유전 재료층을 부분적으로 제거하고, 측벽의 상부 부분 상에 산화물층을 성장시키고, 유전 재료층의 잔여 부분을 제거하며, 도핑에 의해 매립 플레이트를 형성하고, 노드 유전체를 형성하며, 트렌치 내부에 내부 전극을 형성함으로써, 본 발명에 따른 저장 노드를 형성한다. 바람직하게는 LOCOS 기법을 사용하여 트렌치의 상부 부분에 산화물층을 형성한다.
Description
본 발명은 깊은 트렌치계 저장 캐패시터에 대한 저장 노드를 제조하는 방법에 관한 것으로, 특히 단 하나의 트렌치 리세스(recess) 공정을 사용하여 격리 칼라(isolation collar) 및 매립 플레이트(buried plate) 구조물을 제조하는 방법에 관한 것이다. 구체적으로, 본 발명은 칼라와 매립 플레이트를 자동 정렬할 수 있는 공정을 제공한다. 또한, 구조물의 칼라를 제조하기 위해 LOCOS 공정을 채용한다. 본 발명은 또한 새로운 형태의 깊은 트렌치계 저장 캐패시터 구조물에 관한 것이다.
현재 사용되고 있는 데이터 프로세서에서 빠른 처리 속도를 구현하기 위해서는 상당한 양의 고속 랜덤 액세스 메모리가 지원되어야 한다. 동적 랜덤 액세스 메모리(DRAM)는 단위 메모리 셀당 작은 수의 소자를 필요로 하기 때문에, 필요한 저장 수단의 많은 부분이 DRAM에 의해 구현되며, 이에 따라 단일 집적 회로 칩 상에 크게 증가된 많은 수의 메모리 셀이 제공될 수 있다. 이러한 소자에서는 (주로 메모리 셀 하나당 하나의 저장 캐패시터를 포함하는) 메모리 셀의 배열 밀도가 상당히 중요한데, 그 이유는 저장된 전하의 존재 여부를 검출하기 위해 사용되는 감지 증폭기에 대한 충분한 동작 마진(operating margin)을 확보하기 위해서 비트 라인의 캐패시턴스에 비해 저장 캐패시턴스가 커야 하지만 캐패시터의 크기가 작아서 각 캐패시터의 캐패시턴스가 크게 제한되기 때문이다. 따라서, 트렌치들은 매우좁은 간격으로 비교적 큰 깊이를 갖게 형성되어 있다. 또한 격리 트렌치(isolation trench)와 같은 다른 트렌치 구조에 대해서도 이와 동일한 기하학적 구조가 적용된다.
최근에는 트렌치 캐패시터가 형성되는 반도체 기판의 내부에 매립 플레이트를 제공하는 것이 일반화되어 왔다. 매립 플레이트는 동적 랜덤 액세스 메모리 내의 저장 노드 트렌치의 측면과 바닥을 둘러싸고 있으며 저장 캐패시터에 대한 고정 전위 단자로 작용하는 영역이다. 매립 플레이트는 전형적으로 저장 노드 트렌치의 측면 아래로 약 6 마이크론 정도 확장되어 있다. 매립 플레이트의 상부 표면이 위치하는 깊이는 예컨대 반도체 기판의 표면 아래쪽으로 1.5±0.4 마이크론 정도의 정해진 길이여야 한다.
레지스트 리세스 공정을 사용하고 비소와 같은 도펀트(dopant)를 트렌치 내의 하부로부터 외방 확산시켜 매립 플레이트를 제조할 수 있다. 골든(Golden) 등에 허여되고 IBM(International Business Machines Corporation)에 양도된 미국 특허 제 5,618,751호에 이러한 공정의 일 예가 개시되어 있다.
잘 알려진 유형의 DRAM은 네스빗(Nesbit) 등에 의해 1993년 "A 0.㎛2256 mb Trench DRAM Cell with Self-Aligned Buried Strap(BEST)"란 제목으로 Technical Digest of the International Electron Devices Meeting, Washington, D.C., 627쪽에 개시된 바와 같은 깊은 트렌치 캐패시터를 채용한다. 깊은 트렌치 캐패시터는 전형적으로 캐패시터 폴리실리콘 충진에 대한 세 개의 에칭 단계와 두 개의 칼라형성 단계를 채용하는 공정에 의해 제조되어, 매립된 캐패시터 플레이트를 격리시키고 캐패시터의 상부의 칼라를 넘어 패스 트랜지스터(pass transistor)에 연결되는 스트랩(strap) 접속을 제공한다. 이러한 공정은 허용 공차기 매우 작고 높은 응력 및 높은 접촉 저항을 갖는다. 보다 최근에는 에칭 단계의 수를 줄이는 개선된 공정이 개발되었다. 이에 관하여는 수(Hsu) 등에 허여되고 IBM에 양도된 미국 특허 제 5,395,786호를 참조할 수 있으며, 그 개시된 내용은 본 명세서에 참조로서 인용된다.
그럼에도 불구하고, 종래의 기술 공정은 매립 플레이트와 격리 칼라를 생성하기 위한 두 개의 독립적인 트렌치 리세스 단계를 필요로 한다. 이러한 단계는 제어하기가 곤란하므로 문제점이 여전히 존재하게 된다. 더구나 노드칼라 경계면과 관련된 신뢰도 문제도 존재한다.
본 발명은 매립 플레이트와 칼라를 생성하기 위해 다수의 독립적인 트렌치 리세스를 필요로 하지 않는 깊은 트렌치계 저장 캐패시터용 저장 노드를 제조하는 공정에 관한 것이다. 또한 본 발명에 따라, 매립 플레이트와 칼라는 자동 정렬된다. 특히, 본 발명에 따른 방법은 반도체 기판의 표면에 트렌치를 에칭하고 트렌치의 측벽 상에 유전 재료층을 형성하는 것과 관련된다. 트렌치 측벽의 상부 부분의 밑에 있는 영역을 노출시키기 위해 트렌치의 상부 영역으로부터 부분적으로 유전 재료층을 제거한다. 그 다음 측벽의 상부 부분에 산화물층을 성장시킨다. 측벽의 잔여 부분으로부터 유전체를 제거하고, 도핑하여 매립 플레이트를 형성한다. 칼라와 노드(즉, 매립 플레이트가 있는 부분의 트렌치 벽)를 포함하는 트렌치의 벽 위에 유전층을 형성한다. 내부 전극을 트렌치의 내부에 형성한다. 본 발명은 또한 전술한 공정에 의해 생성되는 구조물과 관련된다.
본 발명은 또한 반도체 기판을 포함하는 반도체 구조물과 관련되는 바, 반도체 구조믈은 기판 내부의 트렌치와, 트렌치의 상부 부분에 인접하여 위치하는 칼라 산화물과, 칼라 산화물에 자동 정렬되는 매립 플레이트와, 트렌치 내부로부터 트렌치의 상부로 연장되어 있는 유전층과 트렌치 내부의 내부 전극을 포함한다. 트렌치의 상부까지 연장되어 있는 유전층은 이점을 갖는데, 특히 그 이유는 유전층이 천이 영역인 트렌치의 바닥에 존재하기 때문이다.
도 1 내지 도 10은 본 발명의 제조 공정에 따른 여러 단계에서의 깊은 트렌치 저장 캐패시터에 대한 단면도.
도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 11: 깊은 트렌치
12: 트렌치 측벽 13: 패드 유전층
14: 유전층 15: 포토레지스트
16: 칼라 산화물 17: 매립 플레이트
18: 노드 유전체 19: 내부 전극
20: 얕은 트렌치 격리부 21: 스트랩 전기 콘택트
22: 게이트 23: 소스 및 드레인 영역
24: 도전성 콘택트
본 발명을 수행하기 위해 의도된 최적 모드만을 단순히 예시할 목적으로 본 발명의 바람직한 실시예만을 도시하고 기술하는 다음의 상세한 설명을 참조하면, 본 발명의 다른 목적과 장점들이 당업자에게 용이하게 명백하게 될 것이다. 하기의 설명에서 알수 있는 바와 같이, 본 발명을 다른 상이한 실시예에 적용할 수 있고, 본 발명을 벗어나지 않으면서 다양한 명백한 관점에서 본 발명의 몇 가지 세부 사항을 수정할 수도 있다. 따라서, 상세한 설명은 발명을 제한하는 것이 아니라 본질상으로 설명을 위한 것으로 간주되어야 한다.
본 발명의 이해를 돕기 위해 본 발명에 따른 구조를 제조하는 단계를 도식적으로 나타내는 도면을 참조한다.
n형 불순물과 관련하여 설명하는 특정 공정 단계를 p형 불순물에도 적용할 수 있고, 그 반대의 경우도 마찬가지라는 것이 자명하다. 또한 본 발명을 실리콘이 아닌 당업계에 알려져 있는 Ⅲ-Ⅴ족 반도체를 포함하는 다른 반도체 재료와 같은 기판에도 적용할 수 있다. 또한 "제 1 유형"의 불순물과 "제 2 유형"의 불순물을 지칭하는 경우에, "제 1 유형"은 n형 또는 p형 불순물을 지칭하고 "제 2 유형"은 반대의 도전 유형을 지칭하는 것으로 이해해야 한다. 즉, "제 1 유형"이 p이면 "제 2 유형"은 n이다. "제 1 유형"이 n이면, "제 2 유형"은 p이다. 실리콘에 대한 p 도펀트는 붕소, 알루미늄, 갈륨, 인듐을 포함한다. 실리콘에 대한 n형 도펀트는 비소, 인, 안티몬을 포함한다.
도 1은 실리콘 기판(10) 내부에 에칭된 하나의 깊은 트렌치(11)에 대한 단면도를 도시하고 있다. 예를 들어 HBr, NF3, O2, SiCl4를 사용하는 반응성 이온 에칭(reactive ion etching: RIE)과 같은 통상적인 방향성 에칭 공정을 사용하여 전형적으로 약 5 마이크론 내지 약 8 마이크론의 깊이까지 트렌치를 에칭함으로써 트렌치 측벽(12)을 노출시킬 수 있다. 트렌치의 형상은 평행한 벽을 갖는 것일 수 있으나, 경사진 벽 또는 만입 형태(reentrant profile)(예를 들어 병 형상)를 갖는 형상과 같은 다른 형상일 수도 있다. 전형적인 실리콘 반도체 기판은 결정 방향이 <100>인 p형 실리콘 기판이다. 또한, 트렌치를 에칭하기 전에 기판(10) 상에 패드 유전층(13)을 증착한다. 층(13)의 전형적인 예는 저압 화학적 기상 증착 기법(lowpressure chemical vapor deposition: LPCVD)과 같은 통상적인 화학적 기상 증착 공정을 사용하여 증착되는 실리콘 질화물이다. 이 층(13)은 전형적으로 약 1000Å 내지 약 5000Å의 두께를 갖는다. 도 2를 참조하면, 유전층(14)을 화학적 기상 증착과 같은 방법을 사용하여 트렌치의 벽 상에 형성하여, 실리콘 질화물 및/또는 실리콘 산화물 유전체 장벽을 제공하는데, 실리콘 질화물이 바람직하다. 또한, SiN층을 화학적 기상 증착하기 전에 열적 실리콘 이산화물(thermal silicon dioxide)의 얇은 층(도시하지 않음)을 패드층으로서 약 20Å 내지 100Å을 두께로 성장시킬 수 있다. 전형적인 예로 약 20Å 내지 약 100Å인, 일 예로 50Å인 실리콘 질화물층을 저압 화학적 기상 증착 공정을 사용하여 증착한다.
그 다음, 도 3을 참조하면, 트렌치(11) 내부에 포토레지스트(15)를 채운 후, 화학적 하방 스트림 에칭(chemical down―stream etching: CDE)과 같은 에칭 리세스 공정을 수행하여 포토레지스트를 제 1 레벨까지 제거하는데, 제 1 레벨은 기판 내에 있는 어레이 웰(array well)의 깊이보다 깊거나 같고 전형적으로는 기판 표면으로부터 약 0.8 마이크론 내지 약 1.2 마이크론의 깊이를 갖는다. 그 다음, 포토레지스트(15)에 의해 보호되지 않은 유전층(14)의 상부 부분을 에칭으로 제거한다. 예를 들어, 실리콘 질화물의 경우에는 화학적 하방 스트림 에칭(CDE)과 같은 등방성 에칭 공정을 사용하여 에칭을 수행할 수 있다. 채용할 수 있는 전형적인 포토레지스트는 쉬플리(Shipley) AZ7500이다.
그 다음, 도 4를 참조하면, 통상적인 습식 포토레지스트 제거 공정을 사용하여 트렌치에 남아 있는 포토레지스트(15)를 제거한다. 트렌치(11)의 하부 부분 내에 유전층(14)이 남는다.
그 다음, 도 5를 참조하면, 트렌치의 상부 영역에 노출된 실리콘을 습식 또는 바람직하게는 건식 산소 분위기에서 약 800℃ 내지 약 1100℃의 온도로 가열하여 산화시킴으로써, 칼라(collar) 산화물(16)을 제공한다. 약 2분 내지 약 10분 동안 산화 공정을 수행하여 약 10 나노미터(nanometer) 내지 약 50 나노미터의 칼라 산화물(16)을 제공한다. 전형적인 예로, 건식 산소 분위기에서 약 1050℃의 온도로 약 5분 동안 산화를 수행하여 두께가 약 350Å인 실리콘 산화물을 제공한다. 측벽 상의 유전성 실리콘 질화물층(14)과 패드 질화물(13)은 구조물의 다른 부분을 마스킹(masking)하여 이들 다른 부분이 산화되는 것을 막는다.
그 다음, 도 6을 참조하면, HF―글리세롤(HF―glycerol) 에칭 기법과 같은 것을 채용하여 에칭함으로써, 트렌치(11) 내부에 있는 실리콘 질화물층(14)을 제거한다. 전형적인 예로, 에칭하는데 약 50 내지 약 100초가 소요된다.
그 다음, 도 7을 참조하면, 기판과 반대 유형의 불순물로 도핑하여 매립 플레이트(17)를 형성할 수 있다. 예를 들어, p형 기판인 경우에 n형 도펀트를 사용하는 데, 실리콘인 경우에 바람직하게는 비소를 사용한다. 칼라와 패드 질화물이 도펀트가 존재하지 않아야 하는 영역을 마스킹한 상태에서 트렌치의 하부 영역 내부로 도펀트가 포함된다. 도펀트의 농도는 전형적으로 단위 입방 센티미터당 약 1×1018개 내지 약 5×1020개의 원자, 일 예로 약 5×1019개의 원자이다. 비소 실리케이트(silicate) 유리와 같은 도핑된 실리케이트 유리를 입힌 후 비소를 외방확산시켜 원하는 플레이트를 형성하기 위하여 약 900℃ 내지 약 1100℃의 온도로 어닐링하여 도펀트를 제공할 수 있다. 그 다음, 남아 있는 실리케이트 유리, 즉 비소 결핍된 실리케이트를 에칭으로 제거할 수 있다. 예를 들어 아신(arsene) 분위기에서의 기상 어닐링(gasphase annealing)과 같은 플라즈마 도핑 또는 플라즈마 이온 침지 주입(plasma ion immersion implantation)과 같은 다른 기법을 사용하여 도펀트를 제공할 수도 있다.
그 다음, 도 8을 참조하면, NH3분위기에서 약 900℃ 내지 약 1000℃의 온도로 열적 질화 공정을 수행한 후 두께가 약 15Å 내지 약 100Å인 실리콘 질화물층을 증착함으로써 노드 유전체(18)를 형성한다. LPCVD 기법을 사용하여 실리콘 질화물을 증착할 수 있다. 그 다음, 필요하다면 상기 공정 후에 질화물층을 산화시켜 실리콘 산질화물(oxynitride)층을 형성할 수도 있다.
또한, 필요하다면 노드 유전층(18)을 형성하기 전에, 매립 플레이트를 형성하기 위한 도핑에 의해 발생한 모든 손상층을 제거하기 위하여 트렌치 내부에 약 50Å 내지 약 500Å의 희생층을 형성한 후 제거할 수도 있다.
그 다음, 도 9를 참조하면, 매립 플레이트용 도펀트와 같은 도전형의 도펀트로 도핑된 실리콘을 증착함으로써 트렌치(11) 내부에 내부 전극(19)을 제공한다. 내부 전극은 저장 노드라고 불리우기도 한다. 그 다음, 도 10을 참조하면, 구조물에 화학 기계적 연마(chemical mechanical polishing: CMP)와 같은 평탄화 공정을 수행한 후, 저장 노드와 실리콘 기판 사이에 스트랩 전기 콘택트(21)를 제공할 수있다. 이것은 내부 전극을 리세스한 후, 노드 유전체를 제거하고, 칼라 산화물을 에칭하며, 추가 전극 재료를 충진함으로써 달성될 수 있다. 도 10에 도시한 바와 같이, 얕은 트렌치 격리부(20)를 제공한 후, 게이트(22), 소스 및 드레인 영역(23), 게이트에 대한 도전성 콘택트(24)를 제공하는 단계를 포함하는 통상적인 제조 공정을 수행할 수 있다.
본 발명을 보다 구체적으로 설명하기 위해 다음의 비제한적인 예를 기술한다.
실시예
두께가 약 2200Å인 패드 실리콘 질화물층을 p 실리콘 기판 상에 증착한 후, 실리콘 내부로 패드 질화물층을 관통하여 깊은 트렌치를 에칭한다. 저압 화학적 기상 증착에 의해 트렌치의 벽 상에 두께가 약 50Å인 실리콘 질화물 유전층을 형성한다. 그 다음, 트렌치 내부에 쉬플리 AZ7500 포토레지스트를 채운 후, 화학적 하방 스트림 에칭을 수행하여 실리콘 기판의 표면 아래쪽 약 0.9 마이크론까지 포토레지스트를 하방 리세스하는데, 0.9 마이크론은 실리콘 기판 내부에 있는 어레이 웰의 깊이보다 깊다.
더 이상 포토레지스트에 의해 보호되지 않는 트렌치 내부의 실리콘 질화물 유전체의 상부 부분을 화학적 하방 에칭으로 제거한다. 트렌치 내부에 남아있는 포토레지스트를 통상적인 습식 포토레지스트 제거 공정으로 제거한다.
트렌치의 상부 영역 내에 노출된 실리콘을 산소 분위기에서 약 1050℃로 약 5분 동안 가열하여 산화시킴으로써 약 350Å의 칼라 산화물을 제공한다. 트렌치내부에 있는 실리콘 질화물층을 HF 글리세롤 에칭 기법으로 에칭하여 제거한다.
그 다음, 기상 확산(gasphase diffusion) 과 약 1000℃의 온도에서의 드라이브인(drive in) 어닐링을 사용하여 입방 센티미터당 약 5×1019개의 원자를 주입함으로써 매립 플레이트를 형성한다. 두께가 약 100Å인 희생 산화물층을 트렌치 내부에 형성한 후 제거한다. 그 다음, NH3의 분위기에서 약 900℃의 온도로 열적 질화를 수행하여 두께가 약 20Å인 실리콘 질화물층을 제공함으로써 노드 전극을 형성한다.
n형 실리콘을 증착한 후 화학 기계적 연마를 수행하여 내부 전극을 형성한다. 내부 전극, 노드 실리콘 질화물 유전체, 칼라 산화물을 리세스한 후 추가 전극 재료를 충진함으로써, 내부 전극과 실리콘 기판 사이에 스트랩 전기 콘택트를 제공한다.
본 발명에 대한 상기 기술은 본 발명을 예시적으로 설명하고 있다. 또한 전술한 설명은 본 발명의 바람직한 실시예만을 도시하고 기술하지만, 전술한 바와 같이 본 발명을 다양한 다른 결합, 변경, 환경에서 사용할 수 있고, 본 명세서에 표현한 바와 같은 본 발명의 개념의 범주 내에서 전술한 설명 및/또는 관련 분야의 기술 또는 지식을 기초로 본 발명을 변화 또는 변경할 수도 있다. 전술한 실시예는 또한 본 발명을 실시하기 위한 최적 모드를 설명하고 당업자로 하여금 이러한 또는 다른 실시예에서 본 발명의 특정 응용예 또는 사용에 필요하도록 본 발명을 다양하게 변경하여 사용할 수 있도록 하기 위한 것이다. 따라서, 상세한 설명이본 발명을 본 명세서에 개시된 형태로 제한하는 것으로 해석되어서는 안된다. 또한 첨부된 특허 청구 범위는 다른 실시예를 포함하는 것으로 해석되어야 한다.
본 발명에 따른 공정에 의해, 칼라 위에 신뢰할 수 있는 노드 유전체를 형성함과 동시에 자동 정렬되는 칼라와 매립 플레이트를 생성할 수 있다. 또한, 본 발명에 따라 매립 플레이트 도핑을 제공하기 위한 다양한 기법을 사용할 수 있고, 공정 단계가 줄어듬에 따라 패드 SiN 상의 변화를 줄일 수 있다. 본 발명에 따른 공정에서는 필요한 포토레지스트와 노드 전극에 대해 동일한 에칭 기법을 사용함으로써 민감한 에칭 또는 리세스 공정이 필요없게 된다.
Claims (20)
- 반도체 기판 상에 깊은 트렌치계 저장 캐패시터용 저장 노드를 제조하는 방법에 있어서,① 상기 반도체 기판의 표면에 트렌치를 에칭하는 단계와,② 상기 트렌치의 측벽 상에 유전층을 형성하는 단계와,③ 상기 측벽의 상부 부분의 밑에 있는 영역을 노출시키기 위해 상기 유전층을 부분적으로 제거하는 단계와,④ 상기 측벽의 상기 상부 부분 상에 산화물층을 성장시키는 단계와,⑤ 상기 트렌치의 측벽으로부터 상기 유전체의 잔여 부분을 제거하는 단계와,⑥ 도핑에 의해 매립 플레이트를 형성하는 단계와,⑦ 적어도 상기 트렌치의 하부 측벽 상에 트렌치 유전체를 형성하여 노드 유전체를 제공하는 단계와,⑧ 상기 트렌치 내부에 내부 전극을 형성하는 단계를 포함하는 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 트렌치의 측벽 상의 상기 유전층이 실리콘 질화물을 포함하는 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 내부 전극이 도핑된 실리콘을 포함하는 저장 노드 제조 방법.
- 제 1 항에 있어서,실리콘의 국부적인 산화에 의해 상기 측벽의 상기 상부 부분 상에 상기 산화물층을 성장시키는 단계를 포함하는 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 기판이 실리콘을 포함하는 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 매립 플레이트가 비소로 도핑한 후 가열에 의해 비소를 이동시켜 형성되는 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 트렌치의 하부 부분 상에 위치하는 상기 유전체가 실리콘 질화물을 포함하는 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 측벽의 상부 부분의 길이가 약 0.8 마이크론 내지 약 1.2 마이크론인 저장 노드 제조 방법.
- 제 1 항에 있어서,상기 내부 전극과 상기 산화물층을 스트랩(strap) 깊이까지 에칭함으로써, 상기 산화물층의 일부분 상에 스트랩 콘택트 표면을 노출시키고 상기 내부 전극 상에 전극 콘택트 표면을 노출시키는 단계와,상기 스트랩 콘택트 표면과 상기 내부 전극 사이에 도전성 스트랩을 형성하는 단계를 더 포함하는 저장 노드 제조 방법.
- 제 9 항에 있어서,상기 도전성 스트랩이 도핑된 다결정 실리콘을 포함하는 저장 노드 제조 방법.
- 제 1 항의 저장 노드 제조 방법은 DRAM을 제조하기 위한 방법.
- 제 1 항의 공정에 의해 생성되는 반도체 구조물.
- 반도체 기판을 포함하는 반도체 구조물에 있어서,① 상기 기판 내에 리세스(recess)되어 있는 트렌치와,② 상기 트렌치의 상부 부분에 인접하여 위치하는 칼라 산화물(collar oxide)과,③ 상기 칼라 산화물에 자동 정렬되어 있는 매립 플레이트와,④ 상기 트렌치 내부와 상기 트렌치의 위로 연장되어 있는 유전층과,⑤ 상기 트렌치 내부에 위치하는 내부 전극을 포함하는 반도체 구조물.
- 제 13 항에 있어서,상기 트렌치 내부의 상기 유전층이 실리콘 질화물을 포함하는 반도체 구조물.
- 제 13 항에 있어서,상기 내부 전극이 도핑된 실리콘을 포함하는 반도체 구조물.
- 제 13 항에 있어서,상기 기판이 실리콘을 포함하는 반도체 구조물.
- 제 13 항에 있어서,상기 매립 플레이트가 비소를 포함하는 반도체 구조물.
- 제 13 항에 있어서,상기 트렌치의 상부 부분이 반도체 기판의 상부 표면 아래로 약 0.8 마이크론 내지 약 1.2 마이크론에 있는 반도체 구조물.
- 제 13 항에 있어서,상기 트렌치의 깊이가 약 5 마이크론 내지 약 8 마이크론인 반도체 구조물.
- 제 13 항의 반도체 구조물은 DRAM인 구조물.
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