KR20030038746A - 종형 ｄｒａｍ에서 전송 게이트와 저장 노드 사이의분리의 제어 - Google Patents

종형 ｄｒａｍ에서 전송 게이트와 저장 노드 사이의분리의 제어 Download PDF

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KR20030038746A
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노르안드레아스
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Abstract

종형 DRAM에서 전송 게이트와 저장 노드 사이의 분리를 제어함으로써 폴리 트렌치 필에서 상부 개방된 보이드에서 지퍼형 프로파일을 제거하거나 감소시키기 위한 고밀도 플라즈마 증착 프로세스에 있어서,
반도체 칩의 폴리 Si 내로 리세스 또는 트렌치를 에칭하는 단계와,
단일 면 스트랩 디자인의 형성을 위한 마스크 전송 프로세스를 사용하여 SiN 선형의 패턴을 형성하는 단계와,
트렌치의 상부로부터 SiN 라이너를 제거하고, 인접 퇴적 산화물을 에칭하는 단계와,
불활성(inert) 환경에서 SiH4또는 SiH4+ H2를 유동시킴(flow)으로써 트렌치에서의 고밀도 플라즈마(HDP) 폴리실리콘 층을 증착시키는 단계와,
상기 트렌치에 포토레지스트를 사용하고 레지스트를 스핀 온(spinning on)한 후 상기 폴리실리콘 층을 화학 기계 연마 또는 화학 기계 하방 에치 백 함으로써 상기 게이트 컨덕터에서의 쇼팅을 회피하기 위해 상기 반도체의 상부 표면으로부터 상기 고밀도 플라즈마 폴리실리콘 층을 제거하는 단계와,
상기 포토레지스트를 제거하고 고밀도 플라즈마에 의해 상부 트렌치 산화물을 증착시키는 단계를 포함한다.

Description

종형 ＤＲＡＭ에서 전송 게이트와 저장 노드 사이의 분리의 제어{CONTROL OF SEPARATION BETWEEN TRANSFER GATE AND STORAGE NODE IN VERTICAL DRAM}
DRAM 메모리 칩 영역 최적화는 정규적으로 캐패시터 트렌치 내로의 트랜지스터의 통합을 수반한다. 트랜지스터와 같은 선택된 전자 장치의 배치 및 상호 접속에 의해 전자 집적 회로라고도 불리는 이 "칩"이 반도체 기판 내에 형성된다. 장치가 전달하는 데이터 신호를 나르는 표면 컨덕터의 어레이를 사용하여 전자 장치는 상호 접속된다.
실리콘 기판에서의 저장 장치의 깊은 트렌치 에치의 광범위한 사용으로 트렌치 기술에서의 트랜드는 상부 표면으로부터 트렌치 측벽으로 액세스 트랜지스터 또는 종형 트렌치 셀(VTC)을 이동시켜, 이에 긴 채널 장치를 허용하여 트렌치 유지 시간을 떨어뜨리는 짧은 채널 효과(short channel effect)를 회피하여 왔다.
더 나아가, 매립된 스트랩 폴리실리콘 저압 화학 기상 증착(LPCVD)이 뒤따르는 퇴적 에치 백(collar etch/back)과 그 후의 폴리실리콘 에치 백의 사용은 퇴적 산화물이 에칭되었던 리세스 영역에 폴리실리콘을 남겨둔다. 이는 완전한 퇴적을 위해 수행되거나 또는 단일 면 셀 설계의 경우에는, 퇴적의 한 면(단일 면 스트랩) 상에서만 수행된다. 그 후, 폴리 게이트 컨덕터로부터 폴리실리콘 깊은 트렌치 필을 분리하기 위해 고밀도 플라즈마(HDP)에 의해 상부 트렌치 산화물(Top Trench Oxide, TTO)이 증착된다. 그것이 채널 길이 및 '매립된 스트랩'(드레인)으로부터 채널로의 접촉을 결정하기 때문에, TTO 두께 제어는 아주 중요하다.
저압 화학 기상 증착(low-pressure chemical mechanical vapor desposition, LPCVD)에 의해 깊은 트렌치 내로 폴리 Si가 증착될 때, 지퍼형 프로파일을 생성하기 위해 그것은 깊은 트렌치 안에 심(seam)과 그 심을 따라 존재하는(along the seam) 보이드를 남긴다. 캐패시터와 게이트 컨덕터 사이의 변화 영역의 상부(통상적으로 Si 기판 아래의 350nm)를 규정하기 위해 폴리 Si를 리세스하는 동안, 바람직하지 않은 토포그래피(topography)가 깊은 트렌치 내에 남겨지도록 하는 방법으로 보이드와 심은 개방된다. 통상적으로 화학 하방 에칭(chemical downstreametching, CDE)과 같은 건식 에치에 의해 리세스가 수행된다.
지퍼형 프로파일의 결과는 형편없는 TTO 두께 제어, 변하는 채널 길이, 깊은 트렌치로부터 트랜지스터로의 부족하거나 아예 없는 전기 접촉, 및 캐패시터 누출로의 게이트이다.
웨이퍼마다, 구획(lot)마다 마이크로 전자 장치의 생산 동안에 웨이퍼 내의 유효 TTO 두께 변화에 기인하는 여러 가지 문제점들이 있어서 장치 성능이 이 두께 변화에 극도로 민감하게 한다. 더 세부적으로, 채널 길이 변화 -근원 요인은 폴리 트렌치 필름에서 상부 개방된 보이드의 깊은 트렌치(DT) 폴리 지퍼 프로파일의 모양을 변화시킴으로써 야기되는 아래에 놓인 TTO 토포그래피에 기인하는데, 이 상부 개방된 보이드는 트렌치와 어레이 트렌지스터의 최종 타겟 분리와 동일한 범위이며 약 30nm임- 에 의해 온/오프 전류 및 임계 전압이 특히 영향을 받는다.
발명의 개요
본 발명은 폴리 트렌치 필름에서 상부 개방된 보이드의 지퍼형 프로파일에 의해 야기되는 정규적으로 고르지 않은 토포그래피가 있는 상부 트렌치 산화물(top trench oxide, TTO)의 더 납작한 또는 더 고른 평면을 생성한다. 일반적으로, 더 납작한 또는 더 고른 평면 TTO를 생성하는 본 발명 프로세스는 고밀도 플라즈마(HDP) 폴리실리콘 증착의 사용을 통해 수행되는데, 폴리실리콘 필름이 증착되게 하기 위해 Ar 또는 He와 같은 불활성 환경에서 SiH4또는 SiH4플러스 추가의 H2를 유동(flow)시킴으로써 증착된 층이 형성된다. 이 폴리 Si 층은 BS 형성에서 추가로 제공하고, 이에 따라 본 발명 프로세스에 간료성을 제공한다.
본 발명은 종형 DRAM 메모리 칩을 준비하는데서 폴리 트렌치 필(poly trench fill)에서의 상부 개방된(opened-up) 보이드(voids)의 지퍼형 프로파일(zipper-like profile)에 의해 야기되는 상부 트렌치 산화물(Top Trench Oxide,TTO) 두께의 변동 -두께 변동은 매립된 스트랩 및 종형 게이트 어레이 트랜지스터를 포함하는 전도의 깊은 트렌치의 최종 타겟 분리와 동일한 30nm 범위임- 를 감소시키기 위한 집적 방법에 관한 것이다. 더 납작한 표면을 생성하기 위해 TTO 두께 변화를 감소시키는 것은 프로세스 제어를 향상시키고 온/오프 전류 및 채널 길이 제어에 관해 반도체 칩의 제조에서의 요구된 마진을 감소시킨다.
도 1은 깊은 트렌치를 포함하는 반도체에서의 고밀도 플라즈마 지퍼형 프로파일을 도시한다.
도 2는 포토레지스트(photoresist)를 포함하는 깊은 트렌치를 포함하는 반도체에서의 고밀도 플라즈마 지퍼형 프로파일을 도시한다.
도 3은 폴리실리콘이 증착되는 깊은 트렌치를 포함하는 반도체에서의 고밀도 플라즈마 지퍼형 프로파일을 도시한다.
도 4는 포토레지스트가 제거된 깊은 트렌치를 포함하는 반도체에서의 고밀도 플라즈마 지퍼형 프로파일을 도시한다.
도 5는 더 적은 또는 감소된 변화를 가지는 토포그래피에서 시작한 TTO의 증착이 있는 깊은 트렌치를 포함하는 반도체에서의 고밀도 플라즈마 지퍼형 프로파일을 도시한다.
도 6은 HDP 산화물 층 사이에 끼인 HDP 실리콘 층의 증착 프로파일을 도시하는 스캐닝 전자 현미경(scanning electron microscope, SEC)의 사진이다.
본 발명 프로세스는 일반적으로는, 고르지 않은 토폴로지를 감소시키거나 제거하며 동시에 드레인 접촉을 제공하기 위해 고밀도 플라즈마(HDP) 폴리 Si의 사용에 의해 지퍼형 프로파일을 제거하거나 감소시킨다. 이 제거 또는 감소는 작은 공간(즉, 지퍼)에서 스퍼터 수율(sputter yields)을 감소시키고, 1 대 4보다 큰 측벽 대 바닥 두께 비를 제공하는 진성(intrinsic) HDP 증착 특성에 기여할 수 있다.
폴리실리콘 필름이 증착되게 하기 위해, 본 발명의 HDP 폴리실리콘 증착 프로세스는 Ar 또는 He와 같은 불활성 환경에서 SiH4를 그것만 또는 H2와 함께 유동(flow)시키는 것을 이용한다.
진성 폴리 Si의 전기 저항을 변경시키기 위해 도펀트 기체가 추가적으로 사용될 수 있다.
더 나아가, 필름의 구조를 향상시키기 위해 어닐(anneal) 포스트 HDP 폴리 증착이 사용될 수 있다.
토포그래피 형태의 감소에 추가하여, HDP 폴리 Si 프로세스는 (매립 스트랩(BS) 외부 확산을 통하여) 채널로의 DT 캐패시터의 접속도 제공하며, 이에 따라 BS 형성을 위한 본 발명 방법이 더 간단하게 구현되게 한다.
그 다음, 레지스트 화학-기계 연마(CMP) 또는 레지스트 화학 하방 에칭(chemical downstream etching, CDE)에 관한 레지스트 마스크를 사용하여 표면으로부터 HDP 폴리 Si 층이 제거된다.
마지막으로, 통상 HDP TTP 증착이 뒤따르는 희생 산화(sacrificial oxidation)에 의해 상부 트렌치 산화물 프로세스가 적용된다. 결과적인 더 납작한 폴리실리콘 표면은 상당히 향상된 임계(critical) TTO 두께 제어를 제공한다.
본 발명 발견은 SiO2의 고밀도 플라즈마 증착의 방식과 유사한 방식으로 증착될 수 있어서, 그에 따라 비정각(非正角:non-conformal) 토포그래피가 나온다. 이 비정각(non-conformal) 토포그래피는 감지되는 반면에, 갭 필(fapfill) -서로 다른 단차들 사이에서의 강조(highlights)로 사용되었던 실리콘 층- 을 위한 고밀도 플라즈마 산화물 증착 프로세스는 최적화시킨다.
불활성 Ar 또는 He 환경에서 SiH4를 유동시킴으로써 이 실리콘 층은 증착되었고, 고밀도 플라즈마 폴리실리콘을 사용하여 더 납작한 표면이 생성되는 추가적인 이점을 갖는 것을 제외하고 고밀도 플라즈마 산화물 프로세스의 경우에서와 같은 토폴로지 특성을 내보이는 폴리실리콘 필름의 증착을 가져온다. 본 발명 고밀도 플라즈마 폴리실리콘 증착 프로세스에서 사용되는 프로세싱 조건들은 15mTorr 미만의 통상의 반응기 압력에서의 바이어스된 그리고 바이어스되지 않은 증착을 포함한다.
다르게는, 본 발명 프로세스의 최적화를 위해, 불활성 Ar 또는 He 환경에서 SiH4플러스 H2를 유동시킴으로써 실리콘 층이 증착된다.
깊은 트렌치를 포함하는 반도체에서 지퍼형 프로파일의 개략적 단면도를 도시하는 도 1을 참조한다. 도 1에서, 폴리 Si(12) 내로의 스루(through) 리세스를제공하는 에칭이 된다. 그 후에 마스크 전달 프로세스는 단일 면 스트랩 디자인의 형성을 위해 필요한 얇은 SiN 라이너(liner)(11)를 패터닝하기 위해 마스크 전달 프로세스가 사용된다. 그 후에, 트렌치의 상부에 퇴적 산화물층(collar oxide)(10)이 에칭된다. Ar 또는 He 또는 그것들의 혼합물의 불활성 환경에서 H2와 함께 SiH4를 유동시킴으로써 폴리실리콘 층(13)이 증착된다. 폴리 트렌치에서의 보이드가 V에 도시되어 있다.
SiN 라이너가 제거될 때, 인접 퇴적 층이 에칭 제거된다. 과도 에치(over etch)는 약 10%만, 즉 4nm만을 목표한다. 그 후에 폴리실리콘을 기반으로 하는 고밀도 플라즈마의 70-100nm가 상부 트렌치 산화물과 유사한 특성으로, 즉 1 대 4보다 큰 측벽 대 바닥 비로 증착된다.
도 2로부터 알 수 있는 바와 같이, 레지스트(14)를 스핀-온(spin-on)한 후에 폴리실리콘(12)을 CMP하거나 CDE 에치 백함으로써 게이트 컨덕터에서 단락(shorting)을 회피하기 위해 상부 표면으로부터 고밀도 플라즈마 폴리 Si를 제거하기 위해 폴리 Si에 포토레지스트(14)가 깊은 트렌치에 적용된다.
따라서, 도 3은 폴리실리콘 층(13)의 제거 이후의 구조를 도시한다. 그 후, 도 4에 도시되어 있는 바와 같이, 포토레지스트가 제거되고, TTO는 HDP를 통해 증착된다.
도 4에 도시되어 있는 바와 같이, 트랜지스터 채널로의 콘택트를 형성하기 위해, 폴리실리콘 트렌치 외부로 도펀트의 확산에 의해 폴리실리콘 스트랩(PS)이형성된다.
그 후에, 도 5에 도시되어 있는 폴리-Si 제거를 위해 사용되었던 동일한 포토레지스트 마스킹 기술을 사용하여 상부로부터 산화물이 제거된다.
도 6으로부터, 스캐닝 전자 현미경에 의한 사진은 이 경우에, (SEM 분석에서 더 나은 대비를 보이기 위해서만) HDP 산화물 층 사이에 끼여진 고밀도 플라즈마 폴리실리콘 층의 증착 프로파일을 도시한다. 알 수 있는 바와 같이 측벽 대 바닥 두께 비는 1 대 4까지이다. 필요한 것처럼 결정 성장(gain growth) 및 도펀트의 드라이브-인(drive-in)을 진행시키기 위해 Si 리치 층(Si rich layer)을 어닐링함으로써 고밀도 플라즈마 폴리실리콘의 as-증착된 모폴로지(morphology)는 변경될 수 있다.
산화물의 고밀도 플라즈마 증착의 사용을 통해서, 폴리 트렌치 필에서의 상부 개방된 보이드의 지퍼형 프로파일에 의해 야기되는 TTO 두께 변동은 일반적으로 트렌치 폴리와 종형 게이트 컨덕터의 최종 타겟 분리와 동일한 범위, 즉 30nm 내이다. 그러므로, VTC를 형성하고 BS 형성을 단순화할 때, 요구된 마진을 감소시키는 것에서 프로세스 제어를 향상시키는 목적을 위해 TTO의 변동을 감소시키는 것에서의 본 프로세스의 사용은 극도로 유리하다.
본 발명 프로세스의 집적 방법은 트렌치 양단의 TTO 두께 변동을 감소시키기 때문에, TTO의 증착 이전에 Ar 또는 He의 불활성 환경에서 SiH4, 또는 SiH4및 H2를 유동시킴으로써 형성되는 자기-레벨링(self-leveling) 전도층의 도입으로, TTO 그자체는 도 4에서 도시될 수 있는 바와 같이, 표면 레벨 아래의 350nm의 깊이에서 실리콘 표면과 대략 평행한 레벨을 가진다.

Claims (14)

  1. 종형 DRAM에서 전송 게이트와 저장 노드 사이의 분리를 제어함으로써 폴리 트렌치 필(trench fill)에서 상부 개방된 보이드의 지퍼형 프로파일을 제거하거나 감소시키기 위한 고밀도 플라즈마 증착 프로세스에 있어서,
    반도체 칩의 폴리 Si 내로 리세스 또는 트렌치를 에칭하는 단계와,
    단일 면 스트랩(strap) 디자인의 형성을 위한 마스크 전달 프로세스를 사용하여 SiN 라이너(liner)의 패턴을 형성하는 단계와,
    상기 트렌치의 상부로부터 SiN 라이너를 제거하고, 인접 퇴적 산화물을 에칭하는 단계와,
    불활성(inert) 환경에서 SiH4를 유동(flow)시킴으로써 상기 트렌치에 고밀도 플라즈마(HDP) 폴리실리콘 층을 증착시키는 단계와,
    상기 트렌치에서 포토레지스트를 사용하고, 레지스트를 스핀 온(spinning on)한 후 폴리실리콘 층을 화학 기계 연마하거나 또는 화학 기계 하방 에치 백(etchback) 함으로써 상기 게이트 컨덕터에서 단락(shorting)을 회피하기 위해 상기 반도체의 상부 표면으로부터 상기 고밀도 플라즈마 폴리실리콘 층을 제거하는 단계와,
    상기 포토레지스트를 제거하고, 고밀도 플라즈마에 의해 상부 트렌치 산화물을 증착시키는 단계를 포함하는
    고밀도 플라즈마 증착 프로세스.
  2. 제 1 항에 있어서,
    상기 불활성 환경은 Ar인
    고밀도 플라즈마 증착 프로세스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 불활성(inert) 환경이 He인
    고밀도 플라즈마 증착 프로세스.
  4. 제 2 항에 있어서,
    상기 폴리실리콘 층의 상기 HDP 증착은 15m Torr 미만의 반응 압력에서 진행하는
    고밀도 플라즈마 증착 프로세스.
  5. 제 3 항에 있어서,
    상기 폴리실리콘 층의 상기 HDP 증착은 15m Torr 미만의 반응 압력에서 진행하는
    고밀도 플라즈마 증착 프로세스.
  6. 제 4 항에 있어서,
    상기 HDP 증착은 바이어스된 또는 바이어스되지 않은 증착인
    고밀도 플라즈마 증착 프로세스.
  7. 제 5 항에 있어서,
    상기 HDP 증착은 바이어스된 또는 바이어스되지 않은 증착인
    고밀도 플라즈마 프로세스.
  8. 종형 DRAM에서 전송 게이트와 저장 노드 사이의 분리를 제어함으로써 폴리 트렌치 필에서 상부 개방된 보이드의 지퍼형 프로파일을 제거하거나 감소시키기 위한 고밀도 플라즈마 증착 프로세스에 있어서,
    반도체 칩의 폴리 Si 내로 리세스 또는 트렌치를 에칭하는 단계와,
    단일 면 스트랩 디자인의 형성을 위한 마스크 전달 프로세스를 사용하여 SiN라이너의 패턴을 형성하는 단계와,
    상기 트렌치의 상부로부터 SiN 라이너를 제거하고, 인접 퇴적 산화물을 에칭하는 단계와,
    불활성 환경에서 SiH4+ H2를 유동(flow)시킴으로써 상기 트렌치에 고밀도 플라즈마(HDP) 폴리실리콘 층을 증착시키는 단계와,
    상기 트렌치에서 포토레지스트를 사용하고, 레지스트를 스핀 온(spinning on)한 후 폴리실리콘 층을 화학 기계 연마 또는 화학 기계 하방 에치 백(etchback) 함으로써 상기 게이트 컨덕터에서 단락(shorting)을 회피하기 위해 상기 반도체의 상부 표면으로부터 상기 고밀도 플라즈마 폴리실리콘 층을 제거하는 단계와,
    상기 포토레지스트를 제거하고, 고밀도 플라즈마에 의해 상부 트렌치 산화물을 증착시키는 단계를 포함하는
    고밀도 플라즈마 증착 프로세스.
  9. 제 8 항에 있어서,
    상기 불활성(inert) 환경은 Ar인
    고밀도 플라즈마 증착 프로세스.
  10. 제 8 항에 있어서,
    상기 불활성(inert) 환경은 He인
    고밀도 플라즈마 증착 프로세스.
  11. 제 9 항에 있어서,
    상기 폴리실리콘 층의 상기 HDP 증착은 15m Torr 미만의 반응 압력에서 진행하는
    고밀도 플라즈마 증착 프로세스.
  12. 제 10 항에 있어서,
    상기 폴리실리콘 층의 상기 HDP 증착은 15m Torr 미만의 반응 압력에서 진행하는
    고밀도 플라즈마 증착 프로세스.
  13. 제 11 항에 있어서,
    상기 HDP 증착은 바이어스된 또는 바이어스되지 않은 증착인
    고밀도 플라즈마 증착 프로세스.
  14. 제 12 항에 있어서,
    상기 HDP 증착은 바이어스된 또는 바이어스되지 않은 증착인
    고밀도 플라즈마 증착 프로세스.
KR10-2003-7003931A 2000-09-19 2001-08-22 종형 ｄｒａｍ에서 전송 게이트와 저장 노드 사이의분리의 제어 KR20030038746A (ko)

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