JPH0611105B2 - 高耐圧半導体スイッチ - Google Patents
高耐圧半導体スイッチInfo
- Publication number
- JPH0611105B2 JPH0611105B2 JP33970490A JP33970490A JPH0611105B2 JP H0611105 B2 JPH0611105 B2 JP H0611105B2 JP 33970490 A JP33970490 A JP 33970490A JP 33970490 A JP33970490 A JP 33970490A JP H0611105 B2 JPH0611105 B2 JP H0611105B2
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- JP
- Japan
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- voltage
- thyristor
- parallel
- resistor
- fet
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- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐圧半導体スイッチに係り、特に入出力間
が電気的に絶縁され、且つ出力部がオン時に低電流域で
は線形の電圧依存性をもつ高耐圧半導体スイッチに関す
る。
が電気的に絶縁され、且つ出力部がオン時に低電流域で
は線形の電圧依存性をもつ高耐圧半導体スイッチに関す
る。
従来、この種の半導体装置は電磁リレーの代替品として
通信分野等で強く要望されており、例えばＭＯＳ−ＦＥ
Ｔから構成される容量結合型の集積回路が知られてい
る。（ISSCC Digest of Technical Papers,P.238-239,F
eb,1981又は米国特許4,170,740号参照）。
通信分野等で強く要望されており、例えばＭＯＳ−ＦＥ
Ｔから構成される容量結合型の集積回路が知られてい
る。（ISSCC Digest of Technical Papers,P.238-239,F
eb,1981又は米国特許4,170,740号参照）。
この回路構成は第３図に示すようになっている。この回
路は入出力間が容量で結合されているので直流的に絶縁
されており、この結果、入力駆動回路部に対し出力部が
電位的にフローテング状態にあっても確実に出力部の駆
動が可能となる。また出力部がＭＯＳ−ＦＥＴで構成さ
れているのでオン駆動された場合に出力部の通電電流は
線形の電圧依存性を示すようになる。この結果出力部が
バイポーラ素子で構成された半導体装置に比べ出力側電
源の省電力化を計ることができる。すなわちバイポーラ
素子の通電電流は非線形の電圧依存性を示し、低電流域
では非線形性が特に著しいので線形に近い電圧依存性を
得るためには一定の直流バイアス電流を流さなければな
らないが、ＭＯＳ−ＦＥＴの場合この電流が不要となる
ためである。
路は入出力間が容量で結合されているので直流的に絶縁
されており、この結果、入力駆動回路部に対し出力部が
電位的にフローテング状態にあっても確実に出力部の駆
動が可能となる。また出力部がＭＯＳ−ＦＥＴで構成さ
れているのでオン駆動された場合に出力部の通電電流は
線形の電圧依存性を示すようになる。この結果出力部が
バイポーラ素子で構成された半導体装置に比べ出力側電
源の省電力化を計ることができる。すなわちバイポーラ
素子の通電電流は非線形の電圧依存性を示し、低電流域
では非線形性が特に著しいので線形に近い電圧依存性を
得るためには一定の直流バイアス電流を流さなければな
らないが、ＭＯＳ−ＦＥＴの場合この電流が不要となる
ためである。
上記回路はこのような特徴があるため本装置は１チップ
にＩＣ化が可能な電磁リレーの代替装置として広い応用
が可能なものである。
にＩＣ化が可能な電磁リレーの代替装置として広い応用
が可能なものである。
しかしながら、 (1) 出力部がＭＯＳ−ＦＥＴなのでオン抵抗が大き
く、大電流通電時の電力損失が大きい。
く、大電流通電時の電力損失が大きい。
(2) 回路構成素子数が多いためＩＣ化した場合のチッ
プの占有面積が大きい。特に入出力間結合用の容量は１
５ｐＦ程度であり大きな面積を要する。また出力部のオ
ン抵抗を小さくするにはＦＥＴのチャネル幅とチャネル
長さを大きくする必要があり、チップ面積が大きくなっ
てしまう。
プの占有面積が大きい。特に入出力間結合用の容量は１
５ｐＦ程度であり大きな面積を要する。また出力部のオ
ン抵抗を小さくするにはＦＥＴのチャネル幅とチャネル
長さを大きくする必要があり、チップ面積が大きくなっ
てしまう。
(3) 容量結合なので交流信号でないと駆動できない。
という欠点を有するものであった。
本発明の目的は、入出力間が電気値に絶縁され、出力部
がフローテング状態でも駆動が可能であり、且つ出力部
がオン時の通電電流が低電流域では線形の電圧依存性を
示すが、大電流域では低いオン抵抗となるチップ占有面
積の小さい高耐圧半導体スイッチを提供するにある。
がフローテング状態でも駆動が可能であり、且つ出力部
がオン時の通電電流が低電流域では線形の電圧依存性を
示すが、大電流域では低いオン抵抗となるチップ占有面
積の小さい高耐圧半導体スイッチを提供するにある。
このような目的を達成するため本発明は、絶縁ゲート形
電界効果素子例えばＭＯＳ−ＦＥＴ等のゲート端子と主
端子がゲート酸化膜で電気的に絶縁されていること、バ
イポーラ素子がＭＯＳ−ＦＥＴに比べ小面積でオン抵抗
を小さくする上で有利であること、ｎチャネルＭＯＳ−
ＦＥＴとｐチャネルＭＯＳ−ＦＥＴでは駆動する際主端
子の電位に対するゲート端子の電位が逆極性であること
に着目し、ｐ・ｎチャネルＭＯＳ−ＦＥＴとバイポーラ
素子さらに抵抗を組合わせるようにしたものである。
電界効果素子例えばＭＯＳ−ＦＥＴ等のゲート端子と主
端子がゲート酸化膜で電気的に絶縁されていること、バ
イポーラ素子がＭＯＳ−ＦＥＴに比べ小面積でオン抵抗
を小さくする上で有利であること、ｎチャネルＭＯＳ−
ＦＥＴとｐチャネルＭＯＳ−ＦＥＴでは駆動する際主端
子の電位に対するゲート端子の電位が逆極性であること
に着目し、ｐ・ｎチャネルＭＯＳ−ＦＥＴとバイポーラ
素子さらに抵抗を組合わせるようにしたものである。
すなわち、順電圧印加時に主として順電圧を阻止する接
合と逆電圧印加時に主として逆電圧を阻止する接合とを
それぞれ少なくとも１ケ以上有し、それらの接合が直列
に主端子間に接続されてなるバイポーラ素子と、前記逆
電圧を阻止する接合の１つに並列接続された抵抗と、こ
の抵抗が並例接続された接合を除く前記逆電圧を阻止す
る接合と前記順電圧を阻止する接合との全体に並列接続
された主回路を有するｐ型ＭＯＳトランジスタおよびｎ
型ＭＯＳトランジスタとを含んでなり、このｐ型ＭＯＳ
トランジスタとｎ型ＭＯＳトランジスタのゲートに共通
の駆動信号を入力する構成の高耐圧半導体スイッチとし
たのである。
合と逆電圧印加時に主として逆電圧を阻止する接合とを
それぞれ少なくとも１ケ以上有し、それらの接合が直列
に主端子間に接続されてなるバイポーラ素子と、前記逆
電圧を阻止する接合の１つに並列接続された抵抗と、こ
の抵抗が並例接続された接合を除く前記逆電圧を阻止す
る接合と前記順電圧を阻止する接合との全体に並列接続
された主回路を有するｐ型ＭＯＳトランジスタおよびｎ
型ＭＯＳトランジスタとを含んでなり、このｐ型ＭＯＳ
トランジスタとｎ型ＭＯＳトランジスタのゲートに共通
の駆動信号を入力する構成の高耐圧半導体スイッチとし
たのである。
このようにすれば、バイポーラ素子とゲート端子を電気
的に絶縁できるとともにバイポーラ素子の電位がゲート
電位より低い時はｎチャネルＭＯＳ−ＦＥＴにより駆動
でき、ゲート電位より高い時はｐチャネルＭＯＳ−ＦＥ
Ｔにより駆動できるので、バイポーラの電位がフローテ
ング状態にありゲート電位が固定されている場合に確実
に駆動せしめることができる。また、バイポーラ素子が
オンするまではＭＯＳ−ＦＥＴと抵抗を介して電流が流
れるので通電電流の電圧依存性を線形にできるととも
に、抵抗の両端の電位がバイポーラ素子の順バイアス接
合が動作する約０．６Ｖ以上になるとバイポーラ素子が
オンするので小面積にもかかわらず大電流域でのオン抵
抗を小さくできる。この他、容量結合でなくＭＯＳ−Ｆ
ＥＴのゲート酸化膜で結合しているので直流ゲートバイ
アス信号でも駆動できるものである。
的に絶縁できるとともにバイポーラ素子の電位がゲート
電位より低い時はｎチャネルＭＯＳ−ＦＥＴにより駆動
でき、ゲート電位より高い時はｐチャネルＭＯＳ−ＦＥ
Ｔにより駆動できるので、バイポーラの電位がフローテ
ング状態にありゲート電位が固定されている場合に確実
に駆動せしめることができる。また、バイポーラ素子が
オンするまではＭＯＳ−ＦＥＴと抵抗を介して電流が流
れるので通電電流の電圧依存性を線形にできるととも
に、抵抗の両端の電位がバイポーラ素子の順バイアス接
合が動作する約０．６Ｖ以上になるとバイポーラ素子が
オンするので小面積にもかかわらず大電流域でのオン抵
抗を小さくできる。この他、容量結合でなくＭＯＳ−Ｆ
ＥＴのゲート酸化膜で結合しているので直流ゲートバイ
アス信号でも駆動できるものである。
以下、本発明を図示実施例に基づいて説明する。第１図
は本発明の一実施例の高耐圧半導体スイッチの概念構成
図である。図示のように、主回路端子Ａ，Ｋ間に接続さ
れた主スイッチであるサイリスタ１と、このサイリスタ
１のpEnBpCトランジスタ部分に、ｐ・ｎ両チャネルＭＯ
Ｓ−ＦＥＴ３，５を並列に接続し、pB−nE接合に抵抗４
を並列に接続した構成としたものである。また、ｐ・ｎ
両チャネルＭＯＳ−ＦＥＴ３，５のゲートには、信号端
子Ｇから共通の駆動信号が入力される。
は本発明の一実施例の高耐圧半導体スイッチの概念構成
図である。図示のように、主回路端子Ａ，Ｋ間に接続さ
れた主スイッチであるサイリスタ１と、このサイリスタ
１のpEnBpCトランジスタ部分に、ｐ・ｎ両チャネルＭＯ
Ｓ−ＦＥＴ３，５を並列に接続し、pB−nE接合に抵抗４
を並列に接続した構成としたものである。また、ｐ・ｎ
両チャネルＭＯＳ−ＦＥＴ３，５のゲートには、信号端
子Ｇから共通の駆動信号が入力される。
このように構成される実施例の動作を次に説明する。本
装置はゲート端子Ｇに接続した駆動回路からオン信号を
供給することにより駆動される。オン信号電位よりもサ
イリスタのカソード電位が高い場合は、ｐチャネルＭＯ
Ｓ−ＦＥＴ３がオンするので抵抗４を介してＡ−Ｋ間に
電流が流れる。ｐチャネルＭＯＳ−ＦＥＴ３がオンした
場合ソース・ドレイン間通電電流が比較的低電流領域で
はソース・ドレイン間の電圧に線形的に依存するので、
Ａ−Ｋ間の通電電流もＡ−Ｋ間電圧に線形的に依存す
る。この場合のＡ−Ｋ間抵抗はＭＯＳ−ＦＥＴのチャネ
ル抵抗と抵抗４とを加算した値にほぼ等しい。オン信号
が大きくなりＭＯＳ−ＦＥＴのソース・ドレイン間電流
が増大し抵抗４の両端の電圧がサイリスタ１のbuildup
電圧（約０．６Ｖ）以上になるとサイリスタ１がオンす
る。例えば抵抗４を１００Ωとした場合約６ｍＡの電流
がＭＯＳ−ＦＥＴ３から供給されるとサイリスタはオン
する。一般にサイリスタのオン抵抗は同程度の素子面積
のＭＯＳ−ＦＥＴに比べて著しく小さいので、大電流域
ではもっぱら電流はサイリスタ側を流れＡ−Ｋ間のオン
抵抗は小さくなる。例えば４ｍＡ通電時のオン抵抗は少
なくとも抵抗４以上すなわち１００Ω以上と大きいが、
６ｍＡ以上では２００ｍＡ程度の範囲まで容易に１０Ω
以下のオン抵抗にできる。
装置はゲート端子Ｇに接続した駆動回路からオン信号を
供給することにより駆動される。オン信号電位よりもサ
イリスタのカソード電位が高い場合は、ｐチャネルＭＯ
Ｓ−ＦＥＴ３がオンするので抵抗４を介してＡ−Ｋ間に
電流が流れる。ｐチャネルＭＯＳ−ＦＥＴ３がオンした
場合ソース・ドレイン間通電電流が比較的低電流領域で
はソース・ドレイン間の電圧に線形的に依存するので、
Ａ−Ｋ間の通電電流もＡ−Ｋ間電圧に線形的に依存す
る。この場合のＡ−Ｋ間抵抗はＭＯＳ−ＦＥＴのチャネ
ル抵抗と抵抗４とを加算した値にほぼ等しい。オン信号
が大きくなりＭＯＳ−ＦＥＴのソース・ドレイン間電流
が増大し抵抗４の両端の電圧がサイリスタ１のbuildup
電圧（約０．６Ｖ）以上になるとサイリスタ１がオンす
る。例えば抵抗４を１００Ωとした場合約６ｍＡの電流
がＭＯＳ−ＦＥＴ３から供給されるとサイリスタはオン
する。一般にサイリスタのオン抵抗は同程度の素子面積
のＭＯＳ−ＦＥＴに比べて著しく小さいので、大電流域
ではもっぱら電流はサイリスタ側を流れＡ−Ｋ間のオン
抵抗は小さくなる。例えば４ｍＡ通電時のオン抵抗は少
なくとも抵抗４以上すなわち１００Ω以上と大きいが、
６ｍＡ以上では２００ｍＡ程度の範囲まで容易に１０Ω
以下のオン抵抗にできる。
一方、オン信号電位よりもサイリスタのアノード電位が
低い場合はｎチャネルＭＯＳ−ＦＥＴ５がオンし抵抗３
を介して線形の電圧依存性をもつ電流が流れる。オン信
号電位がサイリスタのアノード電位より低く、カソード
電位より高い中間状態ではｐ，ｎ両ＭＯＳ−ＦＥＴがオ
ンされる場合があるが、やはり線形の電圧依存性をもつ
電流が流れる。いずれにしてもこれらの電流により抵抗
４の電圧が０．６Ｖ以上となるとサイリスタがオンする
のでサイリスタの電位がフローテング状態にあっても確
実にオン駆動できる。
低い場合はｎチャネルＭＯＳ−ＦＥＴ５がオンし抵抗３
を介して線形の電圧依存性をもつ電流が流れる。オン信
号電位がサイリスタのアノード電位より低く、カソード
電位より高い中間状態ではｐ，ｎ両ＭＯＳ−ＦＥＴがオ
ンされる場合があるが、やはり線形の電圧依存性をもつ
電流が流れる。いずれにしてもこれらの電流により抵抗
４の電圧が０．６Ｖ以上となるとサイリスタがオンする
のでサイリスタの電位がフローテング状態にあっても確
実にオン駆動できる。
サイリスタとＧ端子間はＭＯＳ−ＦＥＴ３及び５のゲー
ト酸化膜が絶縁されているのでゲート絶縁破壊電圧に相
当する高い且つ良好な絶縁状態を実現できる。一例をあ
げるとＭＯＳ−ＦＥＴのしきい値電圧を約３Ｖにした場
合、そのゲート絶縁破壊電圧すなわちサイリスタとＧ端
子間の絶縁耐圧を容易に５００Ｖ程度にでき、且つサイ
リスタとＧ端子間のリーク電流も容易に１０-10Ａ以下
にできる。
ト酸化膜が絶縁されているのでゲート絶縁破壊電圧に相
当する高い且つ良好な絶縁状態を実現できる。一例をあ
げるとＭＯＳ−ＦＥＴのしきい値電圧を約３Ｖにした場
合、そのゲート絶縁破壊電圧すなわちサイリスタとＧ端
子間の絶縁耐圧を容易に５００Ｖ程度にでき、且つサイ
リスタとＧ端子間のリーク電流も容易に１０-10Ａ以下
にできる。
本実施例の場合バイポーラ素子がサイリスタなので一度
オンするとオン信号がなくなってもオン状態を維持する
自己保持機能を有する。
オンするとオン信号がなくなってもオン状態を維持する
自己保持機能を有する。
また本実施例は基本構成素子が従来例に比べ少なく、且
つ主出力部がサイリスタなので大電流域での小さいオン
抵抗をＭＯＳ−ＦＥＴよりも小さい面積で実現できる上
に、従来例のような大面積を要する容量が不要なのでＩ
Ｃ化した場合の開示例では４００Ｖ，１００ｍＡ級の半
導体装置を実現するのに１０mm2以上のチップ占有面積
を必要としたが本実施例の場合２mm2以下のチップ占有
面積で実現できる。更に容量結合でなくＭＯＳ−ＦＥＴ
のゲート酸化膜で結合しているので直流バイアス信号を
駆動できる。
つ主出力部がサイリスタなので大電流域での小さいオン
抵抗をＭＯＳ−ＦＥＴよりも小さい面積で実現できる上
に、従来例のような大面積を要する容量が不要なのでＩ
Ｃ化した場合の開示例では４００Ｖ，１００ｍＡ級の半
導体装置を実現するのに１０mm2以上のチップ占有面積
を必要としたが本実施例の場合２mm2以下のチップ占有
面積で実現できる。更に容量結合でなくＭＯＳ−ＦＥＴ
のゲート酸化膜で結合しているので直流バイアス信号を
駆動できる。
第２図に、本発明の他の実施例の高耐圧半導体スイッチ
の概念構成図を示す。本実施例は、バイポーラ素子とし
てｎｐｎトランジスタ２を用い、コレクタ接合にｐ・ｎ
両チャネルＭＯＳ−ＦＥＴ３，５を並列に接続し、エミ
ッタ接合に抵抗４を接続している。本実施例の基本動作
機構は前記実施例と同様なので説明は省略する。このよ
うにした場合バイポーラ素子がトランジスタなのでＧ端
子のオン信号の有無によりＡ−Ｋ間をオン・オフできる
という特徴を有する。
の概念構成図を示す。本実施例は、バイポーラ素子とし
てｎｐｎトランジスタ２を用い、コレクタ接合にｐ・ｎ
両チャネルＭＯＳ−ＦＥＴ３，５を並列に接続し、エミ
ッタ接合に抵抗４を接続している。本実施例の基本動作
機構は前記実施例と同様なので説明は省略する。このよ
うにした場合バイポーラ素子がトランジスタなのでＧ端
子のオン信号の有無によりＡ−Ｋ間をオン・オフできる
という特徴を有する。
また、大電流域でのオン抵抗はサイリスタより大きくな
るが、ＭＯＳ−ＦＥＴに比べるとより小さなチップ占有
面積で同等以下の低いオン抵抗を実現できる。
るが、ＭＯＳ−ＦＥＴに比べるとより小さなチップ占有
面積で同等以下の低いオン抵抗を実現できる。
以上説明したように各実施例に基づき本発明の詳細とそ
の効果を説明したが、本発明はこれらの実施例に限定さ
れるものではなく、実施例と逆並列に接続して双方向性
スイッチング素子とすること、第１図実施例においてｐ
・ｎ両チャネルＭＯＳ−ＦＥＴをｎｐｎトランジスタ部
と並列に接続し且つ抵抗をｐE−ｎB接合と並列に接続す
ること等の各種の変形・応用が可能なことは当業者には
自明である。
の効果を説明したが、本発明はこれらの実施例に限定さ
れるものではなく、実施例と逆並列に接続して双方向性
スイッチング素子とすること、第１図実施例においてｐ
・ｎ両チャネルＭＯＳ−ＦＥＴをｎｐｎトランジスタ部
と並列に接続し且つ抵抗をｐE−ｎB接合と並列に接続す
ること等の各種の変形・応用が可能なことは当業者には
自明である。
以上説明したことから明らかなように、本発明による高
耐圧半導体スイッチによれば、バイポーラ素子がゲート
を連結したｐ・ｎ両チャネルＭＯＳ−ＦＥＴでトリガさ
れるので入出力間が電気的に絶縁でき且つ出力部がフロ
ーテング状態でも確実に駆動できる効果があり、さらに
低電流域ではＭＯＳ−ＦＥＴと抵抗を介して通電できる
ので線形の電圧依存性を実現でき、大電流域ではバイポ
ーラ素子を介して通電できるので小さなチップ占有面積
で低いオン抵抗を達成でき電力損失を小さくできるとい
う効果を有するようになる。
耐圧半導体スイッチによれば、バイポーラ素子がゲート
を連結したｐ・ｎ両チャネルＭＯＳ−ＦＥＴでトリガさ
れるので入出力間が電気的に絶縁でき且つ出力部がフロ
ーテング状態でも確実に駆動できる効果があり、さらに
低電流域ではＭＯＳ−ＦＥＴと抵抗を介して通電できる
ので線形の電圧依存性を実現でき、大電流域ではバイポ
ーラ素子を介して通電できるので小さなチップ占有面積
で低いオン抵抗を達成でき電力損失を小さくできるとい
う効果を有するようになる。
第１図は本発明による高耐圧半導体スイッチの一実施例
を示す構成図、第２図は本発明による高耐圧半導体スイ
ッチの他の実施例を示す構成図、第３図は従来の高耐圧
半導体スイッチの回路図である。 １……サイリスタ、２……バイポーラトランジスタ、 ３……ｐチャネルＭＯＳ−ＦＥＴ、４……抵抗、 ５……ｎチャネルＭＯＳ−ＦＥＴ。
を示す構成図、第２図は本発明による高耐圧半導体スイ
ッチの他の実施例を示す構成図、第３図は従来の高耐圧
半導体スイッチの回路図である。 １……サイリスタ、２……バイポーラトランジスタ、 ３……ｐチャネルＭＯＳ−ＦＥＴ、４……抵抗、 ５……ｎチャネルＭＯＳ−ＦＥＴ。
Claims (3)
- 【請求項１】順電圧印加時に主として順電圧を阻止する
接合と逆電圧印加時に主として逆電圧を阻止する接合と
をそれぞれ少なくとも１ケ以上有し、それらの接合が直
列に主端子間に接続されてなるバイポーラ素子と、 前記逆電圧を阻止する接合の１つに並列接続された抵抗
と、 この抵抗が並列接続された接合を除く前記逆電圧を阻止
する接合と前記順電圧を阻止する接合との全体に並列接
続された主回路を有するｐ型ＭＯＳトランジスタおよび
ｎ型ＭＯＳトランジスタとを含んでなり、 このｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタ
のゲートに共通の駆動信号を入力する構成の高耐圧半導
体スイッチ。 - 【請求項２】特許請求の範囲第１項において、 前記バイポーラ素子が、サイリスタであり、前記抵抗が
そのサイリスタのｐベースとｎエミッタ又はｎベースと
ｐエミッタとの間に並列接続され、 前記ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジ
スタがそのサイリスタの前記抵抗が接続されたベースと
このベースと同一導電型のエミッタとの間に並列接続さ
れてなることを特徴とする高耐圧半導体スイッチ。 - 【請求項３】特許請求の範囲第１項において、 前記バイポーラ素子が、トランジスタであり、前記抵抗
がそのトランジスタのベースと一方の主電極との間に並
列接続され、 前記ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジ
スタがそのトランジスタのベースと他方の主電極との間
に並列接続されてなることを特徴とする高耐圧半導体ス
イッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33970490A JPH0611105B2 (ja) | 1990-11-30 | 1990-11-30 | 高耐圧半導体スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33970490A JPH0611105B2 (ja) | 1990-11-30 | 1990-11-30 | 高耐圧半導体スイッチ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19325584A Division JPS6171718A (ja) | 1984-09-14 | 1984-09-14 | 高耐圧半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183210A JPH03183210A (ja) | 1991-08-09 |
| JPH0611105B2 true JPH0611105B2 (ja) | 1994-02-09 |
Family
ID=18330018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33970490A Expired - Lifetime JPH0611105B2 (ja) | 1990-11-30 | 1990-11-30 | 高耐圧半導体スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611105B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5660492B2 (ja) * | 2010-12-10 | 2015-01-28 | パナソニックＩｐマネジメント株式会社 | 絶縁キャパシタを用いた容量絶縁方式の半導体リレー |
| JP5776011B2 (ja) * | 2010-12-10 | 2015-09-09 | パナソニックＩｐマネジメント株式会社 | 絶縁キャパシタを用いた容量絶縁方式の半導体リレー |
-
1990
- 1990-11-30 JP JP33970490A patent/JPH0611105B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03183210A (ja) | 1991-08-09 |
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