JP2007124518A - 半導体リレー装置 - Google Patents
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Abstract
【課題】MOSFETの半導体リレー装置を高温状態でも安定に動作して使用できるようにする。
【解決手段】半導体リレー装置は、入力信号A1により発振する発振回路1と、発振信号A2を電磁信号に変換するインダクタ部2と、この出力B1を整流する整流回路3と、整流信号B2を充放電する充放電回路4と、充放電回路4によりスイッチングされる出力MOSFET5とを備える。インダクタ部2は、第1及び第2の各半導体チップ上にそれぞれ形成され互いに電磁結合する第1及び第2のインダクタL1、L2を有し、各チップはそれぞれリードフレームに固定されて積層される。この構成により、出力MOSFET5は、従来の発光素子の光信号に基く受光素子の起電力を用いず、発振回路1に基づく整流信号B2を用いてオン、オフされるので、高温状態でも安定に動作できるコンパクトな半導体リレー装置が得られる。
【選択図】図1
【解決手段】半導体リレー装置は、入力信号A1により発振する発振回路1と、発振信号A2を電磁信号に変換するインダクタ部2と、この出力B1を整流する整流回路3と、整流信号B2を充放電する充放電回路4と、充放電回路4によりスイッチングされる出力MOSFET5とを備える。インダクタ部2は、第1及び第2の各半導体チップ上にそれぞれ形成され互いに電磁結合する第1及び第2のインダクタL1、L2を有し、各チップはそれぞれリードフレームに固定されて積層される。この構成により、出力MOSFET5は、従来の発光素子の光信号に基く受光素子の起電力を用いず、発振回路1に基づく整流信号B2を用いてオン、オフされるので、高温状態でも安定に動作できるコンパクトな半導体リレー装置が得られる。
【選択図】図1
Description
本発明は、入力信号に応答して出力される制御信号に基づいて、出力MOSFETをスイッチング動作させる半導体リレー装置に関するものである。
従来この種の半導体リレー装置としては、例えば、特許文献1に示されるように、入力信号により電気信号を光信号に変換する発光素子と、この発光素子からの光信号を受光して所定の起電力を発生する受光素子とを備え、この起電力を基に出力MOSFETをオン、オフするものがある。図6に、このリレー装置の構成を示す。このリレー装置においては、発光素子として発光ダイオード(LED)101と、フォトダイオードアレイ107を有する。入力端子104、106から抵抗105を介して入力される入力信号によりLED101で光信号を発光し、この光信号をフォトダイオードアレイ107で受光して所定の起電力を発生させる。この起電力により得られた所定電圧は、放電用の抵抗111を介してMOSFET115のゲート118とソース117間にスイッチング電圧として印加され、MOSFET115をスイッチングする。
上記半導体リレー装置においては、入力の電気信号がないときは、LED101から光信号が出力されず、フォトダイオードアレイ107の両端及び抵抗111の両端に電位差が発生しない。従って、MOSFET115のゲート118が充電されず、MOSFET115のドレイン116とソース117間はオフ状態となり、出力端子121、122間は開放される。次に、電気信号が入力されると、LED101から光信号が出力され、この光信号がフォトダイオードアレイ107で電気信号に変換されて起電力が生じ、抵抗111の両端109、110間に電位差が発生する。この電位差により、MOSFET115のゲート118が充電され、MOSFET115はオンし、出力端子121、122間が導通する。このように、この半導体リレー装置は、入力信号によるLED101のオン、オフによりフォトダイオードアレイ107で発生する起電力がオン、オフすることにより出力MOSFET115がスイッチング駆動されて、出力端子121、122に接続される負荷電流を開閉している。
ところで、上記半導体リレー装置においては、出力MOSFET115を駆動するには、ある所定電圧以上の制御電圧が必要である。この所定電圧は、受光素子のフォトダイオードアレイ107で発生する起電力の大きさで決まり、さらにこの起電力の大きさは、LED101で発生する光信号の大きさで決まってくる。従って、LED101は常にある一定以上の光信号を発生することが求められる。
しかしながら、LED101は、100℃以上の高温状態において、一般に発光効率が劣化するため、発光する光信号の大きさが減少し、これに伴いフォトダイオードアレイ107における誘起電力も低下し、出力MOSFET115を駆動するための所定電圧が得られず、高温時にスイッチング動作ができなくなる虞があった。このため、出力MOSFET115自体は100℃以上の温度範囲で動作可能であるにも拘わらず、半導体リレーとしての動作温度範囲が100℃未満に制約され、高温では使用できないという問題があった。
さらに、フォトダイオードアレイ107は、フォトダイオード単体の光起電力が温度により変化し、一般に常温では0.7ボルト程度であるが起電力が高温では小さくなり、低温では大きくなる傾向にある。このため、特にダイオードを複数個直列に接続するフォトダイオードアレイ107における全起電力は、接続されるフォトダイオードの個数が多いほど高温における低下量が大きくなり、高温において出力MOSFET115のスイッチングが不安定になる。従って、この高温における起電力低下を補うため、より多くのフォトダイオードを有するフォトダイオードアレイ107を必要としていた。
米国特許第4268843号明細書
本発明は、上記の問題を解決するためになされたものであり、発光ダイオード及びフォトダイオードアレイを使用せず、入力信号に基いて発振する発振回路を設け、この発振回路からの発振信号を整流して得た電気信号を用いて出力MOSFETを制御することにより、高温状態でも、出力MOSFETを確実にスイッチングできる安定した半導体リレー装置を提供することを目的とする。
上記目的を達成するために請求項1の発明は、入力信号に応答して電子的に開閉する半導体リレー装置において、前記入力信号により発振する発振回路と、前記発振回路からの発振信号を電磁信号に変換させる第1のインダクタと、前記第1のインダクタからの電磁信号を受けて電気信号を発生する第2のインダクタと、前記第2のインダクタからの電気信号を整流する整流回路と、前記整流回路により整流された電気信号を充放電する充放電回路と、前記充放電回路の両端に発生する電位差によりオン、オフされる出力MOSFETと、を備え、前記第1のインダクタと前記第2のインダクタは、第1の半導体チップ及び第2の半導体チップにそれぞれ形成され、これら第1の半導体チップと第2の半導体チップは、チップ固定用のリードフレーム上に互いに対向して配置されているものである。
請求項2の発明は、請求項1に記載の半導体リレー装置において、前記発振回路の入力側及び前記整流回路の出力側のいずれか一方又は両方に昇圧回路を備えたものである。
請求項1の発明によれば、従来のように発光素子を用いることなく、入力信号に応答する発振信号を基にして得た電気信号を制御信号として出力MOSFETをオン、オフすることができるので、高温状態でも、出力MOSFETを確実にオン、オフし、安定したリレー動作を得ることができる。また、リードフレームに固定された2つの半導体チップが互いにインダクタの面を向けて対向しているので、インダクタ間の距離を極めて接近させることができることにより、インダクタ間の電磁結合を密にできると共に、インダクタの配置構造をコンパクトにでき、半導体リレー装置全体も小型にすることができる。さらに、半導体チップがリードフレーム間に挟まれて配置されるので、リードフレームによりチップをカバーして保護することができる。
請求項2の発明によれば、発振回路への入力信号のレベルを昇圧して大きくできるので、発振回路が発振し易くなり、周囲温度変化等に対して発振回路を安定に発振させることができる。また、整流回路の出力を昇圧して大きくできるので、充放電回路への入力が大きくなり、出力MOSFETのスイッチングを安定して行うことができ、信頼性が向上する。
以下、本発明の一実施形態に係る半導体リレー装置について図1乃至図3を参照して説明する。本実施形態における半導体リレー装置は、入力端子1a、1bからの入力信号A1に応答して発振する発振回路1と、この発振回路1からの発振信号A2を電磁信号に変換させるインダクタ部2と、このインダクタ部2からのインダクタ出力信号B1を整流する整流回路3と、この整流回路3で整流された整流信号B2を充放電する充放電回路4と、この充放電回路4の両端に発生する電位差Vにより出力端子5a、5b間がオン、オフされる出力MOSFET5とを備える。インダクタ部2は、入力側となる第1のインダクタL1と、この第1のインダクタL1からの電磁信号を受けて電気信号を発生する出力側の第2のインダクタL2とを有し、インダクタL1、L2間の巻き線数比に応じて入出力間でインピーダンスを変換するコイルトランスを形成している。
図2は本半導体リレー装置の動作を説明するための各種信号波形を示す。図2において、A1は入力信号、A2は発振回路1の発振信号、B1はインダクタ部2のインダクタ出力信号、B2は整流回路3の整流信号を示し、B3は出力MOSFETのオン、オフ時の出力端子5a、5b間の出力電圧波形を示す。
上記のように構成された半導体リレー装置において、発振回路1は、入力端子1a、1b(GND)からの入力信号A1がLOWからHIGHになると、インダクタ部2が電磁結合し易く、整流し易い所定の周波数のパルス状の発振信号A2を発生する。このような入力信号A1により発振する発振回路1は、デジタルLSI回路等を用いて温度的に極めて安定した発振信号を容易に得ることができる。この発振信号A2は、発振回路1の負荷となっているインダクタ部2のインダクタL1に流れ、電磁信号に変換される。このインダクタL1からの電磁信号は、インダクタL1と電磁的に結合している第2のインダクタL2に誘起されてインダクタ出力信号B1を発生する。そして、このインダクタL2からのインダクタ出力信号B1は、整流回路3で整流されて整流信号B2となる。この整流信号B2は、充放電回路4で充放電され、この充放電回路4の両端に発生する電位差Vが出力MOSFET5のゲート51とソース52に印加される。この電位差Vは出力MOSFET5の制御信号となり、この制御信号により出力MOSFET5はスイッチングされ、入力信号A1と同期してオン、オフされてリレー動作が行われる。
上記発振回路1は、前述のように温度的に極めて安定であり、この出力である発振信号A2を基にして生成される整流信号B2も安定なものとなるので、この整流信号B2に基づく充放電回路4の出力である電位差Vも安定なものにでき、高温でも確実にMOSFETをオン、オフでき、安定したスイッチング動作の半導体リレー装置を得ることができる。なお、発振回路1の発振信号A2は、整流されて直流の整流信号B2に変換されるので、その電圧が出力MOSFET5を駆動できる所定電圧以上であれば、出力MOSFET5をスイッチングすることができることから、その発振周波数は多少変動しても問題はない。
図3(a)、(b)、(c)にインダクタ部2の構成を示す。インダクタ部2は、第1及び第2の半導体チップ11、12と、これら半導体チップ11、12を固定するリードフレーム10A、10Bを有し、これら半導体チップ11、12は、各表面に第1のインダクタL1と第2のインダクタL2が形成され、それらの裏面側においてリードフレーム10A、10Bと接合されて固定される。リードフレーム10A、10Bは、それぞれ前述の発振回路1及び整流回路3に接続されるフレーム10a、10cと接地されるフレーム10b、10dを備える。
インダクタL1,L2は各半導体チップ11、12上において、略四角に渦巻き状に薄膜等の金属パターンで形成されたコイルからなり、各コイルの金属パターンは渦巻き状の上下で電気的に接触しないように絶縁膜(図示なし)で分離されて形成される。第1のインダクタL1の両端は、発振信号A2が入力される入力パッド13aと接地(GND)される入力パッド13bにそれぞれ接続され、入力パッド13aは、ボンディングパッド14からのボンディングワイヤ15によりフレーム10aに接続され、前段の発振回路1の出力側と接続される。同様に、第2のインダクタL2の両端は、インダクタ出力信号B1を出力する出力パッド13cと接地(GND)される出力パッド13dにそれぞれの接続され、出力パッド13cは、ボンディングによりフレーム10cに接続され、次段の整流回路3の入力側と接続されて、インダクタ出力信号B1が整流回路3に供給される。
また、インダクタ部2のリードフレーム10Aとリードフレーム10Bは、互いに平行に接触しない範囲で接近して配置され、樹脂で支持されて固定される。これにより、リードフレーム10A,10Bのフレーム10a、10b、及び10c、10dを接続端子とするコンパクトなインダクタ部2を形成することができる。そして、このフレーム10a〜10dを接続端子としたことにより、インダクタ部2のプリント基板等の回路基板への実装が容易になり、他の回路との接続がし易くなる。また、リードフレーム10A、10B上にインダクタ部2以外の他の回路チップを装着することにより、半導体リレー装置全体を小型化できる。
上記のインダクタ部2では、第1のインダクタL1と第2のインダクタL2が、第1の半導体チップ11及び第2の半導体チップ12にそれぞれ形成されると共に、これら第1の半導体チップ11と第2の半導体チップ12がリードフレーム10A、10Bに固定されて密着して積層された構造になっている。この構成により、インダクタ部2においては、第1のインダクタL1と第2のインダクタL2が向かい合って極めて接近して配置されるので、構造的にコンパクトなコイルトランスを形成できると共に、より密な電磁結合が得られ、第2のインダクタL2は効率的に電磁信号を取り出すことができる。また、第2のインダクタL2のパターンコイルの巻き数n2を第1のインダクタL1のコイルの巻き数n1より大きくすることにより、第2のインダクタL2の出力は、発振信号A2より大きな振幅のインダクタ出力信号B1を取り出すことができる。これにより、整流回路3の整流信号B2は、出力MOSFET5を駆動できる大きな振幅を得ることができる。
上述のように、本実施形態の半導体リレー装置によれば、入力信号A1に応答する発振回路1を備え、この発振回路1の発振信号A2を基にしてインダクタ部2を介して整流回路3で整流して整流信号B2を得て、これを出力MOSFET5の制御信号として出力MOSFET5をオン、オフする。これにより、従来の発光素子の光信号に基く受光素子の起電力から得る電気信号を出力MOSFET5の制御信号として用いることなく、温度的に安定化された発振回路1を基に制御信号を得ることができるので、高温状態でも、出力MOSFET5を確実にオン、オフし、安定したリレー動作を得ることができる。また、インダクタ部2を形成する2つのインダクタL1、L2が半導体チップ11、12に平面状に形成されて、それらチップ11、12はリードフレーム10A、10Bにそれぞれ固定され、樹脂で絶縁を保ちながら接近して積層される。これにより、電磁的に密結合する2つのインダクタL1、L2を有するインダクタ部2を極めてコンパクトに構成でき、半導体リレー装置全体も小型にすることができる。
図4(a)は本発明の第2の実施形態に係る半導体リレー装置の構成を示す。本実施形態は、上記第1の実施形態の構成において、発振回路1の入力側及び整流回路3の出力側にそれぞれ昇圧回路6、7をさらに備えたものである。
本実施形態において、入力信号A1は昇圧回路6で昇圧されて、昇圧入力信号A1−1となり、この大きくなった昇圧入力信号A1−1に基づいて発振回路1を発振させる。これにより、入力信号A1が大きくなり、発振回路1からより安定な発振信号A2が確実に得られ、この発振信号A2はインダクタ部2の入力側のインダクタL1に供給される。この発振信号A2は、インダクタ部2において電磁結合するインダクタL1、L2の巻き線数比によってレベル変換され、インダクタL2からインダクタ出力信号B1として取り出され、整流回路3で整流される。この整流信号B2は昇圧回路7で昇圧されて、昇圧整流信号B2−1となり充放電回路4で充放電されて、その両端の電位差Vが制御信号となって出力MOSFET5のゲート51とソース52間に印加され、出力MOSFET5をスイッチングする。
図4(b)は本実施形態の半導体リレー装置の動作を説明するための各種信号波形を示す。図4(b)において、A1は入力信号、A1−1は入力信号A1の昇圧回路6で昇圧された後の昇圧入力信号、A2は発振信号、B1はインダクタ部2のインダクタ出力信号、B2は整流回路3の整流信号、B2−1は整流信号B2を昇圧回路7で昇圧後の昇圧整流信号、B3は出力MOSFETのオン、オフ時の出力電圧波形を示す。
上記のように、本実施形態によれは、発振回路1の入力側に昇圧回路6を挿入したことにより、発振回路1への入力信号A1を大きくできるので、発振回路1は確実に発振し、周囲温度変化がある場合にも安定に発振する。また、昇圧回路7により昇圧された整流信号B2が充放電回路4へ入力されるので、充放電回路4の出力レベルが大きくなり、同時に出力MOSFET5の制御電圧を大きくすることができる。これにより、入力信号A1に対応する出力MOSFET5のスイッチングを確実に安定して行うことができ、半導体リレー装置の信頼性をさらに向上することができる。また、ここでは、昇圧回路6及び昇圧回路7の両方を挿入したが、いずれか一方でも構わない。
上述した各種実施形態に係る半導体リレー装置によれば、入力信号A1に基いて発振する発振回路1を設け、この発振信号A2を基に整流回路3で整流して得た整流信号B2を充放電する充放電回路4に加え、その出力により出力MOSFET5をオン、オフする。これにより、半導体リレー装置のスイッチング用の制御信号として、従来の高温において出力特性の劣化する発光素子及び受光素子に基づく光起電力を用いず、温度に対して安定化できる発振回路1の発振信号を用いることにより、高温状態でも、安定したリレー動作を得ることができる。また、インダクタ部2を形成する2つのインダクタL1、L2が半導体チップ11、12上に高精度に形成されると共に、それら半導体チップ11、12をリードフレーム10A、10Bに固定し、インダクタL1、L2が向かい合うように積層することにより、インダクタ部2の構造を極めてコンパクトにでき、インダクタL1、L2の電磁結合を蜜にできるので、安定で小型の半導体リレー装置を得ることができる。
また、発振回路の入力側及び整流回路の出力側のいずれか一方又は両方に昇圧回路を備えることにより、安定した発振信号と出力MOSFET用の制御信号が得られるので、周囲温度環境の変動に対し、さらに安定したスイッチング動作のできる半導体リレー装置を得ることができる。
また、発光素子と受光素子を用いる光信号による光結合は、光の指向性が狭いため、厳密な位置合わせが必要であるが、インダクタL1とL2との電磁結合は電磁波の指向性が広いため、それらの配設位置に自由度があり、配置設計が簡単となり、製造も容易になる。また、トランス結合により、光結合と同様に入力側と出力側を電気的に絶縁することができる。
なお、本発明は、上記実施形態に限られるものではなく、様々な変形が可能である。上記では、インダクタの形成された2つの各半導体チップを別々のリードフレームに実装したが、それらのチップを同じリードフレーム上に実装して、折り曲げて向かい合わせることにより、1つのリードフレームで構成することもできる。さらに、同じリードフレームにインダクタ以外に発振回路、整流回路等を形成し、これらを一体化にすることにより、よりコンパクトな半導体リレー装置を形成することもできる。また、半導体チップを形成する半導体基板としては、シリコン基板、ガリューム砒素基板等、半導体チップを形成できるものであれば何でもよい。
1 発振回路
2 インダクタ部
3 整流回路
4 充放電制御回路
5 出力MOSFET
6、7 昇圧回路
10A,10B リードフレーム
11 第1の半導体チップ
12 第2の半導体チップ
A1 入力信号
A2 発振信号
L1 第1のインダクタ
L2 第2のインダクタ
V 電位差
2 インダクタ部
3 整流回路
4 充放電制御回路
5 出力MOSFET
6、7 昇圧回路
10A,10B リードフレーム
11 第1の半導体チップ
12 第2の半導体チップ
A1 入力信号
A2 発振信号
L1 第1のインダクタ
L2 第2のインダクタ
V 電位差
Claims (2)
- 入力信号に応答して電子的に開閉する半導体リレー装置において、
前記入力信号により発振する発振回路と、
前記発振回路からの発振信号を電磁信号に変換させる第1のインダクタと、
前記第1のインダクタからの電磁信号を受けて電気信号を発生する第2のインダクタと、
前記第2のインダクタからの電気信号を整流する整流回路と、
前記整流回路により整流された電気信号を充放電する充放電回路と、
前記充放電回路の両端に発生する電位差によりオン、オフされる出力MOSFETと、を備え、
前記第1のインダクタと前記第2のインダクタは、第1の半導体チップ及び第2の半導体チップにそれぞれ形成され、これら第1の半導体チップと第2の半導体チップは、チップ固定用のリードフレーム上に互いに対向して配置されていることを特徴とする半導体リレー装置。 - 前記発振回路の入力側及び前記整流回路の出力側のいずれか一方又は両方に昇圧回路を備えたことを特徴とする請求項1又は請求項2に記載の半導体リレー装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012124806A (ja) * | 2010-12-10 | 2012-06-28 | Panasonic Corp | 半導体リレー |
JP2012124807A (ja) * | 2010-12-10 | 2012-06-28 | Panasonic Corp | 半導体リレー |
JP2013222978A (ja) * | 2012-04-12 | 2013-10-28 | Yokogawa Electric Corp | パルス信号出力回路 |
WO2016170724A1 (en) | 2015-04-21 | 2016-10-27 | Panasonic Intellectual Property Management Co., Ltd. | Solid state relay |
DE112021005762T5 (de) | 2020-10-27 | 2023-08-17 | Aoi Electronics Co., Ltd. | Halbleiterrelaisvorrichtung |
-
2005
- 2005-10-31 JP JP2005316819A patent/JP2007124518A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012124806A (ja) * | 2010-12-10 | 2012-06-28 | Panasonic Corp | 半導体リレー |
JP2012124807A (ja) * | 2010-12-10 | 2012-06-28 | Panasonic Corp | 半導体リレー |
JP2013222978A (ja) * | 2012-04-12 | 2013-10-28 | Yokogawa Electric Corp | パルス信号出力回路 |
WO2016170724A1 (en) | 2015-04-21 | 2016-10-27 | Panasonic Intellectual Property Management Co., Ltd. | Solid state relay |
DE112021005762T5 (de) | 2020-10-27 | 2023-08-17 | Aoi Electronics Co., Ltd. | Halbleiterrelaisvorrichtung |
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