JPH07502135A - 負荷に応じてプログラム可能な出力バッファ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 負荷に応じてプログラム可能な出力バッファ構造顔う鴬」二の利１川ヌＬび 本発明は、集積回路装置の出力バッファに関し、特に異なる形式の負荷装置を駆 動するためにプログラム可能な出力バッファに関する。

λ匪免背１ 電流処理技術によって、出方駆動回路が出力電圧を迅速に変化させることが可能 となった。迅速な変化は好ましいものであるが、しかし望まれないノイズが内部 の電源バス及びグランドバスに生ずるという問題がある。電源バス及びグランド バスは、内部の論理信号ラインに接続されているので、電源バス及びグランドバ スの／イズによって、内部の論理信号が誤った状態となる。迅速な遷移はまた、 出力ピンの信号にリンギング（ｒｉｎｇｉｎｇ）を発生させ、このリンギングに よって出方ピンの信号によって駆動されるデバイスに誤ったデータが送られるこ とになる。

負荷を駆動する電圧レベルの遷移が、電源バス及びグランドバスにノイズの発生 する主な原因となっている。第１図は、パッド１０５を通して駆動される出力負 荷装置１０６と、集積回路の内部に形成された誘導性素子１０２及び１０７と、 正の電源及び負の電源に接続されたポンディングパッド及びボンディングワイヤ ーを備えた誘導性素子１０３及び１０８と、集積回路装置の外部のプリント回路 基板に形成されたトレース１０４及び１０９と組み合わされた出力駆動回路１０ １を示している。パッドの信号が論理１のとき、トランジスタ１０１ａがターン オンし、電流ｉＴＲが正の電圧から、トレース１０４、ボンディングワイヤー１ ０３、集積回路の電源ライン１０２、トランジスタ１０１ａ２　ポンディングパ ッド１０５を通って負荷１０６へ流れ込む。トランジスタ１０１ａが突然遮断さ れたとき、誘導性素子１０４．１０３及び１０２には誘導起電力が形成され、内 部電源電圧Ｖ　ＣＣＩＮＴが、外部電源電圧ＶＣＣＥＸＴよりも大きくなる。こ の時点では、負荷１０６は例えば５ボルトの正の電圧レベルとなっている。トラ ンジスタ１０１ｂが突然ターンオンし、電流ｉＴＦが流れると、誘導性素子１０ ７．１０８及び１０９が電流を制限し、素子１゜７．１０８及び１０９に形成さ れた誘導起電力によって、電圧Ｖ　Ｓ　Ｓ　ＩＮＴが電圧Ｖ　Ｓ　Ｓ　ＥＸＴよ りも大きくなる。　トランジスタ１０１ａと１０１ｂの相異なる変化によって、 電圧■ＣＣと電圧ＶＳＳが相異なる変化を起こす。トランジスタ１０１ａと１０ １ｂに等価な複数のトランジスタが同時にスイッチした場合、電源バス及びグラ ンドバスの電圧の変化が許容下可能な程に大きくなり、誤ったデータが内部に発 生ずる。誤ったデータはまた、迅速な遷移に応答して負荷デバイス内でも発生す る。

電源及びグランド電圧の跳ね上がり（ｂｏｕｎｃｅ）ｃｖｃｃ及び■ＳＳ電圧の 変化）を制御する従来の試みが、段階的なターンオン技術、ランプ型のプレドラ イブ技術及びフィードバック回路を用いて行われてきた。これらの技術について 以下に説明する。

第２Ａ図は、バッファされていない出方信号に応答して異なる遅れ時間を備えた 並列な駆動信号を発生することによって、ＶＣｃ及び■ｓｓレベルの変化を減少 させるための従来技術の回路を示している。第２Ａ図に示されているように、段 階的なターンオン技術では、出力駆動回路は、ＶＣＣとＶＳＳとの間に並列に接 続された複数のより小型な駆動回路２０３．２０５及び２０７として形成されて いる。遅れ装Ｗ２Ｏ４及び２０６によって、ライン２０２の駆動信号に遅れが形 成され、駆動回路２０３．２０５及び２０７が、僅かに異なる時刻でスイッチし 、パッド２０８の電圧がより段階的に変化する。

第２Ｂ図には、ランプ型のプレ駆動を提供する回路が示されている。弱いプレ駆 動インバータ２１２は、比較的小さいチャネル幅を有し、スイッチング入力信号 に対して比較的緩やかに応答する。従って駆動回路２１４は、より緩やかにスイ ッチし、ＶＣｃ及びＶｓｓの跳ね上がりが小さいものとなる。

第２Ｃ図は、ＶＣｃ及びｖｓｓへのフィードバックループを備えた出力駆動回路 が示されている。抵抗２２３及び２２５は、パッド２２６への電流またはパッド ２２６がらの電流を制限する。例えば、トランジスタ２２４ｂのゲート−ソース 間の電位差が大きい場合、トランジスタ２２４ｂが容易にターンオンしないため に、フィードバックが形成される。しかし、パッド２２６から抵抗２２５を通っ てＶＳＳに流れる大きい電流ｉによって、トランジスタ２２４ｂのソースの電位 が上昇し、トランジスタ２２４ｂが部分的にターンオフする。パッド２２６の電 位がＶＳＳにほぼ等しくなったとき、抵抗２２５を流れる電流が減少し、トラン ジスタ２２４ｂのソース電位が減少し、トランジスタ２２４ｂがよりターンオン して、電流が継続して流れる。

同様な効果が、抵抗２２３及び抵抗２２４ａに関しても生ずる。

これら従来技術の何れもが、スイッチング遷移の最後で発生するグランド電圧の 跳ね上がりを防止するものではない。

光」Ｗの１１要 本発明は、出力駆動回路によって駆動される負荷の形式を考慮して、駆動特性を 決定するものである。ある出力負荷は、概ね容量性であり、負荷装置は（スイッ チングの発生した直後の遷移期間を除き）出力端子に取り付けられた静電容量の 電極として働き、電流には直流成分が存在しない。他の出力負荷は、概ね抵抗− 容量性であり、出力端子に取り付けられた抵抗及び静電容量として働く。これら のデバイスは、スイッチングの発生した直後の遷移期間だけでなく、定常状態に 於ても直流の構成要素を備えている。

抵抗−容量性負荷の場合、出力は抵抗駆動ネットワークによって終息している。

抵抗駆動ネットワークは、初期に電流量を制限することによってＶＣＣ及びＶｓ ｓの電圧の変化を減少させ、遷移期間の最後に於て電流を保持することによって ＶＣＣ及びＶＳＳの電圧の変化を減少させる。

この形式の負荷に対して、出力駆動回路は、負荷を迅速にスイッチングさせ、か つトランジスタネットワークの電位を適切なレベルにプルダウンするべく大きな 電流を吸い込むために充分な容量を備えていなければならない。従来技術の回路 の何れもが、抵抗−容量性負荷に対して充分に動作するものである。

容量性負荷の場合、電流は蓄えられた電荷のみから供給される。スイッチング遷 移期間の終わりで、上述された従来技術の回路では、インダクタンスは電流を保 持する傾向があり、静電容量によって、電圧が正規の電源電圧及び正規のグラン ド電位をオーバーシュートすることになる。これらの従来技術の回路の何れによ っても、負荷の電圧の変化を適切に防止することは出来ない。

本発明に基づけば、出力デバイスの駆動能力が、電圧がその意図されたレベルに 近づいたとき減少され、従って誘導性素子を流れる電流が段階的に減少させられ ることになる。ある実施例では、出力デバイスはＮチャネルトランジスタと直列 接続されたＰチャネルトランジスタからなり、少なくとも一つのトランジスタは 、２人力論理ゲート（Ｎチャネルトランジスタに対するＡＮＤゲートまたはＰチ ャネルトランジスタに対するＯＲゲート）によって制御される。ゲートはその一 方の人力としてバッファされていない出力信号を受け取り、そのもう一方の入力 としてバッファされかつ反転された出力信号を受け取る。Ｎチャネルトランジス タが、ＡＮＤゲートの出力によって制御されている場合、バッファされた出力を ＡＮＤゲートにフィードバックすることによって、ＡＮＤゲートの出力は、出力 デバイスがその低レベル付近に到達したときに、論理低となる。

これによって、Ｎチャネルトランジスタが段階的にターンオフし、負荷とＶＳＳ ラインとの間の電流が段階的に変化し、かつＶＳＳレベルに対する誘導性の効果 がより少ないものとなる。

他の実施例では、マルチプレクサによって、トランジスタが段階的にターンオフ するか、バッファされていない出力信号を通してトランジスタが直接ターンオフ するかが選択される。この実施例では、迅速なスイッチングを達成するための抵 抗−容量性負荷とともに動作する従来の回路と、電源電圧またはグランド電圧の 変化を減少させるための、容量性負荷とともに動作する段階的なターンオフを達 成するための回路が用いられている。

阻」しと原理」Ｌ叉朋 第１図は、内部に誘導性素子を備えた出力駆動回路及び負荷を表している。

第２Ａ図〜第２Ｃ図は、スルーレートを制御するための従来技術の回路を示して いる。

第３Ａ図は、抵抗−誘導性負荷を表す回路を示している。

第３Ｂ図は、誘導性負荷を表す回路を示している。

第４Ａ図〜第４Ｇ図は、スイッチング時のグランド電位の変化を減少させるため の本発明に基づく回路を示している。

第４　Ｈ図は、スイッチング時の電源電圧及びグランド電圧の変化を減少させる ための本発明に基づく回路を示している。

第４Ｉ図は、内部のＶＣＣ電源及び■ｓｓ電源の両方の跳ね上がりを減少させる ための他の回路を示している。

第５Ａ図は、第４Ａ図〜第４Ｉ図の回路の一つと組み合わせて用いることが好ま しい、回路のスイッチングが開始されたときの跳ね上がりを減少させるための従 来技術の回路を表している。

第５Ｂ図は、第５Ａ図の回路の好適なレイアウトを示している。

第６Ａ図〜第６Ｃ図は、各々、時間の関数としての、出力（パッド）電圧、パッ ドの電流及び内部のグランド電位Ｖ　Ｓ　Ｓ　ＩＮＴのグラフである。

日の　の−　な５日 第３Ａ図及び第３Ｂ図は、集積回路デバイスの出力回路によって駆動される２つ の形式の負荷を表している。第３Ａ図に示されているように、出力信号は、ＣＭ ＯＳインバータ２１４を通してバッファされ、パッド２１５を通り、静電容量Ｃ ３０１及び、抵抗Ｒ３０１とＲ３０２を倫えた抵抗駆動ネットワークとを有する 負荷に伝達されている。

−力筒３Ｂ図では、静電界ｆｆ１ｃ３０２を有する負荷が用いられている。これ らの２つの形式の負荷は、負荷を駆動する集積回路の電圧レベルに対して異なる 効果を有し、かつ集積回路の電源電圧及びグランド電位の変化を最少にするべく 、これらの２つの形式の負荷を駆動するための異なる出力バッファが必要となる 。図３Ａでは、抵抗Ｒ３０１及びＲ３０２から形成された抵抗分圧ネットワーク は、抵抗Ｒ３０１及びＲ３０２の一方を通る電流パスを流れる初期の電流を制限 しかつ遷位期間の終わりの電流を保持することによって、電源電圧及びグランド 電位の変化を減少させる。初期の電流は、公知の式Ｉ＝Ｖ／Ｒに基づいて直列接 続された抵抗によって制限される。遷位期間の最後では、抵抗Ｒ３０１またはＲ ３０２の一方を流れる直流電流は、グランド電位の跳ね上がりを伴う電流の鋭い 不連続性を防止する。

図３八に示された形式の負荷に対して、出力駆動バ回路２１４は、負荷の電圧を 迅速にスイッチし、かつ抵抗ネットワークの電位を許容可能なレベルにプルダウ ンするべく十分に大きな電流を吸い込む能力を備えていなければならない。上述 された従来の技術の何れもが、図３八に示されているような抵抗容量性の負荷に 対して有効に働く。

図３Ｂに示されている静電容量Ｃ３０２のような容量性負荷の場合、負荷によっ て蓄えられた電荷からの電流が供給される。スイッチング遷位期間の終わりに、 第１図に示されたインダクタンスは電流を保持し、負荷を通る電流パスが存在し ないために、静電容量Ｃ３０２の電圧は、平行電圧を超えて振動し、　“グラン ド跳ね上がり”と呼ばれる状態か発生する。本発明は、第３Ｂ図に示された負荷 に特に用いられる。グランド跳ね上がりを最少にするために、スイッチング動作 が完了した後に、出力デバイスの駆動能力が減少させられる。

第４Δ図〜第４Ｈ図は、純容量性負荷を取り扱うことのできる本発明のいくつか の実施例を示している。最も簡「１１−な実施例が第４Ａ図に示されている。第 ４Δ図に示されているように、ライン４０１のバッファされていない出力信号が 、ゲートデバイス５０１に供給されている。ゲートデバイス５０１は更に、パッ ドに印加されているバッファされた出力信号からのフィードバックライン４０８ を受け取っている。ゲートデバイス５０１は、信号ＯＵＴがライン４０１」ニで 高状態となったときに、減少するライン４０８上の出力電圧に応答して、トラン ジスタ４０７Ｂのゲートの電圧を段階的に減少させる形式のデバイスである。こ れによって、パッドの電圧が減少したときに、トランジスタ４０７Ｂは段階的に ターンオフする。一方これによって、グランドラインに関連するインダクタンス と組み合わされたパッドに関連する負荷の静電容量が、ＶＳＳのグランド電位を 乱すことが防止される。

第４Ｂ図は、抵抗Ｒ１が、通常のＣＭＯ３出力駆動回路のＰチャネルトランジス タ４０７Ａに置き換えられた、本発明の他の実施例を表している。他の実施例（ 図示されていない）では、抵抗Ｒ１は、インバータを通して制御されているＮチ ャネルプルアップ用トランジスタに置き換えられることも可能である。デバイス ５０１及びトランジスタ４０７ｂの機能は、第４Ａ図に関して説明されたものと 等しい。

第４Ｃ図では、デバイス５０１は、メモリセルＭによって制御されており、ある 状態では、トランジスタ４０７ｂは、ライン４０８の信号に応答して段階的にタ ーンオフされ、また他の状態では、トランジスタ４０７ｂはライン４０１の信号 のみに応答して制御されている。このメモリセルは、ＳＲＡＭセル、即ちチップ に電源が投入されたときに情報をロードされている不揮発性セルからなる。代わ りに、メモリセルＭは、マルチプレクサの制御ラインを電源またはグランドの何 れか一方にプログラム可能に接続する１個または２個のアンチヒユーズからなる 。同様に、メモリセルＭは、ＥＰＲＯＭセル（不揮発性セル）であるか、または マルチプレクサを適切な電源に接続するためのその一方がデバイスの製造中に形 成された２個の選択可能なピアス（ｖ　ｉ　ａ　ｓ）からなる。

第４Ｂ図は、第２の出力駆動回路４１７が、ライン４゜１の出力信号によって従 来通りに制御された実施例を表している。この実施例ではトランジスタ４０７ｂ は、比較的大型のトランジスタであり、ライン４０１の増加する電圧に応答して パッドを迅速にプルダウンさせる。出力駆動回路４０７は、小型のトランジスタ ４０７ａ及び４０７ｂを含む。制御デバイス５０１を通るフィードバックによっ てトランジスタ４０７ｂがターンオフされたとき、ライン４０８の電圧は、ライ ン４０１の高い電圧に応答してオン状態に留まっているトランジスタ４０７ｂに よって低状態に保持される。

第４Ｅ図は、ＡＮＤゲート５０２と組み合わされたマルチプレクサ５０３を有す る制御デバイス５０１の実施例を示している。ＡＮＤゲート５０２は、ライン４ ０８及びライン４０１からの入力信号を受け取る。これらの入力の何れもが低状 態のとき、ＡＮＤゲート５ｏ２の出力は低状態となる。メモリセルＭの論理１に よって、マルチプレクサ５０３は、ＡＮＤゲート５０２がらの人力信号を、トラ ンジスタ４０７ｂのゲートに伝達する。ライン４０８の信号が減少するに従って 、マルチプレクサ５０３の出力信号が減少し、トランジスタ４０７ｂが段階的に ターンオフされ、グランドの跳ね上がりが防止される。

メモリセルＭが論理Ｏを記憶している場合、ライン４゜１の信号はトランジスタ ４０７ｂのゲートに直接印加され、従って、ライン４０８の電圧とは無関係にト ランジスタ４０７ｂを制御する。第４Ｅ図の実施例は、第３Δ図及び第３Ｂ図に 示された負荷デバイスの何れか一方を駆動するときに有効である。第３Δ図の負 荷デバイスを駆動するために、メモリセルＭには論理Ｏが記憶されており、トラ ンジスタ４０７ｂはライン４０１の信号によって直接制御される。負荷デバイス が、第３Ｂ図に示されているような容量性負荷からなるとき、メモリセルＭには 論理１がロードされており、ライン４０８の電圧が増加するに従って、マルチプ レクサ５０３がトランジスタ４０７ｂのゲート電圧を段階的に減少させる。

第４Ｆ図は、伝達ゲート５０４とプルダウン用トランジスタ５０６を有するＡＮ Ｄゲート５０２の特定の実施例が示されている。プルダウン用トランジスタ５０ ６は、伝達ゲート５０４かオフしたときターンオンし、ライン４０１の信号か論 理Ｏの場合、ライン５０７のフローティング入力を防止する。ライン４０１の信 号が論理１に遷移したとき、及びライン４０８の電位がＶＳＳに向かって変化す るとき、ライン５０７の低下する電圧がマルチプレクサ５０３を通過し、トラン ジスタ４０７ｂのゲートに印加されるので、電圧レベルＶＳＳの変化が最小とな るように、このトランジスタ４０７ｂが段階的にターンオフする。トランジスタ ４０７ｂが十分にターンオフし、かつトランジスタ５０６がターンオフしている 場合、マルチプレクサ５０３とトランジスタ４０７　ｂのゲートを制御するライ ン５０７は、フロート状態に保たれることが注意される。しかし、トランジスタ ４０７ｂのゲートがトランジスタ４０７ｂを部分的にターンオフさせるために十 分に高い電圧である場合には、対応するライン４０８の電圧が減少することによ って、ライン５０７の電圧が再び減少する。即ち、中間の電圧即ちフロート状態 は許容されない。

第４Ｇ図は、第４Ｆ図の実施例が、第４Ｄ図に示された第２の出力駆動デバイス と組み合わされた実施例を表している。小型のトランジスタ４１７ａ及び４１７ ｂは、出力電圧を電源電圧またはグランド電位に保ち、第４Ｆ図の単一のステー ジで発生する出力電圧のドリフトを防止する。

第４Ｈ図は、グランド電位及び電源電圧の両方が、グランド電位のみに関して上 述されたような段階的なターンオフデバイスによって制御された他の実施例を表 している。

素子５１１〜５１６は、各々素子５０１〜５０６に対応している。

第４■図は、内部の電源ｖＣＣ及びＶＳＳの両方の跳ね上がりを減少させるため の他の回路を表している。第１の出力駆動回路４４７は、グランドに接続された Ｐチャネルトランジスタ４４７ｂと正の電圧源に接続されたＮチャネルトランジ スタ４４７ａを備えている点が、標準的なＣＭＯＳインバータとは異なる点であ る。この回路は、非反転バッファであり、出力電圧を電源電圧またはグランド電 位にプルアップまたはプルダウンするものではない。出力電圧を電源電圧または グランド電位にプルアップまたはプルダウンするために、２個の標準的なＣＭＯ Ｓインバータからなる小型の第２の駆動回路４２７が提供されている。回路４２ ７は、パッドの電位をＶＣＣまたはＶＳＳの何れかにプルアップまたはプルダウ ンするが、回路４２７のトランジスタは回路４４７のトランジスタよりも小型で あるために、回路４２７を流れる電流は小さく、この回路のグランドの跳ね上が りは小さい。回路４４７を流れる駆動電流は、出力電圧がその最終値に到達する 前に減少するので、第４１図の回路のグランドの跳ね上がりを減少することがで きる。

実際に、グランド（及び電源）の跳ね上がりを最小にするために、始めの電流及 び終わりの電流の変化は共に緩やかでなければならない。本発明は、電流の立ち 下がりを緩やかにすることに関する。第５Ａ図に示された従来の回路は、電流の 立ち上がりを緩やかにするので、電流の遷位期間の始めと終わりの両方でグラン ド電位の跳ね上がりが発生しない。この回路は、第４Ａ図〜第４Ｉ図の回路の１ つと組み合わせて使用されることが好ましい。

第５Ｂ図は、第５Ａ図の回路の好適なレイアウトを示している。４０７ｂ等の出 力トランジスタは、並列接続されたトランジスタ４０７ｂｌ〜４０７ｂ５の集合 として実施され、かつこれらのトランジスタのゲートは、単一のポリシリコンラ イン５５１として形成さ枳　このポリシリコンライン５５１は抵抗性であり、抵 抗Ｒ６１〜Ｒ６５として表されている。ゲート５５１と、トランジスタのソース 及びトレインが形成されたＮ拡散領域との間に、静電容量が形成されている。こ の静電容量は、静電容ｆｌｔｃ６１〜Ｃ６５として表されている。抵抗及び静電 容量のこの組合せによって、トランジスタ４０７ｂｌのターンオンとトランジス タ４０７ｂ５のターンオンとの間の遅れが形成される。

従って、トランジスタ４０７ｂをターンオンするときのグランド電位の跳ね上が りは、第５Ｂ図に示すようにトランジスタ４０７ｂをレイアウトすることによっ て最小にされる。

第５Ｂ図の従来技術の実施例と本発明との組合せた実施例の電圧、電流の特性が 、第６Ａ図、第６Ｂ図及び第６Ｃ図に示されている。これらの曲線は各々、時間 の関数としての出力パッドの電圧、出力パッドの電流及び内部のグランド電位Ｖ 　Ｓ　Ｓ　ＴＮＴを表している。第６Ｃ図の破線は、本発明が用いられない場合 に発生するグランド電位の跳ね上がりを表している。

これまで説明されたいくつかの実施例から、当業者には他の実施例も明かであり 、これら他の実施例も本発明の技術的視点を逸脱するものではない。

ＦＩＧ、５Ａ ＦＩＧ、５Ｂ 補正書の翻訳文提出日 （特許法第１８４条の７第１項） 平成６年６月２７甲

Claims (12)

【特許請求の範囲】
1. １．集積回路デバイスの電源電圧の変化を減少させる出力バッファ構造であって 、 出力端子（４０８）と、第１電源電圧を備えた第１電源端子（ｇｎｄ）との間に 接続された電流端子を備えた少なくとも一個の出力駆動トランジスタ（４０７ｂ ）と、前記出力端子に第２電源電圧を供給するための手段（Ｒ１または４０７ａ ）とを備えた出力駆動回路と、バッファされていない出力信号（４０１）と前記 出力端子（４０８）の電圧とに応答して、前記出力駆動トランジスタを制御する 手段（５０１または５０２）とを有することを特徴とする出力バッファ構造。
2. ２．前記第２電源電圧を前記第２出力端子に供給する前記手段（Ｒ１または４０ ７ａ）が、第２出力駆動トランジスタ（４０７ａ）を有することを特徴とする請 求項１に記載の出力バッファ構造。
3. ３．前記第２出力駆動トランジスタ（４０７ａ）を制御する手段（第４Ｈ図）を さらに有することを特徴とする請求項２に記載の出力バッファ構造。
4. ４．前記出力駆動トランジスタを制御する手段を、前記バッファされていない出 力信号のみに応答させる手段（５０３及びＭ）をさらに有することを特徴とする 請求項１に記載の出力バッファ構造。
5. ５．前記出力駆動トランジスタを制御する手段を、前記バッファされていない出 力信号のみに応答させる前記手段が、マルチプレクサ（５０３）と、 一方の曙子に前記出力端子からの出力信号を受信し、かつもう一方の端子に前記 バッファされていない出力信号を受信し、かつ前記マルチプレクサに信号を供給 する論理ゲート（５０２）とを有し、 前記マルチプレクサが、第１の状態で、前記論理ゲートからの前記出力信号を前 記出力駆動トランジスタの制御端子に伝達し、第２の状態で、前記バッファされ ていない出力信号を前記出力駆動トランジスタの前記制御端子に伝達することを 特徴とする請求項４に記載の出力バッファ構造。
6. ６．前記マルチプレクサがメモリセルによって制御されていることを特徴とする 請求項５に記載の出力バッファ構造。
7. ７．前記メモリセルがＳＲＡＭセルからなることを特徴とする請求項６に記載の 出力バッファ構造。
8. ８．前記メモリセルが、電源に接続された少なくとも一つのアンチヒューズから なることを特徴とする請求項６に記載の出力バッファ構造。
9. ９．前記メモリセルが、不揮発性ＥＰＲＯＭセルからなることを特徴とする請求 項６に記載の出力バッファ構造。
10. １０．前記メモリセルが、電源に接続された少なくとも一個の所望に応じて設け られるピアスからなることを特徴とする請求項６に記載の出力バッファ構造。
11. １１．前記論理ゲートが、ＡＮＤゲートを有し、前記ＡＮＤゲートが、 前記バッファされていない出力信号に接続された制御端子と、前記出力駆動回路 の前記出力端子に接続された入力端子と、出力端子とを備えたＣＭＯＳ伝達ゲー トと、前記ＣＭＯＳ伝達ゲートの前記出力端子に接続された電流端子と、グラン ドに接続された他の電流端子と、インバータを通して前記バッファされていない 出力信号に接続された制御端子とを備えたプルダウン用トランジスタとを有する ことを特徴とする請求項５に記載の出力バッファ構造。
12. １２．前記出力端子（４０８）と、前記第１電源端子との間に接続された電流端 子と、前記バッファされていない出力信号によって制御された制御端子とを備え た少なくとも一個の第２出力駆動トランジスタ（４１７ｂ）を有する第２出力駆 動回路をさらに有することを特徴とする請求項１に記載の出力バッファ構造。