JP5178232B2 - 電源回路 - Google Patents

Description

本発明は、電源回路に関し、電圧逓倍によって所望の出力電圧を生成する電源回路に関する。

半導体集積回路の内部では、電源電圧を電圧逓倍して所望の電圧を生成する昇圧／降圧回路が広く使用される。例えば、ＬＣＤパネル（液晶表示パネル）を駆動する液晶ドライバでは、内部基準電源電圧Ｖｃｉを昇圧／降圧回路によって電圧逓倍することにより、液晶表示パネルの駆動電圧が生成される。具体的には、特開２００４−４６０９号公報は、内部基準電源電圧Ｖｃｉをキャパシタとスイッチとによって４倍昇圧して電圧Ｖ０を生成し、その電圧Ｖ０を電圧分割することによって分圧することによって電圧Ｖ１〜Ｖ４を生成する技術を開示している。また、再公表ＷＯ２００２／０６１９３１号公報は、基準電圧Ｖａを生成する差動アンプと、基準電圧Ｖａと電源電圧ＶＤＤとからＶａ＋２ＶＤＤの電圧レベルを有する出力電圧Ｖｏｕｔを生成するチャージポンプとを備える昇圧型電源回路を備えている。基準電圧Ｖａは、出力電圧Ｖｏｕｔのフィードバックによって制御される。即ち、当該差動アンプは、出力電圧Ｖｏｕｔを電圧分割することによって得られる電圧を基準電圧Ｖｒｅｆと比較して基準電圧Ｖａを生成する。
特開２００４−４６０９号公報 再公表ＷＯ２００２／０６１９３１号公報

しかしながら、公知の昇圧／降圧回路では、消費電流を低減するという要求と、低い電源電圧で動作可能であるという要求の両方を同時に満足させることができない。例えば、液晶ドライバについて考えてみよう。液晶表示パネルの駆動電圧をＶｏ、駆動電流をＩｏとすると、液晶表示パネルでの消費電力は、一般に、Ｖｏ×Ｉｏと表される。したがって、駆動電圧Ｖｏが内部基準電源電圧Ｖｃｉを３倍昇圧して得られている場合には、内部基準電源電圧Ｖｃｉを生成する内部電源回路では、駆動電流Ｉｏの３倍の電流（即ち、３Ｉｏ）が消費されてしまう。

電圧逓倍における逓倍率を低くすれば、内部基準電源電圧Ｖｃｉを生成する内部電源回路の消費電流は低減できる。例えば、駆動電圧Ｖｏが内部基準電源電圧Ｖｃｉを２倍昇圧して生成する場合には、内部基準電源電圧Ｖｃｉを生成する内部電源回路で消費される電流は、駆動電流Ｉｏの２倍の電流（即ち、２Ｉｏ）に抑えられる。しかしながら、この場合には、必要な駆動電圧Ｖｏを生成するためには、内部基準電源電圧Ｖｃｉを高くせざるを得ない。

このような問題は、液晶ドライバ以外にも、電圧逓倍によって所望の電圧を得る回路一般に当てはまる。

本発明の一観点では、電源回路が、電源電圧から内部電圧を生成する電圧生成回路と、前記内部電圧を電圧逓倍することにより電圧レベルが異なる複数の出力電圧を生成する電圧逓倍回路と、前記複数の出力電圧のうちの少なくとも一の出力電圧と前記電源電圧とを比較する電圧比較回路とを具備する。前記電圧生成回路は、前記電圧比較回路の出力に応じて前記内部電圧を変更するように構成される。加えて、前記電圧逓倍回路における電圧逓倍の逓倍率は、前記電圧比較回路の出力に応じて切り換えられる。このような構成の電源回路では、電源電圧が高い場合には電圧逓倍回路で行われる電圧逓倍の逓倍率を低減させて消費電流を低減可能である一方、電源電圧が低い場合には逓倍率を増大させて電源回路の動作を維持することができる。

本発明によれば、電圧逓倍によって所望の電圧を生成する電源回路について、消費電流を低減するという要求と、低い電源電圧で動作可能であるという要求の両方を同時に満足させることができる。

図１は、本発明の一実施形態の電源回路が適用された液晶表示装置１０の構成を示すブロック図である。液晶表示装置１０は、ＬＣＤパネル１と、ＬＣＤパネル駆動回路２と、電源回路３とを備えている。ＬＣＤパネル１には、共通電極ＣＯＭ０〜ＣＯＭｍとセグメント電極ＳＥＧ０〜ＳＥＧｎとが設けられており、これらが交差する位置に画素４が設けられている。ＬＣＤパネル駆動回路２は、共通電極ＣＯＭ０〜ＣＯＭｍとセグメント電極ＳＥＧ０〜ＳＥＧｎとを駆動する。電源回路３は、電源電圧ＶＤＤから電圧ＶＯ１〜ＶＯ３を生成し、電圧ＶＯ１〜ＶＯ３をＬＣＤパネル駆動回路２に供給する。ここで、電圧ＶＯ１〜ＶＯ３は、下記関係が成立するように生成される：
ＶＯ１＝Ｖａ^＊， ・・・（１ａ）
ＶＯ２＝２×Ｖａ^＊（＝２×ＶＯ１）， ・・・（１ｂ）
ＶＯ３＝３×Ｖａ^＊（＝３×ＶＯ１）． ・・・（１ｃ）
ここで、Ｖａ^＊は、所定の電圧である。ＬＣＤパネル駆動回路２は、電源回路３から受け取った電圧ＶＯ１〜ＶＯ３を用いて共通電極ＣＯＭ０〜ＣＯＭｍとセグメント電極ＳＥＧ０〜ＳＥＧｎとを駆動する。

図２Ａは、ＬＣＤパネル駆動回路２の動作を示す概念図であり、図２Ｂは、ＬＣＤパネル駆動回路２の動作の例を示すタイミングチャートである。ＬＣＤパネル駆動回路２は、共通電極ＣＯＭ０〜ＣＯＭｍとセグメント電極ＳＥＧ０〜ＳＥＧｎを、接地電圧ＧＮＤ又は電圧ＶＯ１〜ＶＯ３に駆動する。詳細には、最初の４水平走査期間において、ＬＣＤパネル駆動回路２は、選択する共通電極を接地電圧ＧＮＤに、非選択の共通電極を電圧ＶＯ２に駆動すると共に、点灯させる画素４に対応するセグメント電極を電圧ＶＯ３に、消灯させる画素４に対応するセグメント電極を電圧ＶＯ１に駆動する。一方、続く４水平走査期間では、ＬＣＤパネル駆動回路２は、選択する共通電極を電圧ＶＯ３に、非選択の共通電極を電圧ＶＯ１に駆動すると共に、点灯させる画素４のセグメント電極を接地電圧ＧＮＤに、消灯させる画素４のセグメント電極をＶＯ２に駆動する。このようなＬＣＤパネル駆動回路２の動作により、ＬＣＤパネル１は、交流駆動によって駆動される。

本実施形態の主題は、電源電圧ＶＤＤから電圧ＶＯ１〜ＶＯ３を生成する電源回路３の構成にある。以下、電源回路３について詳細に説明する。

図３は、本実施形態における電源回路３の原理的な構成を示すブロック図である。電源回路３は、電圧比較回路１１と、電圧生成回路１２と、昇圧／降圧回路１３と、バンドギャップリファレンス回路１４とを備えている。

電圧比較回路１１は、電源回路３の３つの出力電圧：電圧ＶＯ１〜ＶＯ３のうち、電圧ＶＯ２と電源電圧ＶＤＤとを比較し、比較結果に応じて制御信号ＬＶＩを生成する。本実施形態では、
ＶＤＤ−ＶＯ２＞Ｖｏｆｓ，
が成立する場合、制御信号ＬＶＩが”Ｈｉｇｈ”レベルに設定され、
ＶＤＤ−ＶＯ２＜Ｖｏｆｓ，
が成立する場合、制御信号ＬＶＩが”Ｌｏｗ”レベルに設定される。ここで、Ｖｏｆｓは電圧比較回路１１のオフセット電圧であり、正の値を取る。オフセット電圧Ｖｏｆｓは、電圧生成回路１２で発生する電圧降下に応じて調節される。

電圧生成回路１２は、電源線１５に供給されている電源電圧ＶＤＤから内部電圧ＶＩ１又は内部電圧ＶＩ２を生成する。ここで、内部電圧ＶＩ１、ＶＩ２は、下記の関係を満たす電圧である：
ＶＩ１＜ＶＩ２＜ＶＤＤ．

詳細には、電圧生成回路１２は、２つの出力端子を有しており、その一方から内部電圧ＶＩ１、他方から内部電圧ＶＩ２を出力するように構成されている。内部電圧ＶＩ１、ＶＩ２のいずれが出力されるかは、電圧比較回路１１によって生成される制御信号ＬＶＩに応じて切り換えられる；制御信号ＬＶＩが”Ｌｏｗ”レベルであるとき、電圧生成回路１２は内部電圧ＶＩ１を出力し、制御信号ＬＶＩが”Ｈｉｇｈ”レベルであるとき、電圧生成回路１２は内部電圧ＶＩ２を出力する。内部電圧が出力されない出力端子は、ハイインピーダンス状態に設定される。

加えて、電圧生成回路１２は、内部電圧ＶＩ１、ＶＩ２を所望値に制御する機能を有している。内部電圧ＶＩ１、ＶＩ２の制御には、バンドギャップリファレンス回路１４から供給される参照電圧Ｖｒｅｆが使用される。

昇圧／降圧回路１３は、電圧生成回路１２から供給された内部電圧ＶＩ１、ＶＩ２に対して電圧逓倍を行って、電圧ＶＯ１〜ＶＯ３を生成する。本明細書においては、電圧逓倍とは、与えられた電圧のｎ倍（ｎは、正の数）の電圧を生成することを意味している。以下では、パラメータｎを、逓倍率と呼ぶ。本明細書でいう電圧逓倍は、昇圧・降圧の両方を含む概念として定義されることに留意されたい；逓倍率ｎが１を超える電圧逓倍は、昇圧を意味しており、逓倍率ｎが１未満である電圧逓倍は、降圧を意味している。

詳細には、昇圧／降圧回路１３は、２つの入力端子を有しており、その一方で内部電圧ＶＩ１を、他方で内部電圧ＶＩ２を受け取る。昇圧／降圧回路１３は、いずれの入力端子で内部電圧を受け取ったかに応じて、受け取った内部電圧を異なる逓倍率で電圧逓倍するように構成されている。昇圧／降圧回路１３は、内部電圧ＶＩ１を受け取った場合、内部電圧ＶＩ２を受け取った場合よりも高い倍率で内部電圧ＶＩ１に対して電圧逓倍を行う。昇圧／降圧回路１３が、いずれの入力で内部電圧を受け取るかは電圧比較回路１１から出力される制御信号ＬＶＩに応じて決まるから、結果として、昇圧／降圧回路１３における逓倍率も、制御信号ＬＶＩに応答して切り換えられることになる。

一実施形態では、昇圧／降圧回路１３は、内部電圧ＶＩ１を受け取ったとき、当該内部電圧ＶＩ１と同一の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩ１の２倍の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩ１の３倍の電圧を電圧ＶＯ３として出力するように構成される。一方、内部電圧ＶＩ２を受け取ったときには、当該内部電圧ＶＩ２の１／２倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩ２と同じ電圧を電圧ＶＯ２として出力し、内部電圧ＶＩ２の１．５倍の電圧を電圧ＶＯ３として出力する。

この場合、内部電圧ＶＩ１、ＶＩ２を、
ＶＩ１＝Ｖａ^＊， ・・・（２ａ）
ＶＩ２＝２×Ｖａ^＊， ・・・（２ｂ）
を成立させるように生成すれば、内部電圧ＶＩ１、ＶＩ２のいずれが昇圧／降圧回路１３に供給されても、電圧ＶＯ１〜ＶＯ３は、所望の通り、Ｖａ^＊、２×Ｖａ^＊、３×Ｖａ^＊になる。なぜなら、下記関係が成り立つからである：
ＶＯ１＝ＶＩ１＝（１／２）×ＶＩ２＝Ｖａ^＊， ・・・（３ａ）
ＶＯ２＝２×ＶＩ１＝ＶＩ２＝２×Ｖａ^＊， ・・・（３ｂ）
ＶＯ３＝３×ＶＩ１＝１．５×ＶＩ２＝３×Ｖａ^＊． ・・・（３ｃ）

このような構成によれば、電源電圧ＶＤＤが高い場合（具体的には、ＶＤＤ−ＶＯ２＞Ｖｏｆｓが成立する場合）には、昇圧／降圧回路１３の逓倍率が低減され、電源電圧ＶＤＤを生成する電源での消費電流が低減される。一方、電源電圧ＶＤＤが低い場合には、昇圧／降圧回路１３の逓倍率が増加されて所望の電圧レベルを有する電圧ＶＯ１〜ＶＯ３が生成されるから、電源回路３は、低い電源電圧で動作することも可能である。このように、電源回路３は、消費電流を低減するという要求と、低い電源電圧で動作可能であるという要求の両方を同時に満足させるように構成されている。

以下では、本実施形態の電源回路３の構成の具体例を説明する。図４は、電源回路３の構成の具体例を示す回路図である。

電圧生成回路１２は、出力端子２１、２２と、ＰＭＯＳトランジスタ２３〜２６と、インバータ２７と、抵抗素子２８〜３１と、オペアンプ３２と、ＮＭＯＳトランジスタ３３、３４とで構成される。ここで、出力端子２１、２２は、それぞれ、内部電圧ＶＩ１、ＶＩ２を出力する端子である。

ＰＭＯＳトランジスタ２３、２４は、電源線１５とノードＮ１の間に直列に接続されており、該ノードＮ１は、出力端子２１に接続されている。一方、ＰＭＯＳトランジスタ２５、２６は、電源線１５とノードＮ２の間に直列に接続され、該ノードＮ２は、出力端子２２に接続されている。ＰＭＯＳトランジスタ２３のゲートには、電圧比較回路１１から制御信号ＬＶＩが供給され、ＰＭＯＳトランジスタ２５のゲートには、電圧比較回路１１の出力に接続されたインバータ２７から、制御信号ＬＶＩの反転信号である反転制御信号／ＬＶＩが供給される。ＰＭＯＳトランジスタ２３、２５は、電源線１５を出力端子２１、２２のいずれに電気的に接続するかを制御信号ＬＶＩに応答して選択する選択回路部として機能する。

抵抗素子２８、２９は、ノードＮ１と接地端子の間に直列に接続されており、内部電圧ＶＩ１を電圧分割するために使用される。抵抗素子２８、２９の接続ノードＮ３は、ＮＭＯＳトランジスタ３３を介してオペアンプ３２の正転入力に接続されている。抵抗素子２８、２９の抵抗値は、内部電圧ＶＩ１が電圧Ｖａ^＊に一致するときに、ノードＮ３の電圧が参照電圧Ｖｒｅｆに一致するように調節される。

同様に、抵抗素子３０、３１は、ノードＮ２と接地端子の間に直列に接続されており、内部電圧ＶＩ２を電圧分割するために使用される。抵抗素子３０、３１の接続ノードＮ４は、ＮＭＯＳトランジスタ３４を介してオペアンプ３２の正転入力に接続されている。抵抗素子３０、３１の抵抗値は、内部電圧ＶＩ２が電圧２Ｖａ^＊に一致するときにノードＮ４の電圧が参照電圧Ｖｒｅｆに一致するように調節される。

ＮＭＯＳトランジスタ３３のゲートには電圧比較回路１１から制御信号ＬＶＩが供給されており、ＮＭＯＳトランジスタ３３は、制御信号ＬＶＩに応じてオンオフされる。同様に、ＮＭＯＳトランジスタ３４のゲートにはインバータ２７から反転制御信号／ＬＶＩが供給されており、ＮＭＯＳトランジスタ３３は、反転制御信号／ＬＶＩに応じてオンオフされる。

オペアンプ３２は、内部電圧ＶＩ１、ＶＩ２に応じてＰＭＯＳトランジスタ２４、２６のゲート電圧を制御する制御回路部として機能する。オペアンプ３２は、バンドギャップリファレンス回路１４によって生成された参照電圧Ｖｒｅｆを反転入力で受け取り、内部電圧ＶＩ１、又はＶＩ２を電圧分割して得られる電圧を正転入力で受け取る。オペアンプ３２は、正転出力を有しており、正転入力の電圧（即ち、内部電圧ＶＩ１又はＶＩ２を電圧分割して得られる電圧）から参照電圧Ｖｒｅｆを減じた差に応じた電圧をＰＭＯＳトランジスタ２４、２６のゲートに供給する。オペアンプ３２は、ＰＭＯＳトランジスタ２４、２６のゲート電圧を制御し、これにより、内部電圧ＶＩ１、ＶＩ２を、それぞれ電圧Ｖａ^＊、２Ｖａ^＊に制御する役割を有している。

電圧生成回路１２がこのような構成を採用する場合、電圧比較回路１１のオフセット電圧Ｖｏｆｓは、ＰＭＯＳトランジスタ２５、２６で発生する電圧降下よりも多少大きくなるように設定される。図５は、電圧比較回路１１が出力する制御信号ＬＶＩの電圧レベルと、ＶＤＤ−ＶＯ２の関係を示す図である。ＶＤＤ−ＶＯ２＞Ｖｏｆｓが成立する場合、制御信号ＬＶＩの電圧レベルはＶＤＤ（即ち、”Ｈｉｇｈ”レベル）に設定される。一方、ＶＤＤ−ＶＯ２＜Ｖｏｆｓが成立する場合、制御信号ＬＶＩの電圧レベルは０Ｖ（即ち、”Ｌｏｗ”レベル）に設定される。

図４に戻り、昇圧／降圧回路１３は、入力端子４１、４２と、出力端子４３〜４５と、内部配線４６、４７と、スイッチＳ１〜Ｓ３と、キャパシタ配線５２、５３とを備えている。内部配線４６は、昇圧／降圧回路１３の内部で入力端子４１と出力端子４３とを接続する配線であり、内部配線４７は、入力端子４２と出力端子４４とを接続する配線である。出力端子４３、４４、４５と接地端子の間には、それぞれ、外部キャパシタＣＡＰ１〜ＣＡＰ３が接続される。加えて、キャパシタ配線５２、５３の間に外部キャパシタＣＡＰＨＬが接続される。外部キャパシタＣＡＰ１〜ＣＡＰ３、ＣＡＰＨＬは、同一のキャパシタンスを有している。昇圧／降圧回路１３と外部キャパシタＣＡＰ１〜ＣＡＰ３、ＣＡＰＨＬとにより、内部電圧ＶＩ１、ＶＩ２に対して電圧逓倍を行う電圧逓倍回路が構成される。

スイッチＳ１は、キャパシタＣＡＰＨＬを内部配線４６と接地端子１６の間に接続するためのスイッチであり、ＮＭＯＳトランジスタ４９ａ、４９ｂで構成されている。スイッチＳ２は、キャパシタＣＡＰＨＬを内部配線４７と内部配線４６の間に接続するためのスイッチであり、ＮＭＯＳトランジスタ５０ａ、５０ｂで構成されている。スイッチＳ３は、キャパシタＣＡＰＨＬを出力端子４５と内部配線４７の間に接続するためのスイッチであり、ＮＭＯＳトランジスタ５１ａ、５１ｂで構成されている。

スイッチＳ１〜Ｓ３には、それぞれ、昇圧クロックＣＬＫ１〜ＣＬＫ３が供給されている。図６は、昇圧クロックＣＬＫ１〜ＣＬＫ３の波形を示す図である。昇圧クロックＣＬＫ１〜ＣＬＫ３は、多相クロックを構成しており、”Ｈｉｇｈ”レベルにプルアップされる期間が互いに異なる。昇圧クロックＣＬＫ１が”Ｈｉｇｈ”レベルになると、スイッチＳ１がオン状態になり、昇圧クロックＣＬＫ２が”Ｈｉｇｈ”レベルになると、スイッチＳ２がオン状態になり、昇圧クロックＣＬＫ３が”Ｈｉｇｈ”レベルになると、スイッチＳ３がオン状態になる。以下では、昇圧クロックＣＬＫ１が”Ｈｉｇｈ”レベルに期間をフェーズ”１”、昇圧クロックＣＬＫ２が”Ｈｉｇｈ”レベルに期間をフェーズ”２”、昇圧クロックＣＬＫ３が”Ｈｉｇｈ”レベルに期間をフェーズ”３”と呼ぶことにする。

図４の電源回路３の動作を以下に説明する：
（１）ＶＤＤ−ＶＯ２＞Ｖｏｆｓが成立する場合
この場合、電圧生成回路１２は、内部電圧ＶＩ２を出力端子２２から出力する；出力端子２１は、ハイインピーダンス状態に設定される。より具体的には、電圧比較回路１１により制御信号ＬＶＩが”Ｈｉｇｈ”レベルに設定され、これにより、ＰＭＯＳトランジスタ２３がオフにされ、ＰＭＯＳトランジスタ２５がオンされる。その一方で、ＮＭＯＳトランジスタ３４が制御信号ＬＶＩによってオンにされるため、内部電圧ＶＩ２がオペアンプ３２にフィードバックされる。オペアンプ３２は、ＰＭＯＳトランジスタ２６のゲート電圧を制御して、内部電圧ＶＩ２を電圧レベル２Ｖａ^＊に一致させる。このような動作により、電圧生成回路１２は、電圧レベル２Ｖａ^＊を有する内部電圧ＶＩ２を昇圧／降圧回路１３に供給する。

その一方で、昇圧／降圧回路１３は、昇圧クロックＣＬＫ１〜ＣＬＫ３の供給を受け、内部電圧ＶＩ２から電圧ＶＯ１〜ＶＯ３を生成する。具体的には、昇圧／降圧回路１３は、内部電圧ＶＩ２の１／２倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩ２と同一の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩ３の１．５倍の電圧を電圧ＶＯ３として出力する。

図７は、昇圧／降圧回路１３の動作を詳細に示す表である。内部電圧ＶＩ２が昇圧／降圧回路１３に供給される場合、フェーズ”２”において、キャパシタＣＡＰ２が内部電圧ＶＩ２に充電される。キャパシタＣＡＰ２の電圧、即ち、電圧ＶＯ２は、内部電圧ＶＩ２に一致される。このとき、キャパシタＣＡＰＨＬ及びＣＡＰ１が、直列に接続されるので、キャパシタＣＡＰＨＬ、ＣＡＰ１は、それぞれ、電圧ＶＩ２／２に充電される。フェーズ”３”では、キャパシタＣＡＰ３の電圧がキャパシタＣＡＰ２の電圧とキャパシタＣＡＰＨＬの電圧の和に一致するように、キャパシタＣＡＰＨＬからキャパシタＣＡＰ３に電荷が移動される。フェーズ”１”では、キャパシタＣＡＰＨＬ、ＣＡＰ１が、並列に接続される。これにより、キャパシタＣＰＡＨＬ、ＣＡＰ１の電圧が一致するように、キャパシタＣＰＡＨＬ、ＣＡＰ１の間で電荷が移動される。上記のフェーズ”１”〜”３”の動作が繰り返されて電荷の移動が止まると、キャパシタＣＡＰ１、ＣＡＰＨＬは、電圧ＶＩ２／２に充電され、キャパシタＣＡＰ２は、電圧ＶＩ２に充電され、キャパシタＣＡＰ３は、電圧１．５×ＶＩ２に充電される。

ここで、内部電圧ＶＩ２は、電圧２Ｖａ^＊に一致するように制御されるので、結果として、電圧ＶＯ１〜ＶＯ３は、下記関係が成立するように生成されることになる：
ＶＯ１＝（１／２）×ＶＩ２＝Ｖａ^＊， ・・・（４ａ）
ＶＯ２＝ＶＩ２＝２×Ｖａ^＊， ・・・（４ｂ）
ＶＯ３＝１．５×ＶＩ２＝３×Ｖａ^＊． ・・・（４ｃ）

（２）ＶＤＤ−ＶＯ２＜Ｖｏｆｓが成立する場合
この場合、電圧生成回路１２は、内部電圧ＶＩ１を出力端子２１から出力する；出力端子２２は、ハイインピーダンス状態に設定される。より具体的には、電圧比較回路１１により制御信号ＬＶＩが”Ｌｏｗ”レベルに設定され、これにより、ＰＭＯＳトランジスタ２３がオンにされ、ＰＭＯＳトランジスタ２５がオフされる。その一方で、ＮＭＯＳトランジスタ３３が制御信号／ＬＶＩによってオンにされるため、内部電圧ＶＩ１がオペアンプ３２にフィードバックされる。これにより、ＰＭＯＳトランジスタ２４のゲート電圧は、オペアンプ３２により、内部電圧ＶＩ１が所望値Ｖａ^＊になるように制御される。このような動作により、電圧生成回路１２は、電圧レベルＶａ^＊を有する内部電圧ＶＩ１を昇圧／降圧回路１３に供給する。

図７を再度に参照して、内部電圧ＶＩ１が昇圧／降圧回路１３に供給される場合、フェーズ”１”において、キャパシタＣＡＰＨＬ、ＣＡＰ１が、電圧ＶＩ１に充電される。フェーズ”２”においては、キャパシタＣＡＰ２の電圧がキャパシタＣＡＰ１の電圧とキャパシタＣＡＰＨＬの電圧の和に一致するように、キャパシタＣＡＰＨＬからキャパシタＣＡＰ２に電荷が移動される。フェーズ”３”では、キャパシタＣＡＰ３の電圧がキャパシタＣＡＰ２の電圧とキャパシタＣＡＰＨＬの電圧の和に一致するように、キャパシタＣＡＰＨＬからキャパシタＣＡＰ３に電荷が移動される。上記のフェーズ”１”〜”３”の動作が繰り返されて電荷の移動が止まると、キャパシタＣＡＰ１、ＣＡＰＨＬは、電圧ＶＩ１に充電され、キャパシタＣＡＰ２は、電圧２×ＶＩ１に充電され、キャパシタＣＡＰ３は、電圧３×ＶＩ１に充電される。

ここで、内部電圧ＶＩ１は、電圧Ｖａ^＊に一致するように制御されるので、結果として、電圧ＶＯ１〜ＶＯ３は、下記関係が成立するように生成されることになる：
ＶＯ１＝ＶＩ１＝Ｖａ^＊， ・・・（５ａ）
ＶＯ２＝２×ＶＩ１＝２×Ｖａ^＊， ・・・（５ｂ）
ＶＯ３＝３×ＶＩ１＝３×Ｖａ^＊． ・・・（５ｃ）

以上から理解されるように、電源回路３は、上記の（１）（２）のいずれの場合であっても、下記式が成立するように動作する。
ＶＯ１＝Ｖａ^＊， ・・・（１ａ）
ＶＯ２＝２×Ｖａ^＊， ・・・（１ｂ）
ＶＯ３＝３×Ｖａ^＊． ・・・（１ｃ）

即ち、ＶＤＤ−ＶＯ２＞Ｖｏｆｓが成立する程度に電源電圧ＶＤＤが高い場合には、電圧ＶＯ１〜ＶＯ３を維持しながら昇圧／降圧回路１３の逓倍率が低減され、電源電圧ＶＤＤを生成する電源での消費電流が低減される。一方、ＶＤＤ−ＶＯ２＜Ｖｏｆｓが成立する程度に電源電圧ＶＤＤが低い場合には、昇圧／降圧回路１３の逓倍率が増加されて所望の電圧レベルを有する電圧ＶＯ１〜ＶＯ３が生成される。即ち、電源回路３は、低い電源電圧で動作することも可能である。このように、電源回路３は、消費電流を低減するという要求と、低い電源電圧で動作可能であるという要求の両方を同時に満足させることができる。

図４の構成の一つの問題点は、電圧生成回路１２の出力端子２１、２２の両方が、抵抗素子２８〜３０を介して接地端子に接続されているため、接地端子に多くの電流が流れ込み、消費電力が大きくなることである。以下では、電源回路３の消費電力を低減するための構成について記述する。

図８Ａは、消費電力を低減するための電圧生成回路１２の一例を示す回路図である。図８Ａの構成では、出力端子２２は、接地端子から電気的に切り離される。即ち、内部電圧ＶＩ２をオペアンプ３２にフィードバックするために使用される抵抗素子３０、３１が取り除かれる；図８Ａの構成では、内部電圧ＶＩ１のみがオペアンプ３２にフィードバックされる。これに伴い、フィードバックされるべき内部電圧を選択するＮＭＯＳトランジスタ３３、３４が取り除かれ、接続ノードＮ３がオペアンプ３２に直接に接続される。

図８Ａの構成では、電圧生成回路１２の出力端子２１しか接地端子に接続されないため、接地端子に流れ込む電流が低減され、消費電力が小さくなる。

その一方で、図８Ａの構成では、電圧生成回路１２自体には、内部電圧ＶＩ１を電圧Ｖａ^＊に制御する機能しか与えられない；電圧生成回路１２単独では、内部電圧ＶＩ２を電圧２Ｖａ^＊に制御することはできない。しかしながら、図８Ａの構成では、昇圧／降圧回路１３が、下記の関係：
ＶＩ１＝（１／２）×ＶＩ２，
を満足させる動作を行うように構成されているので、電圧生成回路１２において内部電圧ＶＩ１しか制御しなくても、内部電圧ＶＩ２が電圧２Ｖａ^＊に制御される。

詳細には、電圧生成回路１２が内部電圧ＶＩ２を昇圧／降圧回路１３の入力端子４２に出力すると、昇圧／降圧回路１３の作用により、入力端子４１の電圧が（１／２）×ＶＩ２になる。即ち、ノードＮ１が、電圧（１／２）×ＶＩ２になる。このとき、オペアンプ３２により、ノードＮ１が電圧Ｖａ^＊になるようにＰＭＯＳトランジスタ２６のゲート電圧が制御されるので、結果として、内部電圧ＶＩ２が電圧２Ｖａ^＊に制御される。

図８Ｂに示されているように、出力端子２１が接地端子から電気的に切り離される構成も可能である。この場合、内部電圧ＶＩ１をオペアンプ３２にフィードバックするために使用される抵抗素子２８、２９が取り除かれる；図８Ｂの構成では、内部電圧ＶＩ２のみがオペアンプ３２にフィードバックされる。これに伴い、フィードバックされるべき内部電圧を選択するＮＭＯＳトランジスタ３３、３４が取り除かれ、接続ノードＮ４がオペアンプ３２に直接に接続される。

図８Ｂのような構成では、電圧生成回路１２自体には、内部電圧ＶＩ２を電圧２Ｖａ^＊に制御する機能しか与えられない。しかしながら、図８Ａの構成と同様に、昇圧／降圧回路１３の動作により、電圧生成回路１２において内部電圧ＶＩ２しか制御しなくても、内部電圧ＶＩ１が電圧Ｖａ^＊に制御される。図８Ｂの構成では、電圧生成回路１２の出力端子２２しか接地端子に接続されないため、接地端子に流れ込む電流が低減され、消費電力が小さくなる。

図９は、一層に消費電力を低減するための電圧生成回路１２の構成を示す回路図である。図９の構成の電圧生成回路１２では、出力端子２１、２２の両方が接地端子から電気的に切り離されている。具体的には、出力端子２１、２２の間に抵抗素子３５、３６が直列に接続される；出力端子２１、２２と接地端子の間の抵抗素子２８〜３０は、取り除かれる。抵抗素子３５、３６の接続ノードＮ５がオペアンプ３２の正転出力に接続される。図９の構成では、出力端子２１、２２の両方が接地端子から電気的に切り離されるため、電源回路３の消費電力が更に低減される。

その一方で、図９の構成では、電圧生成回路１２は、それ単独で内部電圧ＶＩ１、ＶＩ２をそれぞれ、電圧Ｖａ^＊、２Ｖａ^＊に制御する機能を有していない。しかしながら、以下に述べられるように、抵抗素子３５、３６の抵抗値を適切に設定すれば、昇圧／降圧回路１３の作用により、内部電圧ＶＩ１、ＶＩ２をそれぞれ、電圧Ｖａ^＊、２Ｖａ^＊に制御することができる。

以下では、抵抗素子３５、３６の抵抗値について検討する。以下においては、抵抗素子３５の抵抗値をＲ１、抵抗素子３６の抵抗値をＲ２と記載する。

定常状態では、オペアンプ３２の正転入力と反転入力の入力電圧がほぼ等しくなるため、下記式（６）が成立する：
Ｖｒｅｆ＝（ＶＩ２−ＶＩ１）×Ｒ１／（Ｒ１＋Ｒ２）＋ＶＩ１，
＝ＶＩ２×Ｒ１／（Ｒ１＋Ｒ２）＋ＶＩ１×Ｒ２／（Ｒ１＋Ｒ２），
・・・（６）
ここで、Ｖｒｅｆは、バンドギャップリファレンス回路１４から供給される参照電圧である。

一方、昇圧／降圧回路１３は、内部電圧ＶＩ１、ＶＩ２を下記の関係に維持する機能を有している：
ＶＩ２＝２×ＶＩ１， ・・・（７）

式（７）を式（６）に代入すると、下記式（８）が得られる：
Ｖｒｅｆ＝（２×Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２）×ＶＩ１，
即ち、
ＶＩ１／Ｖｒｅｆ＝（Ｒ１＋Ｒ２）／（２Ｒ１＋Ｒ２）． ・・・（８）

式（８）から理解されるように、内部電圧ＶＩ１を電圧Ｖａ^＊に調節するためには、
Ｖａ^＊／Ｖｒｅｆ＝（Ｒ１＋Ｒ２）／（２Ｒ１＋Ｒ２）， ・・・（９）
が成立するように抵抗素子３５、３６の抵抗値Ｒ１、Ｒ２を調節すればよい。言い換えれば、式（９）が成立するように抵抗値Ｒ１、Ｒ２を調節すれば、内部電圧ＶＩ１、ＶＩ２をそれぞれ、電圧Ｖａ^＊、２Ｖａ^＊に制御することができる。

図３の構成及びその具体例である図４、図８Ａ、図８Ｂ、図９の構成では、電圧生成回路１２が、内部電圧ＶＩ１、ＶＩ２が別々の出力端子から、且つ、制御信号ＬＶＩに応じて排他的に出力するように構成されると共に、昇圧／降圧回路１３は、入力端子４１で内部電圧ＶＩ１を受け取った場合と、入力端子４２で内部電圧ＶＩ２を受け取った場合とで、異なる逓倍率で電圧逓倍するように構成されている。この構成では、内部電圧ＶＩ１、ＶＩ２のいずれが昇圧／降圧回路１３に供給されるかが制御信号ＬＶＩに応答して選択され、昇圧／降圧回路１３における逓倍率が、制御信号ＬＶＩに間接的に切り換えられることになる。

一方で、図１０に示されているように、昇圧／降圧回路１３にも制御信号ＬＶＩが供給され、昇圧／降圧回路１３における電圧逓倍の逓倍率が制御信号ＬＶＩに応答して切り換えられる構成も可能である。この場合、電圧生成回路１２は、電圧比較回路１１から出力される制御信号ＬＶＩに応じて内部電圧ＶＩの電圧レベルを制御する。

より具体的には、ＶＤＤ−ＶＯ２＜Ｖｏｆｓが成立する場合、電圧比較回路１１は、制御信号ＬＶＩを”Ｌｏｗ”レベルに設定する。制御信号ＬＶＩが”Ｌｏｗ”レベルに設定されたことに応答して、電圧生成回路１２は、内部電圧ＶＩを電圧Ｖａ^＊に制御する一方、昇圧／降圧回路１３は、内部電圧ＶＩと同一の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩの２倍の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩの３倍の電圧を電圧ＶＯ３として出力する。結果として、電源回路３から出力される電圧ＶＯ１、ＶＯ２、ＶＯ３の電圧レベルは、それぞれ、Ｖａ^＊に、２Ｖａ^＊、３Ｖａ^＊になる。

ＶＤＤ−ＶＯ２＞Ｖｏｆｓが成立する場合、電圧比較回路１１は、制御信号ＬＶＩを”Ｈｉｇｈ”レベルに設定する。制御信号ＬＶＩが”Ｈｉｇｈ”レベルに設定されたことに応答して、電圧生成回路１２は、内部電圧ＶＩを電圧２Ｖａ^＊に制御する一方、昇圧／降圧回路１３は、内部電圧ＶＩの１／２倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩと同一の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩの１．５倍の電圧を電圧ＶＯ３として出力する。結果として、電源回路３から出力される電圧ＶＯ１、ＶＯ２、ＶＯ３の電圧レベルは、それぞれ、Ｖａ^＊に、２Ｖａ^＊、３Ｖａ^＊になる。

図３、図４、図８Ａ、図８Ｂ、図９、図１０のいずれの構成でも、電圧生成回路１２から出力される内部電圧と、昇圧／降圧回路１３で行われる電圧逓倍の逓倍率とが、電圧比較回路１１の出力に応じて切り換えられるという点では本質的に同じである。

図１１は、本発明の他の実施形態の電源回路３Ａの構成を示すブロック図である。図１１の電源回路３Ａでは、電圧ＶＯ２と電源電圧ＶＤＤとの比較の結果に加え、電圧ＶＯ３と電源電圧ＶＤＤとの比較の結果に応じて、電圧生成回路１２Ａ、昇圧／降圧回路１３Ａの動作が制御される。電圧ＶＯ２、ＶＯ３と電源電圧ＶＤＤとの比較結果は、制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３によって、電圧生成回路１２Ａ、昇圧／降圧回路１３Ａに通知される。

詳細には、ＶＤＤ＜ＶＯ２が成立する場合、電圧生成回路１２Ａは、内部電圧ＶＩの電圧レベルをＶａ^＊に設定する一方で、昇圧／降圧回路１３Ａは、内部電圧ＶＩと同一の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩの２倍の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩの３倍の電圧を電圧ＶＯ３として出力する。この結果、電源回路３Ａから出力される電圧ＶＯ１、ＶＯ２、ＶＯ３の電圧レベルは、それぞれ、Ｖａ^＊、２Ｖａ^＊、３Ｖａ^＊になる。

また、ＶＯ２＜ＶＤＤ＜ＶＯ３が成立する場合、電圧生成回路１２Ａは、内部電圧ＶＩの電圧レベルを２Ｖａ^＊に設定する一方で、昇圧／降圧回路１３Ａは、内部電圧ＶＩの１／２倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩと同一の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩの１．５倍の電圧を電圧ＶＯ３として出力する。この結果、電源回路３Ａから出力される電圧ＶＯ１、ＶＯ２、ＶＯ３の電圧レベルは、それぞれ、Ｖａ^＊、２Ｖａ^＊、３Ｖａ^＊になる。

更に、ＶＯ３＜ＶＤＤが成立する場合、電圧生成回路１２Ａは、内部電圧ＶＩの電圧レベルを３Ｖａ^＊に設定する一方で、昇圧／降圧回路１３Ａは、内部電圧ＶＩの１／３倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩの２／３倍の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩと同一の電圧を電圧ＶＯ３として出力する。この結果、電源回路３Ａから出力される電圧ＶＯ１、ＶＯ２、ＶＯ３の電圧レベルは、それぞれ、Ｖａ^＊、２Ｖａ^＊、３Ｖａ^＊になる。

以上のように、図１１の構成においても、電源電圧ＶＤＤが高い場合には昇圧／降圧回路１３の逓倍率が低減され、これにより、電源電圧ＶＤＤを生成する電源の消費電力が低減される。一方、電源電圧ＶＤＤが低い場合には昇圧／降圧回路１３の逓倍率が増加されて所望の電圧レベルを有する電圧ＶＯ１〜ＶＯ３が生成される。即ち、電源回路３Ａは、低い電源電圧で動作することも可能である。特に、図１１の構成では、電源電圧ＶＤＤが電圧ＶＯ３よりも高い場合には、内部電圧ＶＩが電圧３Ｖａ^＊に設定されて昇圧／降圧回路１３の逓倍率が低減され、電源電圧ＶＤＤを生成する電源の消費電力を一層に低減することができる。

以下では、図１１の電源回路３Ａの電圧比較回路１１Ａ、電圧生成回路１２Ａ、昇圧／降圧回路１３Ａの構成と動作について詳細に説明する。

図１２は、電圧比較回路１１Ａの構成の例を示す回路図である。電圧比較回路１１Ａは、電圧ＶＯ２と電源電圧ＶＤＤとの比較、及び電圧ＶＯ３と電源電圧ＶＤＤとの比較の結果に応じて、制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３のうちの１つのみを選択的に”Ｈｉｇｈ”レベルに設定し、他の制御信号を”Ｌｏｗ”レベルに設定する。詳細には、ＶＤＤ＜ＶＯ２が成立する場合、制御信号ＬＶＩ＿ｏｕｔ１が”Ｈｉｇｈ”レベルに設定され、ＶＯ２＜ＶＤＤ＜ＶＯ３が成立する場合、制御信号ＬＶＩ＿ｏｕｔ２が”Ｈｉｇｈ”レベルに設定され、ＶＯ３＜ＶＤＤが成立する場合、制御信号ＬＶＩ＿ｏｕｔ３が”Ｈｉｇｈ”レベルに設定される。

一実施形態では、電圧比較回路１１Ａは、２つのコンパレータ６１、６２と、ＮＯＲ回路６３と、ＡＮＤ回路６４、６５とを備えている。コンパレータ６１の正転入力には、電源電圧ＶＤＤが入力され、反転入力には電圧ＶＯ２が入力される。コンパレータ６２の正転入力には、電源電圧ＶＤＤが入力され、反転入力には電圧ＶＯ２が入力される。コンパレータ６１の出力は、ＮＯＲ回路６３、ＡＮＤ回路６４、６５それぞれの第１入力に接続され、コンパレータ６２の出力は、ＮＯＲ回路６３、ＡＮＤ回路６４、６５それぞれの第２入力に接続される。ここで、ＡＮＤ回路６４の第２入力（コンパレータ６２の出力が接続されている入力）は、反転入力である。制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３は、それぞれ、ＮＯＲ回路６３、ＡＮＤ回路６４、６５の出力から出力される。このような構成で上述の電圧比較回路１１Ａの動作が実現されることは、当業者には理解されよう。生成された制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３は、電圧生成回路１２Ａ及び昇圧／降圧回路１３Ａの両方に供給される。

図１３は、電圧生成回路１２Ａの構成の例を示す回路図である。電圧生成回路１２Ａは、内部電圧ＶＩの電圧レベルを、電圧生成回路１２Ａから供給される制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３に応じて３段階に切り換える。詳細には、電圧生成回路１２Ａは、制御信号ＬＶＩ＿ｏｕｔ１が”Ｈｉｇｈ”レベルである場合（即ち、ＶＤＤ＜ＶＯ２が成立する場合）に、内部電圧ＶＩを電圧Ｖａ^＊に設定し、制御信号ＬＶＩ＿ｏｕｔ２が”Ｈｉｇｈ”レベルである場合（即ち、ＶＯ２＜ＶＤＤ＜ＶＯ３が成立する場合）に、内部電圧ＶＩを電圧２Ｖａ^＊に設定し、制御信号ＬＶＩ＿ｏｕｔ３が”Ｈｉｇｈ”レベルである場合（即ち、ＶＯ３＜ＶＤＤが成立する場合）に、内部電圧ＶＩを電圧３Ｖａ^＊に設定する。

一実施形態では、電圧生成回路１２Ａは、出力端子７１と、ＮＭＯＳトランジスタ７２と、抵抗素子７３〜７６と、オペアンプ７７と、ＮＭＯＳトランジスタ７８〜８０とを備えている。ＮＭＯＳトランジスタ７２は、ノードＮ１１と電源電圧ＶＤＤが供給される電源線１５の間に接続されており、ノードＮ１１は出力端子７１に接続される。抵抗素子７３〜７６は、ノードＮ１１と接地端子の間に直列に接続されている。抵抗素子７３、７４の接続ノードＮ１２は、ＮＭＯＳトランジスタ７８を介してオペアンプ７７の反転入力に接続されている。同様に、抵抗素子７４、７５の接続ノードＮ１３は、ＮＭＯＳトランジスタ７９を介してオペアンプ７７の反転入力に接続され、抵抗素子７５、７６の接続ノードＮ１３は、ＮＭＯＳトランジスタ７９を介してオペアンプ７７の反転入力に接続されている。ＮＭＯＳトランジスタ７８〜８０のゲートには、それぞれ、制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３が供給される。オペアンプ７７の正転入力には、バンドギャップリファレンス回路１４から参照電圧Ｖｒｅｆが供給される。オペアンプ７７の正転出力は、ＮＭＯＳトランジスタ７２のゲートに接続されている。

抵抗素子７３〜７６の抵抗値は、下記の条件を満たすように調節される：
（１）内部電圧ＶＩが電圧Ｖａ^＊に等しい場合に接続ノードＮ１２の電圧が参照電圧Ｖｒｅｆに等しくなる。
（２）内部電圧ＶＩが電圧２Ｖａ^＊に等しい場合に接続ノードＮ１３の電圧が参照電圧Ｖｒｅｆに等しくなる。
（３）内部電圧ＶＩが電圧３Ｖａ^＊に等しい場合に接続ノードＮ１４の電圧が参照電圧Ｖｒｅｆに等しくなる。

このような構成で上述の電圧生成回路１２Ａの動作が実現されることは、当業者には理解されよう。例えば、制御信号ＬＶＩ＿ｏｕｔ１が”Ｈｉｇｈ”レベルに設定されると、接続ノードＮ１２がオペアンプ７７の反転入力に電気的に接続される。すると、接続ノードＮ１２の電圧が参照電圧Ｖｒｅｆに等しくなるように、即ち、内部電圧ＶＩが電圧Ｖａ^＊に等しくなるように、ＮＭＯＳトランジスタ７２のゲート電圧がオペアンプ７７によって制御される。制御信号ＬＶＩ＿ｏｕｔ２、ＬＶＩ＿ｏｕｔ３が”Ｈｉｇｈ”レベルに設定された場合も同様に、内部電圧ＶＩが電圧２Ｖａ^＊、３Ｖａ^＊になるようにＮＭＯＳトランジスタ７２のゲート電圧が制御される。

図１４は、昇圧／降圧回路１３Ａの構成の一例を示す図である。図１４の昇圧／降圧回路１３Ａは、概略的には、図４に示された昇圧／降圧回路１３と類似した構成を有している。ただし、昇圧／降圧回路１３Ａには、電圧逓倍の逓倍率を、制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３に応じて切り換えるための変更がなされている。

以下では、図１４の昇圧／降圧回路１３Ａと、図４の昇圧／降圧回路１３との相違点について説明する。昇圧／降圧回路１３Ａでは、単一の共通入力端子４１Ａが設けられ、内部電圧ＶＩはその共通入力端子４１Ａに供給される。共通入力端子４１Ａは、ＮＭＯＳトランジスタ５４を介して内部配線４６に接続され、ＮＭＯＳトランジスタ５５を介して内部配線４７に接続され、ＮＭＯＳトランジスタ５６を介して内部配線４８に接続される。ここで、内部配線４６〜４８は、それぞれ、昇圧／降圧回路１３Ａの内部で出力端子４３〜４５に接続される配線である。ＮＭＯＳトランジスタ５４〜５６には、それぞれ、制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３が供給されており、共通入力端子４１Ａと内部配線４６〜４８との間の接続関係は、制御信号ＬＶＩ＿ｏｕｔ１〜ＬＶＩ＿ｏｕｔ３に応じて切り換えられる。共通入力端子４１Ａと内部配線４６〜４８との間の接続関係を切り換えることにより、電圧逓倍の逓倍率が切り換えられる。

図１４の昇圧／降圧回路１３Ａの他の構成は、図４に示された昇圧／降圧回路１３と同一である。ただし、昇圧／降圧回路１３Ａでは、出力端子４４、４５の間に、キャパシタＣＡＰ３２が接続されて使用される。キャパシタＣＡＰ３２は、キャパシタＣＡＰ１〜ＣＡＰ３、ＣＡＰＨＬと同一のキャパシタンスを有している。

図１５は、図１４の昇圧／降圧回路１３Ａの動作を詳細に説明する図である。
（１）ＶＤＤ＜ＶＯ２が成立する場合
ＶＤＤ＜ＶＯ２が成立する場合、制御信号ＬＶＩ＿ｏｕｔ１が”Ｈｉｇｈ”に設定され、内部配線４６が内部電圧ＶＩに駆動される。この場合、昇圧／降圧回路１３Ａは、下記のように動作する：フェーズ”１”では、キャパシタＣＡＰＨＬ、ＣＡＰ１が内部配線４６に並列に接続され、電圧ＶＩに充電される。フェーズ”２”では、キャパシタＣＡＰ２の電圧がキャパシタＣＡＰＨＬ、ＣＡＰ１の電圧の和に等しくなるように、キャパシタＣＡＰＨＬからキャパシタＣＡＰ２に電荷が移動される。フェーズ”３”では、キャパシタＣＡＰ３の電圧がキャパシタＣＡＰ２の電圧とキャパシタＣＡＰＨＬの電圧の和に一致するように、且つ、キャパシタＣＡＰ３２の電圧がキャパシタＣＡＰＨＬの電圧に一致するように、キャパシタＣＡＰＨＬの電荷がキャパシタＣＡＰ３、ＣＡＰ３２に移動される。上記のフェーズ”１”〜”３”の動作が繰り返されると、最終的には電荷の移動が止まり、キャパシタＣＡＰ１、ＣＡＰＨＬは、電圧ＶＩに充電され、キャパシタＣＡＰ２は、電圧２×ＶＩに充電され、キャパシタＣＡＰ３は、電圧３×ＶＩに充電される。即ち、昇圧／降圧回路１３Ａは、内部電圧ＶＩと同一の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩの２倍の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩの３倍の電圧を電圧ＶＯ３として出力する。

ここで、ＶＤＤ＜ＶＯ２が成立する場合には、内部電圧ＶＩが電圧Ｖａ^＊に一致するように制御されるので、結果として、電圧ＶＯ１〜ＶＯ３は、下記関係が成立するように生成されることになる：
ＶＯ１＝ＶＩ＝Ｖａ^＊， ・・・（１０ａ）
ＶＯ２＝２×ＶＩ＝２×Ｖａ^＊， ・・・（１０ｂ）
ＶＯ３＝３×ＶＩ＝３×Ｖａ^＊． ・・・（１０ｃ）

（２）ＶＯ２＜ＶＤＤ＜ＶＯ３が成立する場合
ＶＯ２＜ＶＤＤ＜ＶＯ３が成立する場合、制御信号ＬＶＩ＿ｏｕｔ２が”Ｈｉｇｈ”に設定され、内部配線４７が内部電圧ＶＩに駆動される。この場合、昇圧／降圧回路１３Ａは、下記のように動作する：フェーズ”２”において、内部配線４７に接続されたキャパシタＣＡＰ２が内部電圧ＶＩに充電される。このとき、キャパシタＣＡＰＨＬ及びＣＡＰ１が、直列に接続されるので、キャパシタＣＡＰＨＬ、ＣＡＰ１は、それぞれ、電圧ＶＩ／２に充電される。フェーズ”３”では、キャパシタＣＡＰ３の電圧がキャパシタＣＡＰ２の電圧とキャパシタＣＡＰＨＬの電圧の和に一致するように、且つ、キャパシタＣＡＰ３２の電圧がキャパシタＣＡＰＨＬの電圧に一致するように、キャパシタＣＡＰＨＬの電荷が、キャパシタＣＡＰ３、ＣＡＰ３２に移動される。フェーズ”１”では、キャパシタＣＡＰＨＬ、ＣＡＰ１が並列に接続され、キャパシタＣＰＡＨＬ、ＣＡＰ１の電圧が一致するようにキャパシタＣＰＡＨＬ、ＣＡＰ１の間で電荷が移動される。上記のフェーズ”１”〜”３”の動作が繰り返されると、最終的には電荷の移動が止まり、キャパシタＣＡＰ１、ＣＡＰＨＬは、電圧ＶＩ／２に充電され、キャパシタＣＡＰ２は、電圧ＶＩに充電され、キャパシタＣＡＰ３は、電圧１．５×ＶＩに充電される。即ち、昇圧／降圧回路１３Ａは、内部電圧ＶＩの１／２倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩと同一の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩの１．５倍の電圧を電圧ＶＯ３として出力することになる。

ここで、ＶＯ２＜ＶＤＤ＜ＶＯ３が成立する場合には、内部電圧ＶＩが電圧２Ｖａ^＊に一致するように制御されるので、結果として、電圧ＶＯ１〜ＶＯ３は、下記関係が成立するように生成されることになる：
ＶＯ１＝１／２×ＶＩ＝Ｖａ^＊， ・・・（１１ａ）
ＶＯ２＝ＶＩ＝２×Ｖａ^＊， ・・・（１１ｂ）
ＶＯ３＝１．５×ＶＩ＝３×Ｖａ^＊． ・・・（１１ｃ）

（３）ＶＯ３＜ＶＤＤが成立する場合
ＶＯ３＜ＶＤＤが成立する場合、制御信号ＬＶＩ＿ｏｕｔ３が”Ｈｉｇｈ”に設定され、内部配線４８が内部電圧ＶＩに駆動される。この場合、昇圧／降圧回路１３Ａは、下記のように動作する：フェーズ”３”において、キャパシタＣＡＰ３は、電圧ＶＩに充電される。加えて、キャパシタＣＡＰＨＬ、ＣＡＰ３２が内部配線４７、４８の間に並列に接続され、且つ、内部配線４７と接地端子の間にキャパシタＣＡＰ２が接続されるので、キャパシタＣＡＰＨＬは、電圧ＶＩ／３に充電される。フェーズ”１”では、キャパシタＣＡＰＨＬ、ＣＡＰ１が並列に接続され、キャパシタＣＰＡＨＬ、ＣＡＰ１の電圧が一致するように、キャパシタＣＰＡＨＬ、ＣＡＰ１の間で電荷が移動される。フェーズ”２”では、キャパシタＣＡＰ２の電圧がキャパシタＣＡＰＨＬ、ＣＡＰ１の電圧の和に等しくなるように、キャパシタＣＡＰＨＬからキャパシタＣＡＰ２に電荷が移動される。上記のフェーズ”１”〜”３”の動作が繰り返されると、最終的には電荷の移動が止まり、キャパシタＣＡＰ１、ＣＡＰＨＬは、電圧（１／３）×ＶＩに充電され、キャパシタＣＡＰ２は、電圧（２／３）×ＶＩに充電され、キャパシタＣＡＰ３は、電圧ＶＩに充電される。即ち、昇圧／降圧回路１３Ａは、内部電圧ＶＩの１／３倍の電圧を電圧ＶＯ１として出力し、内部電圧ＶＩの２／３倍の電圧を電圧ＶＯ２として出力し、内部電圧ＶＩと同一の電圧を電圧ＶＯ３として出力する。

ここで、ＶＯ３＜ＶＤＤが成立する場合には、内部電圧ＶＩが電圧３Ｖａ^＊に一致するように制御されるので、結果として、電圧ＶＯ１〜ＶＯ３は、下記関係が成立するように生成されることになる：
ＶＯ１＝１／３×ＶＩ＝Ｖａ^＊， ・・・（１２ａ）
ＶＯ２＝２／３×ＶＩ＝２×Ｖａ^＊， ・・・（１２ｂ）
ＶＯ３＝ＶＩ＝３×Ｖａ^＊． ・・・（１２ｃ）

以上の説明から理解されるように、電源回路３Ａは、上記（１）〜（３）のいずれの場合であっても、下記式が成立するように動作する。
ＶＯ１＝Ｖａ^＊， ・・・（１ａ）
ＶＯ２＝２×Ｖａ^＊， ・・・（１ｂ）
ＶＯ３＝３×Ｖａ^＊． ・・・（１ｃ）

このとき、電源電圧ＶＤＤが高い場合には昇圧／降圧回路１３Ａの逓倍率が低減され、これにより、電源電圧ＶＤＤを生成する電源の消費電力が低減される。一方、電源電圧ＶＤＤが低い場合には昇圧／降圧回路１３Ａの逓倍率が増加されて所望の電圧レベルを有する電圧ＶＯ１〜ＶＯ３が生成される。即ち、図１１の電源回路３Ａは、電源電圧ＶＤＤが低くても動作可能である。

以上には、本発明の電源回路の実施形態が様々に説明されているが、本発明は上記の実施形態に限定して解釈してはならない。本発明の電源回路の実施においては、様々な変形が可能である。本発明の電源回路は、液晶表示装置以外の様々な装置に適用可能である。また、電圧生成回路が生成する内部電圧や、昇圧／降圧回路における電圧逓倍の逓倍率は、適宜に変更可能である。

図１は、本発明の一実施形態における液晶表示装置の構成を示すブロック図である。 図２Ａは、図１の液晶表示装置の動作を示す概念図である。 図２Ｂは、図１の液晶表示装置の動作を示すタイミングチャートである。 図３は、本発明の一実施形態における電源回路の構成を示すブロック図である。 図４は、図３の電源回路の構成の一例を示す回路図である。 図５は、図４の電源回路の電圧比較回路の動作を示すグラフである。 図６は、図４の電源回路の昇圧／降圧回路に供給される昇圧クロックの波形を示すタイミングチャートである。 図７は、図４の電源回路の昇圧／降圧回路の動作を示す表である。 図８Ａは、図３の電源回路の構成の他の例を示す回路図である。 図８Ｂは、図３の電源回路の構成の更に他の例を示す回路図である。 図９は、図３の電源回路の構成の更に他の例を示す回路図である。 図１０は、本発明の他の実施形態における電源回路の構成を示すブロック図である。 図１１は、本発明の更に他の実施形態における電源回路の構成を示すブロック図である。 図１２は、図１１の電源回路の電圧比較回路の構成の例を示す回路図である。 図１３は、図１１の電源回路の電圧生成回路の構成の例を示す回路図である。 図１４は、図１１の電源回路の昇圧／降圧回路の構成の例を示す回路図である。 図１５は、図１４の昇圧／降圧回路の動作を示す表である。

符号の説明

１：ＬＣＤパネル
２：ＬＣＤパネル駆動回路
３、３Ａ：電源回路
４：画素
１１、１１Ａ：電圧比較回路
１２、１２Ａ：電圧生成回路
１３、１３Ａ：昇圧／降圧回路
１４：バンドギャップリファレンス回路
１５：電源線
１６：接地端子
２１、２２：出力端子
２３、２４、２５、２６：ＰＭＯＳトランジスタ
２７：インバータ
２８、２９、３０、３１：抵抗素子
３２：オペアンプ
３３、３４：ＮＭＯＳトランジスタ
３５、３６：抵抗素子
４１、４２：入力端子
４１Ａ：共通入力端子
４３、４４、４５：出力端子
４６、４７、４８：内部配線
Ｓ１、Ｓ２、Ｓ３：スイッチ
４９ａ、４９ｂ、５０ａ、５０ｂ、５１ａ、５１ｂ：ＮＭＯＳトランジスタ
５２、５３：キャパシタ配線
５４、５５、５６：ＮＭＯＳトランジスタ
６１、６２：コンパレータ
６３：ＮＯＲ回路
６４、６５：ＡＮＤ回路
７１：出力端子
７２：ＮＭＯＳトランジスタ
７３、７４、７５、７６：抵抗素子
７７：オペアンプ
７８、７９、８０：ＮＭＯＳトランジスタ

Claims (10)

1. 電源電圧から内部電圧を生成する電圧生成回路と、
   前記内部電圧を受け取り、受け取った前記内部電圧を電圧逓倍することにより電圧レベルが異なる複数の出力電圧を生成する電圧逓倍回路と、
   前記複数の出力電圧のうちの特定出力電圧と前記電源電圧とを比較する電圧比較回路
   とを具備し、
   前記電圧生成回路が、前記電圧比較回路の出力に応答して前記内部電圧の電圧レベルを切り換えるように構成されると共に、前記電圧逓倍回路による電圧逓倍の逓倍率が、前記電圧比較回路の出力に応じて切り換えられ、
   前記電源電圧から前記特定出力電圧を減じた差が所定値より大きい場合の前記逓倍率が、前記電源電圧から前記特定出力電圧から減じた差が前記所定値より小さい場合の前記逓倍率よりも小さい
   電源回路。
2. 請求項１に記載の電源回路であって、
   前記電圧生成回路は、前記電源電圧から前記特定出力電圧を減じた差が前記所定電圧より小さい場合、第１電圧レベルを有するように前記内部電圧を生成し、前記電源電圧から前記特定出力電圧を減じた差が前記所定電圧より大きい場合、前記第１電圧レベルよりも高い第２電圧レベルを有するように前記内部電圧を生成する
   電源回路。
3. 請求項２に記載の電源回路であって、
   前記電圧逓倍回路は、受け取った前記内部電圧が第１電圧レベルを有している場合、第１逓倍率で前記内部電圧を電圧逓倍して前記複数の出力電圧を生成し、受け取った前記内部電圧が前記第２電圧レベルを有している場合、前記第１逓倍率よりも低い第２逓倍率で前記内部電圧を電圧逓倍して前記複数の出力電圧を生成するように構成された
   電源回路。
4. 請求項３に記載の電源回路であって、
   前記複数の出力電圧は、
   第１出力電圧と、
   前記第１出力電圧より高い第２出力電圧
   とを含み、
   前記第２電圧レベルは、前記第１電圧レベルのｎ倍（ｎは１を超える数）であり、
   前記電圧逓倍回路は、受け取った前記内部電圧が前記第１電圧レベルを有している場合、前記内部電圧と同一の電圧を前記第１出力電圧として出力し、前記内部電圧のｎ倍の電圧を前記第２出力電圧として出力するように構成され、且つ、受け取った前記内部電圧が前記第２電圧レベルを有している場合、前記内部電圧の１／ｎ倍の電圧を前記第１出力電圧として出力し、前記内部電圧と同一の電圧を前記第２出力電圧として出力するように構成された
   電源回路。
5. 請求項２〜４のいずれか一項に記載の電源回路であって、
   前記電圧生成回路は、前記第１電圧レベルを有する前記内部電圧を前記電圧逓倍回路の第１入力に供給する動作と前記第２電圧レベルを有する前記内部電圧を前記電圧逓倍回路の第２入力に供給する動作とを前記電圧比較回路の出力に応答して切り換えるように構成され、
   前記電圧逓倍回路は、前記第１入力及び前記第２入力のいずれに前記内部電圧が供給されるかに応じて前記逓倍率を切り換える
   電源回路。
6. 請求項５に記載の電源回路であって、
   前記電圧逓倍回路は、前記第１入力の電圧と前記第２入力と電圧との比率を所定値に維持するように構成され、
   前記電圧生成回路は、
   前記第１入力に接続された、前記第１電圧レベルを有する前記内部電圧を出力するための第１出力と、
   前記第２入力に接続された、前記第２電圧レベルを有する前記内部電圧を出力するための第２出力と、
   前記電圧生成回路は、前記第１出力と前記第２出力の間に直列に接続された２つの抵抗素子
   とを備え、
   前記電圧生成回路は、前記２つの抵抗素子の接続ノードの電圧をフィードバックして前記第１出力及び前記第２出力の両方の電圧を制御可能に構成された
   電源回路。
7. 請求項６に記載の電源回路であって、
   前記電圧生成回路の前記第１出力及び前記第２出力は、接地端子から電気的に切り離されている
   電源回路。
8. 請求項６又は請求項７に記載の電源回路であって、
   前記電圧生成回路は、更に、
   前記電源電圧が供給される電源線と前記第１出力の間に接続された第１ＰＭＯＳトランジスタと、
   前記電源線と前記第２出力の間に直列に接続された第２ＰＭＯＳトランジスタと、
   前記電源線を前記第１ＰＭＯＳトランジスタを介して前記第１出力に接続するか、前記電源線を前記第２ＰＭＯＳトランジスタを介して前記第２出力に接続するかを前記電圧比較回路の出力に応答して選択する選択回路部と、
   前記接続ノードの電圧に応答して、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲート電圧を制御する制御回路部
   とを備える
   電源回路。
9. 請求項５に記載の電源回路であって、
   前記電圧逓倍回路は、前記第１入力の電圧と前記第２入力と電圧との比率を所定値に維持するように構成され、
   前記電圧生成回路は、
   前記第１入力に接続された、前記第１電圧レベルを有する前記内部電圧を出力するための第１出力と、
   前記第２入力に接続された、前記第２電圧レベルを有する前記内部電圧を出力するための第２出力
   とを備え、
   前記電圧生成回路は、前記第１出力と前記第２出力の一方の出力における電圧をフィードバックして前記第１出力及び前記第２出力の両方の電圧を制御可能に構成され、
   前記第１出力と前記第２出力の他方は、接地端子から電気的に切り離された
   電源回路。
10. 請求項１に記載の電源回路であって、
    前記電圧比較回路が、前記複数の出力電圧のうちの前記特定出力電圧よりも高い他の特定出力電圧と前記電源電圧とを比較するように構成され、
    前記電源電圧が前記特定出力電圧よりも低い場合、前記電圧逓倍回路による電圧逓倍が第１逓倍率で行われ、
    前記電源電圧が前記特定出力電圧よりも高く前記他の特定出力電圧よりも低い場合、前記電圧逓倍回路による電圧逓倍が第２逓倍率で行われ、
    前記電源電圧が前記他の特定出力電圧よりも高い場合、前記電圧逓倍回路による電圧逓倍が第３逓倍率で行われ、
    前記第３逓倍率が前記第２逓倍率よりも低く、
    前記第２逓倍率が前記第１逓倍率よりも低い
    電源回路。

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