CN107256719A - 非易失性存储器件 - Google Patents

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Abstract

提供一种非易失性存储器件，包括：内部电路；第一电压焊盘，被配置为向所述内部电路提供第一电压；第二电压焊盘，被配置为向所述内部电路提供第二电压，所述第二电压高于所述第一电压；和外部电源控制逻辑，包括第一电压检测器，被配置为连接到第一电压焊盘，并且基于第一电压的电压电平产生检测信号以在第二电压焊盘和内部电路之间切换；和第二电压检测器，被配置为基于第二电压的电压电平产生标志信号以保护内部电路。

Description

非易失性存储器件
本案是申请日为2014年1月20日、申请号为201410024917.5、发明名称为“非易失性存储器件、存储系统及其外部电源控制方法”的发明专利申请的分案申请。
对相关申请的交叉引用
本申请要求于2013年1月18日在韩国知识产权局提交的韩国专利申请第10-2013-0005920号的优先权，通过引用将其全部内容合并于此。
技术领域
在此描述的发明构思涉及非易失性存储器件、包括非易失性存储器件的存储系统和/或外部电源控制方法。
背景技术
半导体存储器件可以是易失性的或非易失性的。非易失性半导体存储器件即使在断电时也可以保持在其中存储的数据。取决于使用的制造技术，非易失性存储器件可以是永久的或可再编程的。非易失性存储器件可以用于计算机、航空电子、无线电通信和消费电子产业中广泛的应用中的用户数据、程序和微代码贮存。非易失性存储器件常常利用外部供电电压，然而，典型的非易失性存储器件不能检测供电电压的电压电平的下降并根据检测结果来控制内部电路。这可能导致可靠地操作非易失性存储器件中的问题。
发明内容
本发明构思的示例实施例的一方面旨在提供非易失性存储器件的外部电源控制方法。
在一个实施例中，所述方法可以包括：根据第一外部电压的下降确定是否向第一节点施加第二外部电压；当向第一节点施加第二外部电压时，根据第二外部电压的下降来生成标志信号；响应于标志信号，将第一节点的电压传送到第二节点；以及响应于标志信号，对连接至第二节点的内部电路的至少一个电压放电，其中根据第一外部电压的下降来确定是否向第一节点施加第二外部电压的步骤包括当第一外部电压下降时生成检测信号；以及响应于检测信号，向第一节点施加第二外部电压。
本发明构思的示例实施例的另一个方面针对的是非易失性存储器件。
在一个实施例中，该存储器件可以包括：具有多个存储块的存储单元阵列；外部电源控制逻辑，被配置为接收第一和第二外部电压，以便检测第一和第二外部电压是否下降，以及根据检测结果决定是否阻断第一和第二外部电压，第二外部电压高于第一外部电压；电压生成电路，被配置为基于通过外部电源控制逻辑提供的第一和第二外部电压来生成驱动电压；地址译码器，被配置为响应于地址选择存储块之一，并且向所选择的块提供驱动电压；输入/输出电路，被配置为临时存储要在所选择的存储块的存储单元编程的数据或者从所选择的存储块的存储单元读取的数据；以及控制逻辑，被配置为控制电压生成电路、地址译码器和输入/输出电路。
本发明构思的示例实施例的又另一方面针对的是存储系统。
在一个实施例中，存储系统可以包括至少一个非易失性存储器件；以及存储控制器，被配置为控制至少一个非易失性存储器件。所述至少一个非易失性存储器件包括：外部电源控制逻辑，被配置为根据第一外部电压的下降来确定向内部电路施加第二外部电压，以及当向内部电路施加第二外部电压时根据第二外部电压的下降来生成标志信号，第二外部电压高于第一外部电压；以及外部电压设置寄存器，被配置为从外部设备接收指示是否向非易失性存储器件施加第二外部电压的外部电压命令，并且存储与外部电压命令对应的数据。
在一个实施例中，存储器件包括：内部电路，内部电路包括其中具有多个存储块的存储单元阵列；以及电源控制器，被配置为向内部电路提供第一外部电压和第二外部电压中的一个，检测第一外部电压和第二外部电压的减少，以及如果电源控制器检测到第一外部电压和第二外部电压中的一个的电压减少，则禁止向内部电路提供第二外部电压。
在一个实施例中，电源控制器进一步包括：包括多个晶体管的第一外部电压检测器，被配置为响应于检测到第一外部电压的电压减少而生成检测信号；以及第二外部电压检测器，包括被配置为划分第二外部电压的分压器，被配置为比较划分的电压和参考电压并且如果划分的电压低于参考电压则生成标志信号的比较器。
在一个实施例中，第二外部电压具有比第一外部电压更高的电压，并且内部电路进一步包括：电压生成器，被配置为从电源控制器接收第一外部电压，如果电源控制器没有检测到第一外部电压和第二外部电压之一中的电压减少则选择性地接收第二外部电压，并且使用第一外部电压和第二外部电压来生成驱动存储单元阵列的驱动电压；以及内部控制器，被配置为从电源控制器接收标志信号，标志信号指示电源控制器是否检测到第二外部电压的电压减少。
在一个实施例中，内部控制器被配置为如果标志信号指示电源控制器检测到了第二外部电压的电压减少则指令非易失性存储器件对连接至多个存储块的字线和位线放电。
具体地，在一个实施例中，提供一种非易失性存储器件，包括：内部电路；第一电压焊盘，被配置为向所述内部电路提供第一电压；第二电压焊盘，被配置为向所述内部电路提供第二电压，所述第二电压高于所述第一电压；和外部电源控制逻辑，包括第一电压检测器，被配置为连接到第一电压焊盘，并且基于第一电压的电压电平产生检测信号以在第二电压焊盘和内部电路之间切换；和第二电压检测器，被配置为基于第二电压的电压电平产生标志信号以保护内部电路。
在一个实施例中，提供一种非易失性存储器件，包括：内部电路；第一电压焊盘，被配置为向所述内部电路提供第一电压；第二电压焊盘，被配置为向所述内部电路提供第二电压，所述第二电压高于所述第一电压；和外部电源控制逻辑，被配置为，基于所述第一电压的电压电平生成检测信号，所述检测信号用于在所述第二电压焊盘和所述内部电路之间切换，以及基于所述第二电压的电压电平生成标记信号，所述外部电源控制逻辑被配置为基于所述标记信号来保护所述内部电路。
附图说明
从以下参照附图的描述中，以上和其他对象和特征将变得明显，其中遍及各图，相似的参考标号指代相似的部分，除非另外指定，并且附图中
图1是示意性地图解根据本发明构思的示例实施例的非易失存储器件100的框图；
图2是示意性地示出图1的外部电源控制逻辑的框图；
图3是示意性地图解图2的外部高电压检测器的电路图；
图4是示意性地图解图2的外部高电压检测器的电路图；
图5是示意性地图解根据本发明构思的示例实施例的编程电压生成器的框图；
图6是示意性地图解根据本发明构思的示例实施例的通过电压生成器的框图；
图7是示意性地图解当外部电压下降时的根据本发明构思的示例实施例的外部电源控制方法的流程图；
图8是示意性地图解当外部高压下降时的根据本发明构思的示例实施例的外部电源控制方法的流程图；
图9是示意性地图解根据本发明构思的示例实施例的外部电源控制方法的流程图；
图10至13是用于描述通过根据本发明构思的示例实施例的外部电源控制逻辑120获得的效果的示图；
图14是示意性地图解根据本发明构思的示例实施例的存储系统的框图；
图15是示意性地图解根据本发明构思的示例实施例的固态驱动器的框图；
图16是示意性地图解根据本发明构思的示例实施例的eMMC的框图；以及
图17是示意性地图解根据本发明构思的示例实施例的通信设备的框图。
具体实施方式
将参照附图来详细地描述示例实施例。然而，本发明构思可以以各种不同的形式具体化，而不应该被认为仅限于所示实施例。而是，作为示例提供这些示例实施例，使得此公开将是彻底和完全的，并且将向本领域技术人员充分地传达本发明构思。因此，针对本发明构思的一些实施例，不描述公知过程、元件和技术。除非另作说明，否则遍及附图和所写描述，相似的参考数字表示相似的元件，因而将不重复描述。在附图中，为了清楚可能夸大层和区域的尺寸和相对尺寸。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与此发明构思所属的领域中一位普通技术人员所通常理解的相同的意思。还应该理解，诸如在通用词典中定义的那些术语应该被解释为具有与它们在本说明书和/或相关领域的上下文中的意思一致的意思，而不应该以理想化或过于正式的意义来解释，除非在此清楚地如此定义。
图1是示意性地图解根据本发明构思的示例实施例的非易失存储器件100的框图。
参照图1，非易失性存储器件100可以包括存储单元阵列110、外部电源控制逻辑(EPCL)120、电压生成电路(VGNRT)130、地址译码器(XDEC)140、输入/输出电路150和控制逻辑160。
例如，非易失性存储器件100可以是NAND快闪存储器件。然而，很好理解，非易失性存储器件100不限于NAND快闪存储器件。例如，非易失性存储器件100可以是NOR快闪存储器件、阻性随机存储存储器(RRAM)器件、相变存储(RRAM)器件、磁阻随机存取存储(MRAM)器件、铁电随机存取存储器(FRAM)器件、自旋转移扭矩随机存取存储器(STT-RAM)等等。此外，可以将非易失性存储器件实现为具有三维阵列结构。本发明构思可以应用于包括由绝缘薄膜形成的电荷贮存层的电荷捕获快闪(CTF)存储器件，以及包括由导电浮栅形成的电荷贮存层的快闪存储器件。下面，将在非易失性存储器件100是NAND快闪存储器件的假设下描述本发明构思。
存储单元阵列110可以包括多个存储块。为便于描述，图1示出一个存储块。存储块可以包括分别连接至位线BL0至BLn(n是2或更大的整数)的串。这里，串可以包括串联连接的至少一个串选择晶体管SST、存储单元MC0至MCm(m是2或更大的整数)以及至少一个地选择晶体管GST。串选择晶体管SST可以由通过串选择线SSL传送的电压来驱动。地选择晶体管GST可以由通过地选择线GSL传送的电压来驱动。每个存储单元可以存储至少一位数据，并且可以由通过字线WL0至WLm的对应一条传送的电压来驱动。
外部电源控制逻辑120可以从外部设备(例如，存储控制器)接收至少两个外部电压EVC和VPPx，并且可以确定外部电压EVC和VPPx的每个是否已下降。基于确定结果，外部电源控制逻辑120可以选择性地将外部电压EVC和VPPx施加到内部电路101，或者生成用于控制内部电路101的标志信号FS。这里，外部电压VPPx(下文称为第二外部电压)可以高于外部电压EVC(下文称为第一外部电压)。在示例实施例中，第二外部电压VPPx可以大约是12V。内部电路101可以组成非易失性存储器件100的除了外部电源控制逻辑120之外的元件(例如，110、130、140、150和160)。标志信号FS可以是引导当前操作模式的结束、切换到备用模式中、高电压的放电等等的控制信号，来稳定地驱动非易失性存储器件100。
在示例实施例中，当检测到第一外部电压EVC的下降时，可以将第二外部电压VPPx施加到内部电路101。
在示例实施例中，当检测到第二外部电压VPPx的下降时，可以生成标志信号FS。
在示例实施例中，可以响应于标志信号FS来结束非易失性存储器件100的当前模式。在结束当前模式之后，可以使字线WL0至WLm以及位线BL0至BLn的电压放电。
电压生成电路130可以基于第一外部电压EVC或第二外部电压VPPx来生成用于驱动的驱动电压(例如，Vpp、Vers、Vpgm、Vpass、Vr、Vread等)。电压生成电路130可以通过至少一个电荷泵(未示出)使用第一外部电压EVC的泵浦操作或者使用第二外部电压VPPx的分压操作，来生成驱动电压(例如，Vpp、Vers、Vpgm、Vpass、Vr、Vread等)。这里，可以响应于泵启动信号PEB来激活电荷泵。
地址译码器140可以响应于地址选择多个存储块之一，并且可以将用于驱动的字线电压(例如，编程电压Vpgm、通过电压Vpass、擦除电压Vers、验证电压Vvfy、读电压Vr、读通过电压Vread等)传送到字线WL。
在编程操作，输入/输出电路150可以被配置为临时存储从外部设备输入的数据，并且在所选择的页编程临时存储的数据。在读操作，输入/输出电路150可以被配置为从所选择的页读取数据并临时存储读取的数据。临时存储的读取的数据可以被输出到外部设备。输入/输出电路150可以包括分别与位线BL0至BLn对应的页缓冲器。每个页缓冲器可以包括用于编程/读操作的多个锁存器。
控制逻辑160可以控制非易失性存储器件100的整体操作。控制逻辑160可以解码从外部存储控制器提供的控制信号和命令，并且可以根据解码的结果来控制电压生成电路130、地址译码器140和输入/输出电路150。
控制逻辑160可以包括外部高电压设置寄存器162，外部高电压设置寄存器162被配置为存储与从外部设备接收的外部高电压命令对应的数据。在示例实施例中，外部高电压命令可以从外部存储控制器传送，并且可以根据主机请求、用户请求或者是否检测到外部高电压VPPx而由存储控制器发布。控制逻辑160可以基于在外部高电压设置寄存器162存储的数据来生成泵启动信号PEB。
另一方面，根据本发明构思的实施例的非易失性存储器件100可以包括外部电源控制逻辑120，外部电源控制逻辑120检测外部电压EVC和VPPx来控制内部电路101。因而，非易失性存储器件100的操作可以是稳定的。
图2是示意性地示出图1的外部电源控制逻辑120的框图。
参照图2，外部电源控制逻辑120可以包括第一开关SW1、第二开关SW2、外部电压检测器(或者，第一外部电压检测器)122、外部高电压检测器(或者，第二外部电压检测器)124。
外部电压检测器122可以连接至外部电压焊盘102来检测外部电压EVC的下降。当检测到外部电压EVC的下降时，外部电压检测器122可以生成检测信号DET。
外部高电压检测器124可以连接至外部高电压焊盘103来检测外部高电压VPPx的下降。当外部高电压VPPx低于参考电压(或，参考值)时，外部高电压检测器124可以生成标志信号FS。
在示例实施例中，标志信号FS可以通过标志信号焊盘104被输出到外部存储控制器。当非易失性存储器件100是NAND快闪存储器件时，标志信号焊盘104可以是R/B焊盘。响应于标志信号FS，存储控制器不会向非易失性存储器件100传送命令。
在示例实施例中，外部高电压检测器124可以检测在第一开关SW1和第二开关SW2之间传送的外部高电压VPPx。
在其他示例实施例中，外部高电压检测器124可以检测外部高电压焊盘103的外部高电压VPPx。在这种情况下，标志信号FS可以是外部电压EVC的检测信号DET和指示外部高电压VPPx的下降的信号的合并。
在示例实施例中，第一开关SW1可以响应于检测信号DET而电连接外部高电压焊盘103和第一节点ND1。第一开关SW1可以由检测信号DET控制。然而，第一开关SW1可以由标志信号FS控制。在这种情况下，第一开关SW1可以响应于标志信号FS而电连接外部高电压焊盘103和第一节点ND1。
在示例实施例中，第二开关SW2可以响应于标志信号FS而电连接外部高电压焊盘103和第二节点ND2。施加到外部高电压焊盘103的外部高电压VPPx可以通过第二节点ND2传送到内部电路101(参照图1)。
在图2中，可切换的高电压可以通过第二开关SW2传送到内部电路101。然而，本发明构思的示范性实施例不限于此。可以省去外部电源控制逻辑120的第二开关SW2。
根据通过检测到分别施加到外部电压焊盘102和外部高电压焊盘103的外部电压EVC和外部高电压VPPx下降而生成的检测信号DET和标志信号FS，根据本发明构思的示例实施例的外部电源控制逻辑120可以保护内部电路101。
图3是示意性地图解图2的外部电压检测器122的电路图。参照图3，外部电压检测器122可以包括NMOS晶体管NM、PMOS晶体管PM和耗尽型晶体管DT。NMOS晶体管NM和PMOS晶体管PM可以串联连接，并且其栅极可以连接至外部电压焊盘102。耗尽型晶体管DT可以连接在外部高电压焊盘103和PMOS晶体管PM之间。耗尽型晶体管DT的栅极可以连接至输出端，并且向输出端提供检测信号DET。
在操作中，当经由外部电压焊盘102接收到外部电压EVC时，NMOS晶体管NM可以导通，而PMOS晶体管PM可以关断。此时，检测信号DET可以具有地电压。当接收到外部电压EVC时，NMOS晶体管NM可以关断，而PMOS晶体管PM可以导通。此时，检测信号DET可以具有外部高电压焊盘103的电压。
在图3中，耗尽型晶体管DT可以用于保护低电压电路免受高电压VPPx的影响。然而，本发明构思不限于此。例如，根据本发明构思的示例实施例的外部电压检测器122可以使用高电压晶体管代替耗尽型晶体管DT。
根据本发明构思的示例实施例的外部电压检测器122可以根据施加到外部电压焊盘102的外部电压EVC是否下降来生成检测信号DET。
图4是示意性地图解图2的外部高电压检测器124的电路图。参照图4，外部高电压检测器124可以包括比较器CMP以及由串联连接的二极管D1和D2形成的分压器124-1。比较器CMP可以由外部电压EVC或内部电压IVC来驱动，并且可以比较参考电压Vref和来自分压器124-1的分压以生成标志信号FS。可以通过由二极管D1和D2划分(divide)高电压VPPx来生成分压。如图2中所示，高电压VPPx可以通过由检测信号DET导通的第一开关SW1来传送。
在示例实施例中，参考电压Vref可以使用外部电压EVC或者内部电压IVC来生成。
在其他示例实施例中，参考电压Vref可以是与从外部设备提供的外部电压EVC和外部高电压VPPx不同的电压。
根据本发明构思的示例实施例的外部高电压检测器124可以根据高电压VPPx是否下降来生成标志信号FS。
如上所述，从图1中的外部电源控制逻辑120输出的外部电压EVC和VPPx可以用于生成驱动电压(例如，编程电压Vpgm、通过电压Vpass等)的泵浦操作。
图5是示意性地图解根据本发明构思的示例实施例的编程电压生成器131的框图。
参照图5，编程电压生成器131可以包括编程电压电荷泵131-1、编程电压检测器131-2和编程电压振荡器131-3。
编程电压电荷泵131-1可以响应于泵浦时钟信号CLK_PGM生成编程电压Vpgm。例如，通过泵浦操作使用外部电压EVC或内部电压IVC对串联连接的电容器充电，可以将输出电压提高至编程电压Vpgm。编程电压检测器131-2可以接收振荡信号OSC，并且可以检测编程电压电荷泵131-1的输出来生成泵浦时钟CLK_PGM。编程电压振荡器131-3可以生成振荡信号OSC。
如图1中所示，电压生成电路(VGNRT)130可以用类似于通过编程电压生成器131生成的电压的方式，生成诸如擦除电压Vers和高电压Vpp的其他电压。
根据本发明构思的示例实施例的编程电压生成器131可以通过泵浦外部电压EVC来生成编程电压Vpgm。
图6是示意性地图解根据本发明构思的示例实施例的通过电压生成器132的框图。
参照图6，通过电压生成器132可以包括通过电压电荷泵132-1、通过电压检测器132-2、通过电压振荡器132-3和分压器132-4。
响应于泵浦时钟信号CLK_PASS，通过电压电荷泵132-1可以通过执行泵浦操作来生成内部高电压VPPi。
通过电压电荷泵132-1可以响应于泵启动信号PEB而被激活。例如，在泵启动信号PEB指示外部高电压VPPx的施加的事件中，通过电压电荷泵132-1可以被禁用。
通过电压检测器132-2可以接收振荡信号OSC，并且可以感测通过电压电荷泵132-1的输出来生成泵浦时钟CLK_PASS。通过电压振荡器132-3可以生成振荡信号OSC。
分压器132-4可以划分外部高电压VPPx或内部高电压VPPi来生成通过电压Vpass。
在示例实施例中，通过电压振荡器132-3可以在与图3的编程电压振荡器131-3相同的电路中被具体化。
可以根据指示是否接收到外部高电压VPPx的泵启动信号PEB来决定通过电压生成器132的泵浦操作的激活。
图7是示意性地图解当外部电压下降时的、根据本发明构思的示例实施例的外部电源控制方法的流程图。
参照图2至7，在操作S110中，非易失性存储器件100可以运行编程/读/擦除命令。在操作S120中，外部电压检测器122可以确定外部电压EVC是否下降，并且可以生成与确定值对应的检测信号DET。如果确定外部电压EVC已下降，则在操作S125中，可以断开第一开关SW1，以便不向内部电路101施加外部高电压VPPx。之后，方法可以前进到操作S120。如果确定外部电压EVC没有下降，则在操作S130，外部电压检测器122可以导通第一开关SW1，以便向内部电路101施加外部高电压VPPx。
当检测到外部电压EVC的下降时，被配置为运行上述外部电源控制方法的非易失性存储器件可以阻断外部高电压VPPx施加到内部电路101。
图8是示意性地图解当外部高压下降时的根据本发明构思的示例实施例的外部电源控制方法的流程图。
参照图2至8，在操作S210中，非易失性存储器件100可以运行编程/读/擦除命令。在操作S220中，外部高电压检测器124可以确定外部高电压VPPx是否下降。例如，外部高电压检测器124可以确定通过划分外部高电压VPPx获得的电压是否低于参考电压Vref。
如果外部高电压检测器124确定通过划分外部高电压VPPx获得的电压低于参考电压Vref，则在操作S225中，外部高电压检测器124可以生成标志信号FS。
非易失性存储器件100可以由标志信号FS控制。例如，响应于标志信号FS，非易失性存储器件100可以停止当前状态(例如，根据在操作S210中运行的命令而执行的操作)，进入备用模式，对内部电路101的高电压放电或者生成就绪/繁忙信号RnB。此外，响应于标志信号FS，通过对在编程/擦除/读操作的字线WL0至WLm和位线BL0至BLn的电压放电，可以执行非易失性存储器件100的恢复操作。之后，该方法可以前进到操作S220。
如果通过划分外部高电压VPPx获得的电压高于参考电压Vref，则在操作S230中，非易失性存储器件100可以维持当前状态。
当检测到外部高电压VPPx的下降时，非易失性存储器件100可以生成用于控制内部电路101的标志信号FS，来保证非易失性存储器件100的稳定性。
图9是示意性地图解根据本发明构思的示例实施例的外部电源控制方法的流程图。
参照图1至9，在操作S310中，外部电源控制逻辑120的外部电压检测器122基于第一外部电压EVC(例如，外部电压EVC)的下降，可以确定是否向内部电路101施加第二外部电压(例如，外部高电压VPPx)。第二外部电压VPPx可以高于第一外部电压EVC。
当向内部电路101施加第二外部电压VPPx时，在操作S320中，外部电源控制逻辑120的外部高电压检测器124可以响应于第二外部电压VPPx的下降而生成标志信号FS。
在操作S330中，非易失性存储器件100可以响应于标志信号FS而终止当前操作模式。
在结束当前操作模式之后，在操作S340中，内部电路101可以使内部电压101的至少一个电压放电。
运行上述外部电源控制方法的非易失性存储器件100可以检测外部电压EVC和外部高电压VPPx是否下降，根据检测结果生成标志信号FS，并且响应于标志信号FS来控制非易失性存储器件100的驱动。
图10至13是用于描述通过根据本发明构思的示例实施例的外部电源控制逻辑120获得的效果的示图。
如图10中图解的，如果外部电压EVC是低电压而外部高电压VPPx是正常电压，则外部电压检测器122可以检测到可以是非易失性存储器件100的主电源的外部电压EVC已下降到低电压。外部电压检测器122可以断开第一开关SW1，使得不向非易失性存储器件100的内部电路101施加外部高电压VPPx。外部电压检测器122可以禁用使用外部电压EVC或者依赖于外部电压EVC的电源的内部电路101和所有电路的操作。
虽然当外部电压EVC下降时施加外部高电压VPPx，但是响应于检测信号的第一开关SW1的断开可以避免外部高电压VPPx施加到内部电路101。因而，可以提高不具有针对高电压的保护电路的内部电路101中的电路的可靠性。
如图11中图解的，如果外部电压EVC是正常电压而外部高电压VPPx是低电压，则第一开关SW1可以被导通，使得将外部高电压VPPx施加到非易失性存储器件100的内部电路101。
如图12中图解的，如果外部电压EVC是低电压而外部高电压VPPx是正常电压，则第一开关SW1可以被断开，使得不将外部高电压VPPx施加到非易失性存储器件100的内部电路101。
如图13中图解的，如果外部电压EVC是正常电压而外部高电压VPPx是低电压，则当外部高电压VPPx低于参考电压Vref时，外部高电压检测器124可以生成标志信号FS。换言之，如果在外部电源中断时在外部电压EVC的下降之前产生外部高电压VPPx的下降，则外部高电压检测器124可以生成标志信号FS。如图2中图解的，第二开关SW2可以由标志信号FS来断开。此外，可以响应于标志信号FS使非易失存储器件100的内部电路101的电压放电，来提高非易失性存储器件100的可靠性。
其间，第一开关SW1可以由标志信号FS导通或断开。例如，当标志信号FS指示外部高电压VPPx的下降时，不管外部电压EVC是否是正常电压，都可以如图13的虚线所示断开第一开关SW1。
图14是示意性地图解根据本发明构思的示例实施例的存储系统的框图。
参照图14，存储系统1000可以包括至少一个非易失性存储器件1100和存储控制器1200。可以将参照图1至13描述的外部电源控制方法应用到非易失性存储器件1100。存储控制器1200可以通过多个通道连接至非易失性存储器件1100。存储控制器1200可以包括至少一个处理器1210、缓冲存储器1220、ECC电路1230、代码存储器1240、主机接口1250和存储器接口1260。
存储系统100可以包括外部电源控制逻辑1120，该外部电源控制逻辑1120被配置为根据外部电源是否下降来选择性地将外部电源施加到内部电路。因而，可以提高非易失性存储器1100的可靠性。
在一个或多个示例实施例中，本发明构思适用于固态驱动器(SSD)。
图15是示意性地图解根据本发明构思的示例实施例的固态驱动器的框图。
参照图15，固态驱动器(SSD)2000可以包括多个快闪存储器件2100和SSD控制器2200。快闪存储器件2100可以被配置为由外部高电压供电。可以将参照图1至13描述的外部电源控制方法应用到每个快闪存储器件2100。SSD控制器2200可以经由多个通道CH1至CHi连接至快闪存储器件2100。SSD控制器2200可以包括至少一个处理器2210、缓冲存储器2220、主机接口2250和快闪接口2260。
SSD 2000可以使用外部高电压VPPx来提高电源效率。此外，SSD 2000可以包括快闪存储器件2100，其中每个快闪存储器件都具有外部电源控制逻辑EPCL来提高操作的可靠性。
本发明构思可适用于嵌入式MMC(下文称为eMMC)。
图16是示意性地图解根据本发明构思的示例实施例的eMMC的框图。
参照图16，eMMC 3000可以包括集成在芯片中的至少一个NAND快闪存储器件3100和控制器3200。eMMC 3000可以支持eMMC 4.4标准。
NAND快闪存储器件3100可以是单数据速率(SDR)NAND快闪存储器件或者双数据速率(DDR)NAND快闪存储器件。在示例实施例中，NAND快闪存储器件3100可以包括NAND快闪存储芯片。在此，NAND快闪存储器件3100可以通过在一个封装堆叠NAND快闪存储芯片来实现(例如，FBGA、细间距球栅阵列等)。可以将参照图1至13描述的外部电源控制方法应用到每个NAND快闪存储器件。
控制器3200可以经由多个通道与快闪存储器件3100连接。控制器3200可以包括至少一个控制器核3210、主机接口3250和NAND接口3260。控制器核3210可以控制eMMC 3000的整体操作。主机接口3250可以被配置为执行控制器3200和主机之间的接口连接。NAND接口3260可以被配置为提供NAND快闪存储器件3100和控制器3200之间的接口连接。在示例实施例中，主机接口3250可以是并行接口(例如，MMC接口)。在其他示例实施例中，eMMC 3000的主机接口3250可以是串行接口(例如，UHS-II、UFS等)。
eMMC 3000可以从主机接收供电电压Vcc和Vccq。在此，可以将供电电压Vcc(约3.3V)提供到NAND快闪存储器件3100和NAND接口3260，并且可以将供电电压Vccq(约1.8V/3.3V)提供到控制器3200。
根据本发明构思的示例实施例的eMMC 3000可以使用外部高电压VPPx，因此它可适用于小尺寸和低功率的移动产品(例如，蜂窝电话、平板等)。
图17是示意性地图解根据本发明构思的示例实施例的通信设备的框图。
参照图17，通信设备4000可以包括应用处理器4100、通信单元4200、存储单元4300、显示单元4400、触摸屏单元4500和音频单元4600。存储单元4300可以包括至少一个缓冲存储器和至少一个非易失性存储器件。在此，可以将参照图1至13描述的外部电源控制方法应用到非易失性存储器件。
虽然已经参照示例实施例描述本发明构思，但是对于本领域技术人员将显然，在不脱离示例实施例的精神和范围的情况下可以进行各种改变和修改。因此，应该理解以上实施例不是限制性的，而是说明性的。

Claims (19)

1.一种非易失性存储器件，包括：
内部电路；
第一电压焊盘，被配置为向所述内部电路提供第一电压；
第二电压焊盘，被配置为向所述内部电路提供第二电压，所述第二电压高于所述第一电压；和
外部电源控制逻辑，包括
第一电压检测器，被配置为连接到第一电压焊盘，并且基于第一电压的电压电平产生检测信号以在第二电压焊盘和内部电路之间切换；和
第二电压检测器，被配置为基于第二电压的电压电平产生标志信号以保护内部电路。
2.根据权利要求1所述的非易失性存储器件，其中所述外部电源控制逻辑还包括：
连接在所述第二电压焊盘和所述内部电路之间的至少一个开关。
3.根据权利要求2所述的非易失性存储器件，其中，所述第一电压检测器基于所述检测信号控制所述至少一个开关。
4.根据权利要求2所述的非易失性存储器件，其中，所述第二电压检测器基于所述标志信号控制所述至少一个开关。
5.根据权利要求1所述的非易失性存储器件，其中所述外部电源控制逻辑还包括：连接在所述第二电压焊盘和开关节点之间的第一开关；以及连接在所述开关节点和所述内部电路之间的第二开关。
6.根据权利要求5所述的非易失性存储器件，其中所述第二电压检测器连接到所述第一电压焊盘和所述开关节点。
7.根据权利要求6所述的非易失性存储器件，其中，所述第一电压检测器被配置为基于所述检测信号来控制所述第一开关。
8.根据权利要求6所述的非易失性存储器件，其中，所述第二电压检测器被配置为基于所述标志信号控制所述第二开关。
9.根据权利要求6所述的非易失性存储器件，其中所述第一电压检测器被配置为将检测信号发送到与其相关联的输出端子，并且所述第一电压检测器包括：
耗尽型晶体管，具有连接到所述第二电压焊盘的漏极和连接到所述输出端子的栅极；
PMOS晶体管，具有连接到所述耗尽型晶体管的源极的漏极，连接到所述输出端子的源极，以及连接到所述第一电压焊盘的栅极；和
NMOS晶体管，其源极连接到输出端子，漏极接地，并且栅极连接到第一电压焊盘。
10.根据权利要求6所述的非易失性存储器件，其中所述第二电压检测器包括：分压器，被配置为分割所述开关节点的电压以产生分压电压；以及比较器，被配置为如果所述分压电压低于参考电压则输出所述标志信号。
11.根据权利要求10所述的非易失性存储器件，其中，所述内部电路被配置为响应于所述标志信号执行恢复操作，以释放连接到多个存储器单元的字线和位线。
12.一种非易失性存储器件，包括：
内部电路；
第一电压焊盘，被配置为向所述内部电路提供第一电压；
第二电压焊盘，被配置为向所述内部电路提供第二电压，所述第二电压高于所述第一电压；和
外部电源控制逻辑，被配置为，
基于所述第一电压的电压电平生成检测信号，所述检测信号用于在所述第二电压焊盘和所述内部电路之间切换，以及
基于所述第二电压的电压电平生成标记信号，所述外部电源控制逻辑被配置为基于所述标记信号来保护所述内部电路。
13.根据权利要求12所述的非易失性存储器件，其中，所述外部电源控制逻辑被配置为如果所述第一电压的电压电平低于一电压电平，则激活所述检测信号，以关断所述第二电压焊盘和所述内部电路之间的开关。
14.根据权利要求12所述的非易失性存储器件，其中所述外部电源控制逻辑被配置为基于所述第一电压的电压电平确定是否将所述第二电压施加到所述内部电路。
15.根据权利要求14所述的非易失性存储器件，其中所述外部电源控制逻辑被配置为基于所述检测信号选择性地将所述第二电压施加到所述第二电压焊盘和所述内部电路之间的开关节点。
16.根据权利要求12所述的非易失性存储器件，其中所述外部电源控制逻辑被配置为基于所述检测信号选择性地将所述第二电压施加到所述第二电压焊盘和所述内部电路之间的开关节点。
17.根据权利要求16所述的非易失性存储器件，其中所述外部电源控制逻辑被配置为基于所述开关节点的电压电平和参考电压产生所述标志信号，所述非易失性存储器件被配置为基于标志信号保护所述内部电路。
18.根据权利要求16所述的非易失性存储器件，其中所述外部电源控制逻辑包括：
连接在所述第二电压焊盘和所述开关节点之间的第一开关；和
连接在所述开关节点和所述内部电路之间的第二开关，
其中所述外部电源控制逻辑经配置以在所述切换节点的电压电平低于参考电压时产生所述标志信号，且响应于所述标志信号而断开所述第二开关。
19.根据权利要求18所述的非易失性存储器件，其中，所述外部电源控制逻辑被配置为终止所述非易失性存储器件的当前模式，并且响应于所述标志信号将所述非易失性存储器件设置为待机模式。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114253469A (zh) * 2020-09-23 2022-03-29 铠侠股份有限公司 存储系统

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102084547B1 (ko) * 2013-01-18 2020-03-05 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 외부 전원 제어 방법
CN105448333B (zh) * 2014-08-29 2019-06-28 北京兆易创新科技股份有限公司 一种快闪存储器及其处理方法
KR20160094658A (ko) * 2015-02-02 2016-08-10 에스케이하이닉스 주식회사 내부전압 생성회로, 반도체 장치 및 반도체 시스템
CN104881249B (zh) * 2015-05-13 2018-07-31 深圳芯邦科技股份有限公司 一种eMMC的读写方法及装置
KR20170021402A (ko) * 2015-08-17 2017-02-28 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
KR102280433B1 (ko) * 2015-09-23 2021-07-22 삼성전자주식회사 전력 공급 회로 및 이를 포함하는 저장 장치
CN107731260B (zh) * 2017-11-08 2020-11-20 苏州浪潮智能科技有限公司 一种ssd的供电方法、系统及ssd
KR102542286B1 (ko) * 2018-02-21 2023-06-13 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102531995B1 (ko) * 2018-03-29 2023-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 저장 장치 및 메모리 컨트롤러의 동작 방법
KR20200029661A (ko) 2018-09-07 2020-03-19 삼성전자주식회사 뉴럴 프로세싱 시스템
KR102573270B1 (ko) 2018-10-08 2023-08-31 삼성전자주식회사 반도체 메모리 장치 및 이의 구동 방법
KR102643283B1 (ko) 2018-10-22 2024-03-06 삼성전자주식회사 메모리 장치의 동적 전원 제어 시스템 및 이를 적용한 메모리 장치
JP2020098655A (ja) 2018-12-17 2020-06-25 キオクシア株式会社 半導体記憶装置
KR102618315B1 (ko) * 2018-12-21 2023-12-27 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 그 동작 방법
JP6792667B2 (ja) * 2019-05-13 2020-11-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20210001683A (ko) * 2019-06-28 2021-01-06 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220049653A (ko) 2020-10-14 2022-04-22 삼성전자주식회사 비휘발성 메모리 장치
US11475963B2 (en) 2021-03-19 2022-10-18 Powerchip Semiconductor Manufacturing Corporation Semiconductor memory with data protection function and data protection method thereof
KR20220148551A (ko) * 2021-04-29 2022-11-07 삼성전자주식회사 스토리지 장치 및 메모리 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495453A (en) * 1994-10-19 1996-02-27 Intel Corporation Low power voltage detector circuit including a flash memory cell
CN1169204A (zh) * 1994-10-19 1997-12-31 英特尔公司 快速存储器的电源
CN101097772A (zh) * 2006-06-30 2008-01-02 株式会社东芝 半导体集成电路
KR100813551B1 (ko) * 2006-12-07 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 검출회로
CN101617371A (zh) * 2007-02-16 2009-12-30 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US20120212212A1 (en) * 2011-02-18 2012-08-23 Semiconductor Technology Academic Research Center Voltage detecting circuit

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
US6160429A (en) 1998-11-12 2000-12-12 Fairchild Semiconductor Corporation Power-on reset circuit
US6215342B1 (en) 1999-07-14 2001-04-10 Fairchild Semiconductor Corporation Power-on reset circuit for dual-supply system
US6166961A (en) 1999-08-19 2000-12-26 Aplus Flash Technology, Inc. Approach to provide high external voltage for flash memory erase
KR100689804B1 (ko) 2000-06-26 2007-03-08 삼성전자주식회사 반도체 메모리 장치의 고전압 발생회로
KR100650806B1 (ko) 2004-11-05 2006-11-27 주식회사 하이닉스반도체 반도체 장치의 펌핑 회로
KR100727440B1 (ko) 2005-03-31 2007-06-13 주식회사 하이닉스반도체 내부전원 생성장치
KR100697284B1 (ko) * 2005-05-02 2007-03-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100794991B1 (ko) 2005-10-06 2008-01-16 주식회사 하이닉스반도체 반도체 메모리 장치의 초기 전압 제어 회로
KR100748458B1 (ko) 2005-10-21 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 초기 전압 제어 회로
US7626882B2 (en) 2006-12-20 2009-12-01 Spansion Llc Flash memory device with external high voltage supply
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
KR100885491B1 (ko) 2007-03-31 2009-02-24 주식회사 하이닉스반도체 고전위전압 공급장치를 포함하는 반도체메모리소자
KR100875012B1 (ko) * 2007-07-25 2008-12-19 주식회사 하이닉스반도체 전압 제공 회로와 이를 구비하는 플래시 메모리 소자 및동작 전압 제공 방법
US7804722B2 (en) 2007-07-25 2010-09-28 Hynix Semiconductor Inc. Voltage supply circuit and flash memory device including the same, and method of supplying operating voltage
KR100870429B1 (ko) 2007-08-30 2008-11-25 주식회사 하이닉스반도체 내부 전압 생성 회로
KR101020278B1 (ko) 2007-11-05 2011-03-07 주식회사 하이닉스반도체 내부전압 생성회로
US7898851B2 (en) * 2007-12-19 2011-03-01 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
KR100941631B1 (ko) 2008-08-01 2010-02-11 주식회사 하이닉스반도체 반도체장치의 고전압제어회로
KR101642819B1 (ko) * 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101780421B1 (ko) * 2011-02-28 2017-09-21 삼성전자주식회사 비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 및 전자 장치
KR20140019603A (ko) * 2012-08-06 2014-02-17 에스케이하이닉스 주식회사 반도체 장치의 내부 전압 생성 회로
KR102084547B1 (ko) * 2013-01-18 2020-03-05 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 외부 전원 제어 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495453A (en) * 1994-10-19 1996-02-27 Intel Corporation Low power voltage detector circuit including a flash memory cell
CN1169204A (zh) * 1994-10-19 1997-12-31 英特尔公司 快速存储器的电源
CN101097772A (zh) * 2006-06-30 2008-01-02 株式会社东芝 半导体集成电路
KR100813551B1 (ko) * 2006-12-07 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 검출회로
CN101617371A (zh) * 2007-02-16 2009-12-30 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US20120212212A1 (en) * 2011-02-18 2012-08-23 Semiconductor Technology Academic Research Center Voltage detecting circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114253469A (zh) * 2020-09-23 2022-03-29 铠侠股份有限公司 存储系统
CN114253469B (zh) * 2020-09-23 2023-07-07 铠侠股份有限公司 存储系统

Also Published As

Publication number Publication date
US9437317B2 (en) 2016-09-06
KR102084547B1 (ko) 2020-03-05
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US9147488B2 (en) 2015-09-29
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US20140204680A1 (en) 2014-07-24
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