CN114253469A - 存储系统 - Google Patents

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Abstract

本发明的一个实施方式提供能够应对接口标准的变更的存储系统。实施方式的存储系统(1)能够与主机装置(100)连接。存储系统(1)包括非易失性存储器(10)和控制器(20)，控制器(20)对非易失性存储器(10)进行控制，被供给第1电压。存储系统(1)还包括电路(31、32)，电路(31、32)在连接于主机装置100的状态下、被从主机装置100输入第1信号(VIO 1.8)和第2信号(CLKREQ#)且第1信号和第2信号具有比第1电压(VDD2)低的第2电压(VDD1)的情况下，将第2信号的第2电压变换为第1电压，在连接于主机装置100的状态下、不被从主机装置100输入第1信号而被输入第2信号且第2信号具有第1电压的情况下，不对第2信号的第1电压进行变换。

Description

存储系统
本申请享受以日本特许申请2020－158140号(申请日：2020年9月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及存储系统。
背景技术
作为存储系统之一，已知具备NAND型闪速存储器的固态硬盘驱动器(SSD)。SSD例如与个人计算机、服务器等的主机装置连接。在SSD连接于主机装置的状态下，SSD与主机装置之间的信号收发例如遵循作为接口标准之一的接口PCI Express(注册商标)(PCIe)标准来进行。
发明内容
本发明的一个实施方式提供能够应对接口标准的变更的存储系统。
实施方式的存储系统能够与主机装置连接。所述存储系统包括：非易失性存储器；和控制器，其对所述非易失性存储器进行控制，被供给第1电压。所述存储系统还包括电路，所述电路在连接于所述主机装置的状态下、被从所述主机装置输入第1信号和第2信号且所述第1信号和所述第2信号具有比所述第1电压低的第2电压的情况下，将所述第2信号的所述第2电压变换为所述第1电压，在连接于所述主机装置的状态下、不被从所述主机装置输入所述第1信号而被输入第2信号且所述第2信号具有所述第1电压的情况下，不对所述第2信号的所述第1电压进行变换。
附图说明
图1的(a)是表示一个实施方式涉及的存储系统的外观结构的侧视图。
图1的(b)是表示一个实施方式涉及的存储系统的外观结构的俯视图。
图2是表示一个实施方式涉及的存储系统的结构的框图。
图3是表示实施方式涉及的存储系统的连接器的引脚配置的一个例子的表。
图4是一个实施方式涉及的存储系统的自动电源自动切换电路的电路图。
图5是一个实施方式涉及的存储系统的电平移位电路的电路图。
图6是一个实施方式涉及的存储系统的其他电平移位电路的电路图。
标号说明
1 存储系统
2 印制基板
4 PCIe接口
10 非易失性存储器
20 控制器
31 电压自动切换电路(第1电路)
32 电平移位电路(第2电路)
40 接口
100 主机装置
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性的或者概念性的。另外，在附图中，对相同或者相当的部分赋予相同的标号。另外，为了简化，有时即使具有相同或者相当的部分也不赋予标号。
图1是表示一个实施方式涉及的存储系统1的外观结构的图，图1的(a)是示意性地表示存储系统1的外观结构的一个例子的侧视图，图1的(b)是示意性地表示存储系统1的外观结构的一个例子的俯视图。图2是表示相互连接的存储系统1和主机装置100的框图。
存储系统1例如是SSD、USB存储器、SD卡、硬盘驱动器或者混合式硬盘驱动器等的非易失性存储装置。
主机装置100例如是个人计算机或者服务器等的信息处理装置、测试装置、制造装置、静态摄像头或者视频摄像头等的拍摄装置、平板计算机或者智能手机等的便携终端、游戏设备、车辆导航系统(车载终端)。
主机装置100例如是个人计算机或者服务器等的信息处理装置、平板计算机或者智能手机等的便携终端、静态摄像头或者视频摄像头等的拍摄装置、测试装置、制造装置、游戏设备、车辆导航系统(车载终端)。
以下，对存储系统1为SSD、主机装置100为个人计算机、存储系统1与主机装置100之间的信号收发遵循PCIe标准来进行的情况进行说明。
如图1所示，存储系统1具备印制基板2、非易失性存储器10、控制器20、接口电路30以及连接器40。
印制基板2具有第1主面2a和第2主面2b。第2主面2b是第1主面2a的相反侧的主面。在第1主面2a配置有非易失性存储器10、控制器20以及连接器40。
非易失性存储器10包括NAND型闪速存储器，以封装的形态安装于印制基板2的主面2a。非易失性存储器10的安装例如以BGA(Ball Grid Array，球栅阵列)方式进行。
接口电路30是遵循PCIe的标准的电路，包括电压自动切换电路31和与其连接的电平移位电路32(图2)。
控制器20以封装的形态安装于印制基板2的主面2a。控制器20的安装例如以BGA方式进行。例如，控制器20对非易失性存储器10进行控制。
连接器40具有遵循了作为形状因数之一的M.2的形状，作为缘式连接器来构成。连接器40包括多个引脚40－1～40－10。图3是表示连接器40的引脚配置的一个例子的表。在图3的例子中，引脚数为75，但图1的(b)中，为了简化而引脚数设为10。连接器40的各引脚40－1～40－10经由印制基板2中的基板布线(未图示)而连接于接口电路30以及控制器20。
连接器40构成多个端口UP1、UP2、UP3、UP4、UP5(图2)。按各端口UP1、UP2、UP3、UP4、UP5分配有连接器40的不同的引脚。按各端口UP1、UP2、UP3、UP4、UP4、UP5分配的引脚的数量为多个。端口UP1、UP2、UP3与电平移位电路32连接。端口UP4、UP5与电压自动切换电路31连接。
主机装置100包括控制器102和连接器(未图示)(图2)。该连接器构成多个端口DP1、DP2、DP3、DP4、DP5。按各端口DP1、DP2、DP3、DP4、DP5分配有连接器的不同的引脚。来自控制器102的逻辑信号被提供至各端口DP1、DP2、DP3、DP4、DP5。例如，来自控制器102的时钟要求信号CLKREQ#被提供至端口DP1，来自控制器102的唤醒信号PEWAKE#被提供至端口DP2，来自控制器102的复位信号PERST#被提供至端口DP3，来自控制器102的VIO 1.8信号被提供至端口DP4。“#”表示是低电平有效的信号。
在连接器40的端口UP1、UP2、UP3、UP4分别连接有通信线CL1、CL2、CL3、CL4。端口UP1、UP2、UP3、UP4经由通信线CL1、CL2、CL3、CL4而与主机装置100的端口DP1、DP2、DP3、DP4连接。其结果，存储系统1和主机装置100相连接。
存储系统1的多个端口UP1～UP4、多个通信线CL1、CL2(通信线群CL)以及主机装置100的多个端口DP1～DP4构成存储系统1与主机装置100之间的PCIe接口4。此外，在存储系统1与主机装置100之间也可以构成有低速接口、电源接口等的其他接口。
存储系统1经由PCIe接口4从主机装置100接收控制信号(命令)，进行遵循了所接收到的命令的控制动作。另外，存储系统1经由PCIe接口4向主机装置100发送控制信号(要求)。
控制器20包括I/O电路21、22以及核心部23。I/O电路21包括驱动器21a和接收器21b。驱动器21a包括NMOS晶体管。接收器21b包括构成反相器(inverter)的NMOS晶体管和PMOS晶体管。驱动器21a与接收器21b的连接节点N1经由信号线SL1而与电平移位电路32连接。I/O电路22包括接收器22b。接收器22b包括构成反相器的NMOS晶体管和PMOS晶体管。这些NMOS晶体管的栅极与PMOS晶体管的栅极的连接节点N2经由信号线SL2而与电平移位电路32连接。被供给至I/O电路21、22的电压VDD2(电源电压)为3.3V。
核心部23经由I/O电路21、22接受信号，进行遵循了所接受到的信号的预定控制。例如，核心部23在经由I/O电路21、22接受到写入命令和数据的情况下，按照写入命令将数据写入到非易失性存储器10。另外，核心部23按照预定控制，经由I/O电路21、22来输出信号。例如，核心部23在经由I/O电路21、22接受到读出命令的情况下，从NAND型闪速存储器10读出数据，经由I/O电路21、22输出所读出的数据。
存储系统1经由PCle接口4与主机装置100收发遵循了PCIe的标准的高速差分信号(TX、RX)。另外，存储系统1经由PC1e接口4与主机装置100收发存储系统1的动作所需要的控制信号。那样的控制信号例如具有如图2所示那样的时钟要求信号CLKREQ#、唤醒信号PEWAKE#、复位信号PERST#等的逻辑信号。时钟要求信号CLKREQ#被输入到了端口DP1中的一个引脚。复位信号PEWAKE#被输入到端口DP2中的一个引脚。复位信号PERST#被输入到端口DP3中的一个引脚。
时钟要求信号CLKREQ#是用于对时钟生成器(未图示)要求提供基准时钟信号的信号。时钟生成器设置在主机装置100的外部或者内部。唤醒信号PEWAKE#是在主机装置100希望使存储系统1启动时被从主机装置100向存储系统1发送的信号。复位信号PERST#是在主机装置100希望对存储系统1进行初始化时被从主机装置100向存储系统1发送的信号。
时钟要求信号CLKREQ#、基准时钟信号REFCLK、复位信号PERST#等的逻辑信号的电压VDD1在现状下为3.3V。但是，今后，电压VDDl预定成为1.8V。
在对SSD进行量产的途中成为电压VDDl从3.3V切换为1.8V的计划安排(schedule)的情况下，为了应对该切换，例如需要分别准备3.3V用的基板和1.8V用的基板，或者在一个基板中根据电压来安装选择跨接线等来作出准备。
在本实施方式中，为了应对从3.3V向1.8V的切换，本实施方式的存储系统1中的接口电路30包括电压自动切换电路31。电压自动切换电路31与端口UP4连接，端口UP4与主机装置100的端口DP4连接。
在电压VDDl为1.8V的情况下，在主机装置100的端口DP4设置有用于传输VIO 1.8V信号(第1信号)的引脚。其结果，从主机装置100的控制器102向端口DP4输入、并经由端口UP4向电压自动切换电路31输入VIO 1.8V信号。
另一方面，在电压VDDl为3.3V的情况下，在主机装置100的端口DP4不设置用于传输VIO 1.8V信号的引脚。其结果，不向电压自动切换电路31输入VIO 1.8V信号。
在向电压自动切换电路31输入了VIO 1.8V信号的情况下，电压自动切换电路31输出电压为1.8V的第1输出信号。另一方面，在不向电压自动切换电路31输入VIO 1.8V信号的情况下，电压自动切换电路31输出电压为3.3V的第2输出信号。这样，在本实施方式中，根据有无输入VIO1.8V信号的差异，电压自动切换电路31输出电压不同的输出信号(第1输出信号、第2输出信号)。在本实施方式中，第1输出信号比第2输出信号低。
从电压自动切换电路31向电平移位电路32输入第1输出信号或者第2输出信号。在被输入了第1输出信号的情况，电平移位电路32将所输入的逻辑信号(CLKREQ#、PEWAKE#、PERST#)的电压从1.8V变换为3.3V。另一方面，在被输入了第2输出信号的情况下，电平移位电路32不对所输入的逻辑信号(CLKREQ#、PEWAKE#、PERST#)的电压进行变换。
图4是电压自动切换电路31的电路图。电压自动切换电路31包括双极晶体管Q1～Q5、电阻R1～R5以及电容器C1。双极晶体管Q1～Q3、Q5、Q6是NPN型双极晶体管，双极晶体管Q4是PNP型双极晶体管。
双极晶体管Q1的基极经由电阻R1而与接地连接，并且，与双极晶体管Q5的集电极连接。
双极晶体管Q1的集电极经由电阻R2而与3.3V的电源电压连接，并且，与双极晶体管Q2、Q3、Q6的基极连接。双极晶体管Q1的发射极与接地连接，并且，与双极晶体管Q2、Q3、Q6的发射极和电容器C1连接。
此外，电容器C1用于对双极晶体管Q5成为导通状态的定时进行调整，不一定需要。
双极晶体管Q2的集电极经由电阻R3而与3.3V的电源电压连接，并且，与双极晶体管Q4的基极连接。
双极晶体管Q3的集电极经由电阻R4而与3.3V的电源电压连接、且经由电容器C1而与接地连接，并且，与双极晶体管Q5的基极连接。
双极晶体管Q4的集电极与双极晶体管Q5的发射极连接。
另外，双极晶体管Q4的发射极与3.3V的电源电压连接。
双极晶体管Q5的集电极与端口UP4中的输出VIO 1.8V信号的引脚连接。
双极晶体管Q6的集电极与端口UP5中的输出VIO CFG信号的引脚连接。
在逻辑信号为3.3V的情况下，在存储系统1的端口UP4内具有用于传输VIO 1.8V信号的引脚，但在主机装置100的端口DP4内没有用于传输VIO 1.8V信号的引脚。因此，端口UP4成为非连接的开路状态(Not Connect，非连接)，通过与双极晶体管Q1的基极连接的电阻R1，双极晶体管Q1的基极成为接地(GND)电平，由此，双极晶体管Q1成为截止状态。
其结果，双极晶体管Q2、Q3、Q4、Q6成为导通状态，输出电压成为3.3V。
在逻辑信号为3.3V的情况下，双极晶体管Q6的集电极电流能够作为VIO CFG信号来使用。VIO CFG信号是用于对主机装置100通知存储系统1的逻辑信号为3.3V这一状况的信号，在该信号为接地电平时，表示存储系统1的逻辑信号为3.3V。在该情况下，在存储系统1的端口UP5内设置有用于传输VIO CFG信号的引脚。
在逻辑信号为1.8V的情况下，在端口UP4和端口DP4内具有用于传输VIO 1.8V信号的引脚。因此，在双极晶体管Q1的基极和双极晶体管Q5的集电极输入VIO 1.8V信号，双极晶体管Q1成为导通状态。其结果，双极晶体管Q2、Q3、Q4、Q6成为导通状态，经由电阻4，双极晶体管Q5成为导通状态，输出电压成为1.8V。
图5是电平移位电路32的电路图。该电路图是使用了图4的电压自动切换电路31的情况下的电路图。
电平移位电路32包括NMOS晶体管NM1、NMOS晶体管NM2以及NMOS晶体管NM3和上拉电阻11、上拉电阻12以及上拉电阻R13。
NMOS晶体管NM1的栅极与双极晶体管Q4的集电极以及双极晶体管Q5的发射极连接。NMOS晶体管NM1的源极S与端口DP1中的被提供时钟要求信号CLKREQ#的引脚连接。NMOS晶体管NM1的漏极D与上拉电阻R11的一端连接。上拉电阻R11的另一端与3.3V的电源电压连接。漏极D输出时钟要求信号CLKREQB来作为输出。“B”表示是被作为低电平有效信号来使用的信号。在NMOS晶体管NM1的源极S与漏极D之间存在寄生二极管D1。寄生二极管D1的阳极和阴极分别与源极S和漏极D连接。
时钟要求信号CLKREQ#和CLKREQB是双向的信号，来自端口UP1内的时钟要求信号CLKREQB用的引脚的低电平(low)信号通过寄生二极管D1，使NMOS晶体管NM1的源极S的电位下降，在栅极G与源极S之间产生电位差。其结果，NMOS晶体管NM1成为导通状态，低电平信号被传递至端口DP1内的时钟要求信号CLKREQ#用的引脚。
NMOS晶体管NM2的栅极与双极晶体管Q4的集电极以及双极晶体管Q5的发射极连接。NMOS晶体管NM2的源极S与端口DP2内的被提供唤醒信号PEWAKE#的引脚连接。NMOS晶体管NM2的漏极D与上拉电阻R12的一端连接。上拉电阻R12的另一端与3.3V的电源电压连接。漏极D输出唤醒信号PEWAKEB来作为输出。在NMOS晶体管NM2的源极S与漏极D之间存在寄生二极管D2。寄生二极管D2的阳极和阴极分别与源极S和漏极D连接。唤醒信号PEWAKE#和PEWAKEB是双向的信号，来自唤醒信号PEWAKEB的低电平信号通过寄生二极管D2，使NMOS晶体管NM2的源极S的电位下降。其结果，在NMOS晶体管NM2的栅极G与源极S之间产生电位差，NMOS晶体管NM2成为导通状态，因此，低电平信号被传递至端口UP2。
唤醒信号PEWAKE#和PEWAKEB是双向的信号，来自端口UP2内的PEWAKEB用的引脚的低电平信号通过寄生二极管D2，使NMOS晶体管NM2的源极S的电位下降，在栅极G与源极S之间产生电位差。其结果，NM2成为导通状态，低电平信号被传递至端口DP内的唤醒信号PEWAKE#用的引脚。
NMOS晶体管NM3的栅极与双极晶体管Q4的集电极以及双极晶体管Q5的发射极连接。NMOS晶体管NM3的源极S与端口DP3内的被提供复位信号PERST#的引脚连接。NMOS晶体管NM3的漏极D与上拉电阻R13的一端连接。上拉电阻R13的另一端与3.3V的电源电压连接。漏极D输出复位信号PERSTB来作为输出。在NMOS晶体管NM3的源极S与漏极D之间存在寄生二极管D3。寄生二极管D3的阳极和阴极分别与源极S和漏极D连接。
在逻辑信号为3.3V的情况下，双极晶体管Q4为导通状态，双极晶体管Q5为截止状态。导通状态的双极晶体管Q4的输出电压为3.3V。该输出电压被输入到NMOS晶体管NM1～NM3的栅极。
其结果，在逻辑信号为3.3V的情况下，通过与NMOS晶体管NM1的漏极D连接的上拉电阻R11，被作为3.3V的时钟要求信号而从CLKREQBNMOS晶体管NM1的漏极D进行输出。被输入到NMOS晶体管NM2的源极S的3.3V的唤醒信号PEWAKE#不被进行电压变换，被作为3.3V的唤醒信号PEWAKEB而从NMOS晶体管NM1的漏极D进行输出。被输入到NMOS晶体管NM3的源极S的3.3V的复位信号PERST#不被进行电压变换，被作为3.3V的复位信号PERSTB而从NMOS晶体管NM3的漏极D进行输出。该时钟要求信号CLKREQB和唤醒信号PEWAKEB被输入到I/O电路21的输出节点N1。另外，复位信号PERSTB被输入到I/O电路22的节点N2。
另一方面，在逻辑信号为1.8V的情况下，双极晶体管Q4为截止状态，双极晶体管Q5为导通状态。导通状态的双极晶体管Q5的输出电压为1.8V。该输出电压被输入到NMOS晶体管NM1～NM3的栅极。
其结果，在逻辑信号为1.8V的情况下，被输入到NMOS晶体管NM1的源极S的1.8V的时钟要求信号CLKREQ#被作为通过上拉电阻11进行了上拉的3.3V的时钟要求信号CLKREQB而从NMOS晶体管NM1的漏极D进行输出。被输入到NMOS晶体管NM2的源极S的1.8V的唤醒信号PEWAKE#被作为通过上拉电阻12进行了上拉的3.3V的唤醒信号PEWAKEB而从NMOS晶体管NM1的漏极D进行输出。被输入到NMOS晶体管NM3的源极S的1.8V的复位信号PERST#被作为通过上拉电阻11进行了上拉的3.3V的复位信号PERSTB而从NMOS晶体管NM3的漏极D进行输出。
此外，在以上描述的实施方式中，电压自动切换电路31和电平移位电路32设置在接口电路30内，但电压自动切换电路31和电平移位电路32也可以设置在接口电路30外。另外，在图5中使用了NMOS晶体管MN1～MN3，但如图6所示，也可以实施使用了双极晶体管BP1～BP3的电平移位电路。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (9)

1.一种存储系统，能够与主机装置连接，具备：
非易失性存储器；
控制器，其对所述非易失性存储器进行控制，被供给第1电压；以及
电路，其在连接于了所述主机装置的状态下、被从所述主机装置输入第1信号和第2信号且所述第1信号和所述第2信号具有比所述第1电压低的第2电压的情况下，将所述第2信号的所述第2电压变换为所述第1电压，在连接于了所述主机装置的状态下、不被从所述主机装置输入所述第1信号而被输入第2信号且所述第2信号具有所述第1电压的情况下，不对所述第2信号的所述第1电压进行变换。
2.根据权利要求1所述的存储系统，
所述电路包括第1电路，在所述第1信号被输入到了所述第1电路的情况下，所述第1电路输出第1输出信号，在所述第1信号未被输入到所述第1电路的情况下，所述第1电路输出电压与所述第1输出信号的电压不同的第2输出信号。
3.根据权利要求2所述的存储系统，
所述电路包括第2电路，在所述第1输出信号被输入到了所述第2电路的情况下，所述第2电路将所述第2信号的所述第2电压变换为所述第1电压。
4.根据权利要求3所述的存储系统，
在所述第2输出信号被输入到了所述第2电路的情况下，所述第2电路不对所述第2信号的所述第1电压进行变换。
5.根据权利要求4所述的存储系统，
所述第1输出信号具有所述第2电压，所述第2输出信号具有所述第1电压。
6.根据权利要求5所述的存储系统，
还具备能够与所述主机装置连接的连接器，
所述连接器包括第1引脚和第2引脚，
所述第1引脚连接于所述第1电路，所述第1信号被输入到所述第1引脚，
所述第2引脚连接于所述第2电路，所述第2信号被输入到所述第2引脚。
7.根据权利要求6所述的存储系统，
所述第1连接器遵循M.2标准。
8.根据权利要求7所述的存储系统，
所述存储系统与所述主机装置之间的信号收发遵循PCIe标准来进行，
所述第1信号为VIO 1.8信号，
所述第2信号为时钟要求信号CLKREQ#、唤醒信号PEWAKE#或者复位信号PERST#。
9.根据权利要求8所述的存储系统，
在所述第1信号未被输入到所述第1电路的情况下，所述第1电路输出VIO CFG信号。
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