CN114360606A - 非易失性存储器件 - Google Patents

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CN114360606A CN202111145948.2A CN202111145948A CN114360606A CN 114360606 A CN114360606 A CN 114360606A CN 202111145948 A CN202111145948 A CN 202111145948A CN 114360606 A CN114360606 A CN 114360606A
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郑凤吉
申东珍
梁万在
李炳善
张东洙
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Abstract

一种非易失性存储器件包括：第一存储区和第二存储区，第一存储区包括第一存储单元和第一模拟电路，第二存储区包括第二存储单元和第二模拟电路；控制逻辑电路，其确定模拟电路的开启/关闭状态，其中，处于开启状态的每个模拟电路将外部电源电压转换为用于每个存储单元的操作的内部工作电压；以及输入/输出电路，其选择用于使用内部工作电压执行数据输入/输出的输入/输出存储区，其中，第一存储单元和第二存储单元的数据输入/输出被顺序地执行，并且当第一存储单元的数据输入/输出被执行时，第一模拟电路和第二模拟电路的每一者中的至少一个一起被开启。

Description

非易失性存储器件
相关申请的交叉引用
本专利申请要求于2020年10月14日向韩国知识产权局提交的韩国专利申请No.10-2020-0132576的优先权的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及非易失性存储器件。
背景技术
诸如闪存器件的非易失性存储器件可以使用外部电源工作。非易失性存储器件可以使用内部电压控制(IVC)驱动器将外部电源电压转换为内部工作电压。非易失性存储器件可以被划分为多个存储阵列片(MAT，memory array tile)，并且每个MAT可以与多个IVC驱动器之一相关联。现有的非易失性存储器件开启所有MAT的IVC驱动器，而不管MAT实际操作如何。近来，非易失性存储器件已被设计为具有增大的数据输入/输出速度以及提高的集成度以在短时间内处理大量数据。因此，MAT的操作所需的IVC驱动器的数量增加，并且同时发生不必要的电流消耗。
发明内容
本发明构思的至少一个示例性实施例提供了一种非易失性存储器件，所述非易失性存储器件根据在数据输入/输出操作期间计数的地址选择性地开启IVC驱动器。所述非易失性存储器件可以在数据输入/输出期间使用减少的电流量工作并且具有改进的性能。
根据本发明构思的示例性实施例，一种非易失性存储器件包括：第一存储区，所述第一存储区包括多个第一存储单元和多个第一模拟电路；第二存储区，所述第二存储区包括多个第二存储单元和多个第二模拟电路；控制逻辑电路，所述控制逻辑电路基于从外部存储器控制器施加的外部信号来确定是开启还是关闭所述多个第一模拟电路和所述多个第二模拟电路，其中，所述多个第一模拟电路和所述多个第二模拟电路中的每个模拟电路在被开启时将外部电源电压转换为用于所述多个第一存储单元和所述多个第二存储单元中的每个存储单元的操作的内部工作电压；以及输入/输出电路，所述输入/输出电路选择使用所述内部工作电压执行数据输入/输出的输入/输出存储区。所述多个第一存储单元的数据输入/输出和所述多个第二存储单元的数据输入/输出被顺序地执行，并且当所述多个第一存储单元的数据输入/输出被执行时，所述多个第二模拟电路中的至少一个第二模拟电路与所述多个第一模拟电路的至少一个第一模拟电路一起被开启。
根据本发明构思的示例性实施例，一种非易失性存储器件包括：半导体衬底；第一存储区，所述第一存储区沿着与所述半导体衬底的上表面垂直的第一方向设置在所述半导体衬底上；第二存储区，所述第二存储区设置为沿着与所述半导体衬底的所述上表面平行的第二方向与所述第一存储区相邻；第三存储区，所述第三存储区设置为沿着与所述半导体衬底的所述上表面平行并且与所述第二方向垂直的第三方向与所述第一存储区相邻；第四存储区，所述第四存储区设置为沿着所述第三方向与所述第二存储区相邻并且沿着所述第二方向与所述第三存储区相邻；以及焊盘区，所述焊盘区设置在所述第一存储区和所述第二存储区的侧表面上并且用于向多个模拟电路传送通过电源焊盘施加的外部电源电压，所述多个模拟电路用于将所述外部电源电压转换为内部工作电压。所述多个模拟电路根据在其中执行数据输入/输出的存储区被选择性地开启。当所述第三存储区或所述第四存储区中包括的所述多个模拟电路开启时，所述第一存储区或所述第二存储区的至少一个存储区中包括的所述多个模拟电路一起被开启。
根据本发明构思的示例性实施例，非易失性存储器件包括存储单元阵列、多个模拟电路、地址译码器和控制逻辑电路。所述存储单元阵列包括各自具有多个存储单元的多个存储区。所述多个模拟电路分别设置为与所述多个存储区相邻，并且用于将外部电源电压转换为内部工作电压。所述地址译码器输出用于确定输入/输出存储区的地址，所述输入/输出存储区包括所述多个存储单元中的在其中输入/输出数据的多个输入/输出存储单元。所述控制逻辑电路基于所述地址仅选择所述多个存储区的一部分作为选定存储区，并且选择性地开启与所述选定存储区相对应的所述多个模拟电路中的至少一个模拟电路。所述选定存储区包括：所述输入/输出存储区、以及在所述输入/输出存储区的数据被输入/输出之后在其中执行数据输入/输出的预备输入/输出存储区。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思，其中：
图1是示出了根据本发明构思的示例性实施例的包括存储器件的存储系统的框图。
图2是示出了根据本发明构思的示例性实施例的包括存储器件的存储系统的框图。
图3是示出了根据本发明构思的示例性实施例的存储器件的框图。
图4是示出了根据本发明构思的示例性实施例的存储器件的示意性平面图。
图5是示出了根据本发明构思的示例性实施例的包括在存储器件中的IVC驱动器的视图。
图6是示出了根据本发明构思的示例性实施例的存储器件的数据输入/输出操作的视图。
图7是示出了根据本发明构思的示例性实施例的存储器件的数据输入/输出操作的流程图。
图8是示出了通用存储器件的数据输入/输出操作的视图。
图9是示出了根据本发明构思的示例性实施例的存储器件的数据输入/输出操作的视图。
图10是示出了根据本发明构思的示例性实施例的存储器件的数据输入/输出操作的视图。
图11至图24是示出了根据图9和图10中示出的实施例的存储器件的操作的平面图。
图25是示出了根据本发明构思的示例性实施例的可应用于存储器件的BVNAND结构的视图。
具体实施方式
在下文中，将参考附图描述本发明构思的示例性实施例。
图1是示出了根据本发明构思的实施例的包括存储器件的存储系统的框图。
参考图1，存储系统1包括存储器控制器10(例如，控制电路)和存储器件20。存储系统1可以支持多个通道CH1至CHm，并且存储器控制器10和存储器件20可以通过多个通道CH1至CHm连接。例如，存储系统1可以被实现为诸如固态硬盘(SSD)的存储设备。
存储器控制器10可以通过多个通道CH1至CHm向存储器件20发送信号以及从存储器件20接收信号。例如，存储器控制器10可以通过通道CH1至CHm向存储器件20发送命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm，或者可以从存储器件20接收数据DATAa至DATAm。
存储器件20可以包括多个非易失性存储器件NVM11至NVMmn。非易失性存储器件NVM11至NVMmn中的每个可以通过与其相对应的路(way)连接到多个通道CH1至CHm之一。例如，非易失性存储器件NVM11至NVM1n可以通过路W11至W1n连接到第一通道CH1，非易失性存储器件NVM21至NVM2n可以通过路W21至W2n连接到第二通道CH2。在实施例中，非易失性存储器件NVM11至NVMmn中的每个可以被实现在能够根据来自存储器控制器10的单独命令操作的任意存储器单元(memory unit)中。例如，非易失性存储器件NVM11至NVMmn中的每个可以被实现为芯片或裸片，但本发明构思不限于此。
存储器控制器10可以通过每个通道选择非易失性存储器件中的连接到目标通道的非易失性存储器件，并且可以向所选的非易失性存储器件发送信号以及从所选的非易失性存储器件接收信号。例如，存储器控制器10可以在非易失性存储器件NVM11至NVMmn中选择连接到第一通道CH1的非易失性存储器件NVM11。存储器控制器10可以通过第一通道CH1将命令CMDa、地址ADDRa和数据DATAa发送到所选的非易失性存储器件NVM11，或者可以从所选的非易失性存储器件NVM11接收数据DATAa。
存储器控制器10可以通过不同的通道并行地向存储器件20发送信号以及从存储器件20接收信号。例如，存储器控制器10可以通过第二通道CH2向存储器件20发送命令CMDb，同时通过第一通道CH1向存储器件20发送命令CMDa。例如，存储器控制器10可以通过第二通道CH2从存储器件20接收数据DATAb，同时通过第一通道CH1从存储器件20接收数据DATAa。
存储器控制器10可以控制存储器件20的整体操作。存储器控制器10可以向通道CH1至CHm发送信号，以控制连接到通道CH1至CHm的非易失性存储器件NVM11至NVMmn中的每个。例如，存储器控制器10可以通过第一通道CH1发送命令CMDa和地址ADDRa，以控制非易失性存储器件NVM11至NVM1n中的所选的非易失性存储器件。
非易失性存储器件NVM11至NVMmn中的每个可以在存储器控制器10的控制下操作。例如，非易失性存储器件NVM11可以根据通过第一通道CH1提供的命令CMDa和地址ADDRa来编程数据DATAa。例如，非易失性存储器件NVM21可以根据通过第二通道CH2提供的命令CMDb和地址ADDRb来读取数据DATAb，并且可以向存储器控制器10发送读取的数据DATAb。
图1示出了存储器件20通过m个通道与存储器控制器10通信，并且存储器件20可以包括与每个通道对应的n个非易失性存储器件。通道的数量和连接到多个通道中的一(1)个通道的非易失性存储器件的数量可以不同地改变。
图2是示出了根据本发明构思的示例性实施例的包括存储器件的存储系统的框图。
参考图2，存储系统2包括存储器件20和存储器控制器10。存储器件20可以对应于图1的非易失性存储器件NVM11至NVMmn中的基于图1的多个通道CH1至CHm之一与存储器控制器10通信的非易失性存储器件。存储器控制器10可以对应于图1的存储器控制器10。
存储器件20可以包括第一引脚P11至第八引脚P18、存储器接口电路21、控制逻辑电路22和存储单元阵列23。
存储器接口电路21可以通过第一引脚P11从存储器控制器10接收芯片使能信号nCE。存储器接口电路21可以根据芯片使能信号nCE通过第二引脚P12至第八引脚P18向存储器控制器10发送信号以及从存储器控制器10接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储器接口电路21通过第二引脚P12至第八引脚P18向存储器控制器10发送信号以及从存储器控制器10接收信号。
存储器接口电路21可以分别通过第二引脚P12至第四引脚P14从存储器控制器10接收命令锁存使能信号CLE、地址锁存使能信号ALE和写使能信号nWE。存储器接口电路21可以通过第七引脚P17从存储器控制器10接收数据信号DQ或将数据信号DQ发送到存储器控制器10。命令CMD、地址ADDR和数据DATA可以经由数据信号DQ来传输。例如，数据信号DQ可以通过多条数据信号线传输。在该情况下，第七引脚P17可以包括分别对应于多个数据信号DQ的多个引脚。
存储器接口电路21可以基于写使能信号nWE的切换时间点从在命令锁存使能信号CLE的使能阶段(例如，高电平状态)期间接收的数据信号DQ获得命令CMD。存储器接口电路21可以基于写使能信号nWE的切换时间点从在地址锁存使能信号ALE的使能阶段(例如，高电平状态)期间接收的数据信号DQ获得地址ADDR。
在实施例中，写使能信号nWE保持在静态(例如，高电平或低电平)，然后在高电平与低电平之间切换。例如，写使能信号nWE可以在传输命令CMD或地址ADDR的阶段中切换。因此，存储器接口电路21可以基于写使能信号nWE的切换时间点获得命令CMD或地址ADDR。
存储器接口电路21可以通过第五引脚P15从存储器控制器10接收读取使能信号nRE。存储器接口电路21可以通过第六引脚P16从存储器控制器10接收数据选通信号DQS或者将数据选通信号DQS发送到存储器控制器10。
在存储器件20的数据(DATA)输出操作中，存储器接口电路21可以在输出数据DATA之前通过第五引脚P15接收切换的读取使能信号nRE。存储器接口电路21可以基于读取使能信号nRE的切换，生成切换的数据选通信号DQS。例如，存储器接口电路21可以基于读取使能信号nRE的切换开始时间，生成在预定延迟(例如，tDQSRE)之后开始切换的数据选通信号DQS。存储器接口电路21可以基于数据选通信号DQS的切换时间点，发送包括数据DATA的数据信号DQ。因此，数据DATA可以与数据选通信号DQS的切换时间点对齐并被发送到存储器控制器10。
在存储器件20的数据(DATA)输入操作中，当从存储器控制器10接收包括数据DATA的数据信号DQ时，存储器接口电路21可以从存储器控制器10接收切换的数据选通信号DQS以及数据DATA。存储器接口电路21可以基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。例如，存储器接口电路21可以在数据选通信号DQS的上升沿和下降沿对数据信号DQ进行采样并且获得数据DATA。
存储器接口电路21可以通过第八引脚P18向存储器控制器10发送就绪/忙碌输出信号nR/B。存储器接口电路21可以通过就绪/忙碌输出信号nR/B将存储器件20的状态信息发送到存储器控制器10。当存储器件20处于忙碌状态时(即，当在存储器件20中正在执行操作时)，存储器接口电路21可以将指示忙碌状态的就绪/忙碌输出信号nR/B发送到存储器控制器10。当存储器件20处于就绪状态时(即，当在存储器件20中未执行操作，或操作被完成时)，存储器接口电路21可以将指示就绪状态的就绪/忙碌输出信号nR/B发送到存储器控制器10。例如，当存储器件20响应于页读取命令正在从存储单元阵列23读取数据DATA时，存储器接口电路21可以将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nR/B发送到存储器控制器10。例如，当存储器件20响应于编程命令正在将数据DATA编程到存储单元阵列23时，存储器接口电路21可以将指示忙碌状态的就绪/忙碌输出信号nR/B发送到存储器控制器10。
控制逻辑电路22可以控制存储器件20的所有操作。控制逻辑电路22可以接收从存储器接口电路21获得的命令/地址CMD/ADDR。控制逻辑电路22可以响应于所接收的命令/地址CMD/ADDR生成用于控制存储器件20的其他组件的控制信号。例如，控制逻辑电路22可以生成用于将数据DATA编程到存储单元阵列23或从存储单元阵列23读取数据DATA的各种控制信号。
存储单元阵列23可以经由控制逻辑电路22的控制存储从存储器接口电路21获得的数据DATA。存储单元阵列23可以经由控制逻辑电路22的控制将所存储的数据DATA输出到存储器接口电路21。
存储单元阵列23可以包括多个存储单元。例如，多个存储单元可以是闪存单元。然而，本发明构思不限于此，存储单元可以是电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元或磁随机存取存储器(MRAM)单元。在下文中，将主要描述存储单元为NAND闪存单元的实施例。
存储器控制器10可以包括第一引脚P21至第八引脚P28和控制器接口电路11。第一引脚P21至第八引脚P28可以分别对应于存储器件20的第一引脚P11至第八引脚P18。
控制器接口电路11可以通过第一引脚P21将芯片使能信号nCE发送到存储器件20。控制器接口电路11可以通过第二引脚P22至第八引脚P28向由芯片使能信号nCE选择或使能的存储器件20发送信号，以及从由芯片使能信号nCE选择或使能的存储器件20接收信号。
控制器接口电路11可以分别通过第二引脚P22至第四引脚P24向存储器件20发送命令锁存使能信号CLE、地址锁存使能信号ALE和写使能信号nWE。控制器接口电路11可以通过第七引脚P27向存储器件20发送数据信号DQ或从存储器件20接收数据信号DQ。
控制器接口电路11可以将包括命令CMD或地址ADDR的数据信号DQ与切换的写使能信号nWE一起发送到存储器件20。控制器接口电路11可以通过发送具有使能状态的命令锁存使能信号CLE，将包括命令CMD的数据信号DQ发送到存储器件20。此外，控制器接口电路11可以通过发送具有使能状态的地址锁存使能信号ALE，将包括地址ADDR的数据信号DQ发送到存储器件20。
控制器接口电路11可以通过第五引脚P25将读取使能信号nRE发送到存储器件20。控制器接口电路11可以通过第六引脚P26从存储器件20接收数据选通信号DQS，或向存储器件20发送数据选通信号DQS。
在存储器件20的数据(DATA)输出操作中，控制器接口电路11可以生成切换的读取使能信号nRE，并将读取使能信号nRE发送到存储器件20。例如，在输出数据DATA之前，控制器接口电路11可以生成从静态(例如，高电平或低电平)改变到切换状态的读取使能信号nRE。因此，存储器件20可以基于读取使能信号nRE生成切换的数据选通信号DQS。控制器接口电路11可以从存储器件20接收包括数据DATA的数据信号DQ以及切换的数据选通信号DQS。控制器接口电路11可以基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。
在存储器件20的数据(DATA)输入操作中，控制器接口电路11可以生成切换的数据选通信号DQS。例如，在发送数据DATA之前，控制器接口电路11可以生成从静态(例如，高电平或低电平)改变到切换状态的数据选通信号DQS。控制器接口电路11可以基于数据选通信号DQS的切换时间点将包括数据DATA的数据信号DQ发送到存储器件20。
控制器接口电路11可以通过第八引脚P28从存储器件20接收就绪/忙碌输出信号nR/B。控制器接口电路11可以基于就绪/忙碌输出信号nR/B来确定存储器件20的状态信息。
图3是示出了根据本发明构思的示例性实施例的存储器件的框图。
图3是示出了图2所示的存储器件20的配置的示意框图。参考图3，存储器件20包括控制逻辑电路22、存储单元阵列23、输入/输出电路25、电压生成器26和行译码器27(例如，译码器电路)。控制逻辑电路22可以包括地址译码器24(例如，译码器电路)。如图2所示，存储器件20可以还包括存储器接口电路21。此外，虽然未在图3中示出，但是存储器件20可以还包括列逻辑、预译码器、温度传感器或命令译码器。
控制逻辑电路22通常可以控制存储器件20中的各种操作。控制逻辑电路22可以响应于来自存储器接口电路21的命令CMD和/或地址ADDR输出各种控制信号。例如，控制逻辑电路22可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。然而，本发明构思不限于其中所示的这些。地址译码器24可以具有与控制逻辑电路22分开的配置。在该情况下，地址译码器24可以输出行地址X-ADDR和列地址Y-ADDR。在根据本发明构思的实施例的存储器件20中，地址译码器24计数并输出用于确定存储单元阵列23中包括的多个存储单元中的输入/输出数据的多个输入/输出存储单元的列地址Y-ADDR。例如，数据的输入/输出可以以存储区(memory region)为单位来确定，并且地址译码器24可以顺序地计数并输出多个存储区中的每个存储区的地址。
在根据本发明构思的实施例的存储器件20中，控制逻辑电路22确定是开启还是关闭从外部电源电压生成内部工作电压的多个模拟电路中的每个模拟电路。例如，多个模拟电路可以被包括在与存储单元阵列23相邻的外围电路中，并且可以包括内部电压控制(IVC)驱动器。根据本发明构思的实施例的存储器件20中包括的控制逻辑电路22基于从地址译码器24输出的地址选择多个存储区中的一部分存储区。控制逻辑电路22被配置为单独地开启多个模拟电路中的与所选存储区相对应的一个或更多个模拟电路，以最小化在数据输入/输出操作中出现的、要由相应模拟电路消耗的电流量。然而，本发明构思不限于该实施例，并且多个模拟电路可以在各种条件下开启。因此，在数据输入/输出操作中出现的要由多个模拟电路消耗的电流量可以根据每种条件而变化。
存储单元阵列23可以包括多个存储块BLK1至BLKz(其中，z是正整数)，并且多个存储块BLK1至BLKz中的每个可以包括多个存储单元。存储单元阵列23可以通过位线BL连接到输入/输出电路25，并且可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器27。
在实施例中，存储单元阵列23可以包括3D存储单元阵列，并且3D存储单元阵列可以包括多个存储单元串。每个存储单元串可以包括连接到字线并竖直地堆叠在衬底上的存储单元。美国专利公开No.7,679,133、美国专利公开No.8,553,466、美国专利公开No.8,654,587、美国专利公开No.8,559,235和美国专利申请公开No.2011/0233648提供了3D存储单元阵列的示例，并通过引用并入本文。在实施例中，存储单元阵列23可以包括2D存储单元阵列，并且2D存储单元阵列可以包括沿行方向和列方向布置的多个存储单元串。
输入/输出电路25可以包括多个页缓冲器，并且多个页缓冲器可以通过多条位线BL分别连接到存储单元。输入/输出电路25可以响应于列地址Y-ADDR选择位线BL中的至少一条位线。输入/输出电路25可以根据操作模式作为写驱动器或感测放大器操作。例如，在编程操作期间，输入/输出电路25可以将与要编程的数据对应的位线电压施加到所选位线。在读取操作期间，输入/输出电路25可以感测所选位线的电流或电压，以感测存储在存储单元中的数据。在根据本发明构思的示例性实施例的存储器件20中，输入/输出电路25可以使用从外部电源电压转换的内部工作电压，来选择用于执行数据输入/输出的输入/输出存储区。例如，输入/输出电路25可以响应于列地址Y-ADDR来选择输入/输出数据的存储区。
电压生成器26可以基于电压控制信号CTRL_vol生成用于执行编程操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器26可以生成编程电压、读取电压、编程验证电压或擦除电压作为字线电压VWL。
响应于行地址X-ADDR，行译码器27可以选择多条字线WL之一，并且可以选择多条串选择线SSL之一。例如，在编程操作期间，行译码器27可以向所选字线施加编程电压和编程验证电压，并且可以在读取操作期间向所选字线施加读取电压。
图4是示出了根据本发明构思的示例性实施例的存储器件的示意性平面图，并且图5是示出了根据本发明构思的示例性实施例的存储器件中包括的IVC驱动器的视图。
参考图4，根据本发明构思的实施例的存储器件100包括存储单元阵列，该存储单元阵列包括：具有多个存储单元121、122、......、和128(即120)和与其对应的多个外围电路131、132、......、和138(即130)的多个存储区111、112、......、和118(即110)，以及通过电源焊盘接收外部电源电压的焊盘区PAD。例如，多个存储区110可以分别是用于执行操作的单位，并且可以被定义为多个存储阵列片(MAT)。
参考图4，根据本发明构思的示例性实施例的存储器件100包括：半导体衬底、以及沿着与半导体衬底的上表面垂直的第一方向(例如，Z方向)设置在半导体衬底上的第一存储区至第八存储区(即，110)。例如，第二存储区112可以设置为沿着与半导体衬底的上表面平行的第二方向(例如，Y方向)与第一存储区111相邻。例如，第三存储区113可以设置为沿着与半导体衬底的上表面平行并且与第二方向垂直的第三方向(例如，X方向)与第一存储区111相邻。例如，第四存储区114可以设置为沿着第三方向与第二存储区112相邻，并且沿着第二方向与第三存储区113相邻。第五存储区115至第八存储区118可以设置为沿着第二方向与第一存储区111至第四存储区114相邻并且具有第一存储区111至第四存储区114的镜像形状。例如，八(8)个存储区110可以以4×2的形状布置。例如，八(8)个存储区110可以包括：以2×2形状布置的第一存储区至第四存储区111、112、113和114，以及被设置为与第一存储区至第四存储区111、112、113和114相邻并具有其镜像形状的第五存储区至第八存储区115、116、117和118。
然而，这仅是说明性的并且本发明构思的实施例不限于此。例如，多个存储区110的数量可以是4、12或16，也可以具有其他数量。此外，多个存储区110的布置也可以与图4所示的形状不同。例如，在根据图4所示的实施例的存储器件100中，虽然外围电路130被示为设置在多个存储单元120的侧表面上，但是存储器件100不限于此。当芯片具有外围上芯片(COP)结构时，外围电路130可以具有设置在多个存储单元120下方的结构。在下文中，假设根据本发明构思的实施例的存储器件100包括具有图4所示的布置的多个存储区110。
在根据本发明构思的示例性实施例的存储器件100中，与多个存储区110分别对应的外围电路130独立地操作。例如，独立的控制信号可以分别输入到多个存储区110。接收控制信号中的任何一个的多个存储区110中的每个可以根据所接收的控制信号执行操作。由多个存储区110执行的操作可以是读取操作、编程操作和擦除操作之一，并且多个存储区110可以同时执行不同的操作。
在根据本发明构思的示例性实施例的存储器件100中，焊盘区PAD设置在第一存储区111和第二存储区112的侧表面上。焊盘区PAD还可以设置在以第一存储区111和第二存储区112的镜像形状设置的第五存储区115和第六存储区116的侧表面上。例如，焊盘区PAD可以将通过电源焊盘施加的外部电源电压传输到外围电路130。然而，焊盘区PAD的形状和配置不限于图4中所示的这些。
在根据本发明构思的示例性实施例的存储器件100中，外围电路130包括多个模拟电路，用于将外部电源电压转换为用于多个存储区110的操作的内部工作电压。例如，包括在第一存储区111中的第一外围电路131可以包括多个第一模拟电路131a、131b、......、和131f。例如，多个第一模拟电路131a、131b、......、和131f中的每个可以是IVC驱动器。同样地，包括在多个存储区110中的外围电路130可以包括多个模拟电路。多个模拟电路可以设置在彼此相邻的第一存储区111和第二存储区112之间的空间中，以及彼此相邻的第三存储区113和第四存储区114之间的空间中。此外，多个模拟电路可以设置在彼此相邻的第五存储区115和第六存储区116之间的空间中，以及彼此相邻的第七存储区117和第八存储区118之间的空间中。例如，模拟电路可以设置在第一存储区111与第二存储区112之间、第三存储区113与第四存储区114之间、第五存储区115与第六存储区116之间、以及第七存储区117与第八存储区118之间。
如图4所示，可以以半导体芯片所需的集成度分布和布置多个IVC驱动器。例如，多个存储区110中的每个可以包括与其对应的多个IVC驱动器。图4示出了多个存储区110中的每个包括六(6)个IVC驱动器，但是本发明构思的实施例不限于此。例如，外围电路130中包括的IVC驱动器的数量可以根据需要而变化。例如，多个存储区110中的每个可以具有与其对应的九(9)个IVC驱动器，以及可以具有与其对应的十六(16)个IVC驱动器。在示例性实施例中，特定存储区或诸如存储区111的MAT包括N(例如，6、9等)个IVC驱动器，每个IVC驱动器对应于特定存储区的多个部分中的一个独立(distinct)部分。多个部分可以对应于单个MAT，并且可以存在多个MAT。从主机或存储器控制器10接收的地址(例如，ADDRa、ADDRb等)可以识别不同的MAT和所识别的MAT内的不同部分。地址译码器24可以对地址执行数学计算以确定识别相应MAT和相应部分的元组(tuple)。该元组可以识别多个IVC驱动器中的不同的IVC驱动。
NAND闪存可以将外部施加的外部电源电压转换为内部工作电压，并将内部工作电压用作存储器件的工作电源。例如，外部电源电压可以是大约2.5V到3.5V，而内部工作电压可以是大约2.0V。在根据本发明构思的实施例的存储器件100中，外围电路130中包括的控制逻辑电路确定是开启还是关闭多个模拟电路中的每个。因此，要被开启的多个模拟电路可以将外部电源电压转换为内部工作电压。然而，存储器件的操作所需的内部工作电压不限于一(1)个值，并且可以根据存储器件的操作而变化。例如，由控制逻辑电路开启的模拟电路的数量可以基于存储单元的操作来确定。
在根据本发明构思的示例性实施例的存储器件100中，模拟电路是如图5中所示的逻辑电路50。参考图5，模拟电路是IVC驱动器，该IVC驱动器包括逻辑门，诸如，或(OR)门51a、51b、51c和51d，或非(NOR)门52，多路复用器53a和53b以及与非(NAND)门54。一起参考图4，根据本发明构思的实施例的存储器件100可以包括与第一存储区至第八存储区分别对应的多个第一模拟电路至多个第八模拟电路。例如，多个第一模拟电路131a、131b、......、和131f是否被开启可以独立于其余的第二模拟电路至第八模拟电路是否被开启来确定。同样地，多个第二模拟电路至多个第八模拟电路中的每个是否被开启也可以独立于其余的(一个或多个)模拟电路是否被开启来确定。
在根据本发明构思的示例性实施例的存储器件100中，可以在各种条件下确定模拟电路是开启还是关闭。每种条件可以包括关于多个模拟电路中的每个是否根据在其中访问数据的存储区被开启的信息。例如，包括在存储器件100中的控制逻辑电路可以根据第一条件或与第一条件不同的第二条件之一来选择多个存储区的一部分，并且可以开启与所选存储区相对应的IVC驱动器。相反，第二条件可以比第一条件消耗更多的电流，但是可以是简化IVC驱动器的开/关操作的条件。例如，第一条件可以是使要由IVC驱动器消耗的电流量最小化的条件。例如，在数据输入/输出操作中，根据第一条件选择的存储区的数量可以等于或小于根据第二条件选择的存储区的数量。
参考图5，根据本发明构思的实施例的存储器件100使用具有逻辑门的IVC驱动器，该逻辑门被提供有关于第一条件和第二条件的信息，以优化在数据输入/输出操作中要被开启的IVC驱动器的数量。然而，这仅是说明性的并且本发明构思的实施例不限于此。例如，IVC驱动器可以包括具有关于两个或更多个条件的信息的逻辑门。此外，IVC驱动器的逻辑电路50不限于图5所示的这些，并且可以以用于从外部电源电压生成内部工作电压的各种形式来实现。稍后将描述根据本发明构思的实施例的用于开启存储器件中的IVC驱动器的条件的描述。
图6是示出了根据本发明构思的示例性实施例的存储器件的数据输入/输出操作的视图。
参考图6，根据本发明构思的实施例的存储器件可以通过执行预定操作向/从多个存储单元输入/输出数据。例如，可以对彼此分离的存储区中的每个存储区顺序地执行向/从多个存储单元输入/输出数据的操作。例如，分别包括在多个存储区MAT1、MAT2、......、和MAT8中的多个存储单元的数据输入/输出操作可以包括第一时段P1以及在第一时段P1之后的第二时段P2，在第一时段P1中数据输入/输出信号DATA I/O被顺序地激活以顺序地输入/输出数据，在第二时段P2中数据输入/输出信号DATA I/O被去激活(deactivated)。例如，在第一时段P1和第二时段P2中，从外部存储器控制器接收的芯片使能信号nCE处于使能状态(例如，低电平)。一起参考图2，在根据本发明构思的示例性实施例的半导体器件中，在芯片使能信号nCE处于使能状态的第一时段P1和第二时段P2中，可以发送和接收多个信号CLE、ALE、nWE、nRE、DQS、DQ和nR/B。因此，包括在半导体器件20中的控制逻辑电路22可以接收命令CMD和地址ADDR，以控制半导体器件的操作。例如，根据本发明构思的示例性实施例的存储器件可以通过第一时段P1和第二时段P2向/从多个存储区MAT1、MAT2、......、和MAT8输入/输出数据。
第一时段P1包括多个子时段SP1、SP2、......、和SP8，其分别对应于多个存储区MAT1、MAT2、......、和MAT8。存储器件20可以在分别对应于多个存储区MAT1、MAT2、......、和MAT8的子时段中输入/输出数据。例如，存储器件20可以在第一子时段SP1中向/从第一存储区MAT1输入/输出数据，并且可以在第一子时段SP1之后的第二子时段SP2中向/从第二存储区MAT2输入/输出数据。类似地，可以分别在第三子时段至第八子时段SP3、SP4、......、和SP8中顺序地执行向/从第三存储区至第八存储区MAT3、MAT4、......、和MAT8输入/输出数据。
如上所述，为了向/从多个存储区MAT1、MAT2、......、和MAT8输入/输出数据，会需要将外部电源电压转换为内部工作电压。在根据本发明构思的示例性实施例的存储器件中，外部电源电压通过多个模拟电路被转换为内部工作电压。例如，多个模拟电路根据在其中执行数据输入/输出的存储区被选择性地开启，并且要被开启的多个模拟电路生成用于操作与每个模拟电路相对应的存储区的内部工作电压。在子时段中执行数据输入/输出的存储区可以与包括要被开启的多个模拟电路的存储区不同。例如，在其中不执行数据输入/输出的至少一个存储区中包括的多个模拟电路可以与在其中执行数据输入/输出的存储区中包括的多个模拟电路一起被开启。例如，在其中执行数据输入/输出的存储区可以被定义为输入/输出存储区，并且包含要被开启的多个模拟电路的存储区可以被定义为选定存储区。随着数据输入/输出被执行，输入/输出存储区和选定存储区可以顺序地改变。
参考图6，关于根据本发明构思的示例性实施例的存储器件的数据输入/输出操作，芯片使能信号nCE在第一时段P1和第二时段P2中处于使能状态。第一时段P1可以包括第一子时段至第八子时段SP1、SP2、......、和SP8。例如，在第一子时段SP1中，第一存储区MAT1的数据输入/输出信号DATA I/O被激活以执行数据输入/输出。在该情况下，第一存储区MAT1可以是输入/输出存储区。例如，在第一子时段SP1中，与输入/输出存储区相对应的第一存储区MAT1中包括的第一IVC驱动器(1st IVC DRV)和第二存储区MAT2中包括的第二IVC驱动器(2nd IVC DRV)中的至少一个可以被开启。在该情况下，第一存储区MAT1和第二存储区MAT2可以是选定存储区。
在实施例中，选定存储区而不是输入/输出存储区包括：在针对当前输入/输出存储区执行数据输入/输出之后执行数据输入/输出的预备输入/输出存储区。例如，在第二存储区MAT2中，在第一子时段SP1之后出现的第二子时段SP2中执行数据输入/输出。在第一子时段SP1中，为了提前设置第二存储区MAT2，在第二子时段SP2之前开启第二IVC驱动器(2ndIVC DRV)。然而，这仅是说明性的并且本发明构思的实施例不限于此。在实施例中，选定存储区而不是输入/输出存储区还包括除了预备输入/输出存储区之外的存储区。
图7是示出了根据本发明构思的示例性实施例的存储器件的执行数据输入/输出操作的方法的流程图。
参考图7，根据本发明构思的实施例的存储器件可以优化要被开启的IVC驱动器的数量，同时顺序地执行多个存储区的数据输入/输出操作，以减少要消耗的电流量。
图7的方法包括从地址译码器输入计数地址(S110)。例如，地址译码器可以输出基于施加的信号计数的地址，并且输入/输出电路可以接收该地址。例如，输入到输入/输出电路的地址可以是列地址。
图7的方法包括输入/输出电路基于所接收的地址选择用于执行数据输入/输出的输入/输出存储区(S120)。会需要将外部电源电压转换为内部工作电压以执行数据输入/输出。例如，地址译码器24可以通过对接收的地址进行计算来确定输入/输出存储区对应于图4中的存储区111。例如，如果地址范围是从0到799，则地址0到199可以对应于存储区111，地址200到399可以对应于存储区112，地址400到599可以对应于存储区113，并且地址600到799可以对应于存储区114。所选的输入/输出存储区可以对应于多个MAT之中的特定MAT。
在根据本发明构思的实施例的存储器件中，外部电源电压由IVC驱动器转换为内部工作电压。图7的方法还包括：存储器件中包括的控制逻辑电路根据存储器件的操作所需消耗的电流量来确定与选定存储区的范围相关的条件(S130)。
图7的方法还包括控制逻辑电路优化要被开启的IVC驱动器的数量(S140)。
图7的方法还包括开启优化数量的IVC驱动器(S150)。
图7的方法还包括优化数量的IVC驱动器将外部电源电压转换为内部工作电压，用于在输入/输出存储区中执行数据输入/输出(S160)。例如，内部工作电压可以根据选定存储区的操作而变化。
图7的方法还包括根据本发明构思的实施例的存储器件使用转换后的内部工作电压来执行选定存储区的数据输入/输出(S170)。
用于多个存储区的数据输入/输出可以在如上所述的多个子时段中顺序地执行。例如，在对选定存储区执行数据输入/输出之后，执行检查所有存储区的数据输入/输出是否已经完成的处理(S180)。当存在数据输入/输出未完成的存储区时，可以重复执行从地址译码器重新输入新计数的地址的操作S110至S180。当所有存储区的数据输入/输出已被完成时，可以在移动到第二时段之后执行存储器件的下一操作(S190)。
图7中所示的存储器件的操作的流程图仅是说明性的并且本发明构思的实施例不限于此。根据本发明构思的实施例的存储器件使用基于从地址译码器计数的地址选择性地开启IVC驱动器的技术，并且可以通过使用该技术顺序地操作多个存储区。其他操作可以被省略或改变，并且此外，可以以改变的顺序执行其他操作。
图8是示出了通用存储器件的数据输入/输出操作的视图。
通用存储器件可以以与根据图4所示的本发明构思的实施例的存储器件的方式类似的方式操作。例如，通用存储器件可以使用IVC驱动器将外部电源电压转换为内部工作电压，并可以使用转换后的内部工作电压顺序地执行多个存储区的数据输入/输出。
另外，参考图8，在通用存储器件中，分别包括在多个存储区MAT1、MAT2、......、和MAT8中的多个存储单元的数据输入/输出操作包括第一时段P1以及在第一时段P1之后的第二时段P2，在第一时段P1中数据输入/输出信号DATA I/O被顺序地激活以顺序地输入/输出数据，在第二时段P2中数据输入/输出信号DATA I/O被去激活。第一时段P1可以包括分别对应于多个存储区MAT1、MAT2、......、和MAT8的多个子时段SP1、SP2、......、和SP8。通用存储器件可以在分别对应于多个存储区MAT1、MAT2、......、和MAT8的子时段中输入/输出数据。在第一时段P1和第二时段P2中，从外部存储器控制器接收的芯片使能信号nCE处于使能状态(例如，低电平)。
与图6所示的根据本发明构思的实施例的存储器件不同，包括在通用存储器件中的IVC驱动器(即，1st IVC DRV、2nd IVC DRV、......、和8th IVC DRV)在第一时段P1和第二时段P2中始终开启，而不管存储区MAT1、MAT2、......、和MAT8的数据输入/输出信号DATAI/O如何。例如，第一存储区MAT1可以包括多个第一IVC驱动器(1st IVC DRV)，并且多个第一IVC驱动器(1st IVC DRV)可以将外部电源电压转换为第一存储区MAT1操作所需的内部工作电压。在该情况下，多个第一IVC驱动器(1st IVC DRV)中的至少一个被开启。开启的IVC驱动器除了在第一存储区MAT1上执行数据输入/输出的第一子时段SP1保持开启状态之外，还在整个第一时段P1保持开启状态。
随着非易失性存储器件的数据输入/输出速度增加，在非易失性存储器件中使用的IVC驱动器的数量会增加。当增加数量的IVC驱动器操作时，以与图8中所示的通用存储器件类似的方式，不必要消耗的电流量会增加。因此，当在非易失性存储器件中使用的IVC驱动器以与根据本发明构思的实施例的存储器件类似的方式被选择性地开启时，可以减少要消耗的电流量，并且可以改进非易失性存储器件的性能。
图9和图10是示出了根据本发明构思的示例性实施例的存储器件的数据输入/输出操作的视图。
图9示出了在用于最小化IVC驱动器消耗的电流量的第一条件下存储器件的数据输入/输出操作。图10可以示出在生成内部工作电压时在与第一条件不同的第二条件下，存储器件的数据输入/输出操作。例如，根据本发明构思的示例性实施例的存储器件可以在根据第一条件和第二条件的数据输入/输出操作期间，优化开启的IVC驱动器的数量，以减少不必要消耗的电流量。
根据本发明构思的示例性实施例的存储器件最小化在多个子时段SP1、SP2、......、和SP8中开启的IVC驱动器的数量，以最小化要由IVC驱动器消耗的电流量。图8中所示的通用存储器件可以包括八(8)个存储区MAT1、MAT2、......、和MAT8。如上所述，被开启以生成内部工作电压的多个模拟电路可以在第一时段P1中保持开启状态。例如，包括在第一时段中开启的多个模拟电路的存储区的数量可以是八个。由于在第八子时段SP8中开启的模拟电路在第二时段P2中保持开启状态，因此包括在第二时段中开启的多个模拟电路的存储区的数量也是八个。
在根据本发明构思的示例性实施例的存储器件中，其中IVC驱动器根据第一条件和第二条件被选择性地开启，包括要被开启的多个模拟电路的存储区的数量可以小于上述数量。
参考图9，在根据本发明构思的示例性实施例的存储器件中，为了根据第一条件选择性地开启IVC驱动器，包括在第一时段期间开启的多个模拟电路的存储区的数量的范围可以是在2到4之间。例如，包括在第一子时段SP1、第二子时段SP2、第五子时段SP5、第六子时段SP6和第八子时段SP8中开启的多个模拟电路的存储区的数量是二个。例如，第一IVC驱动器和第二IVC驱动器在第一子时段SP1期间开启，第二IVC驱动器和第三IVC驱动器在第二子时段SP2期间开启，第五IVC驱动器和第六IVC驱动器在第五子时段SP5期间开启，并且第六IVC驱动器和第八IVC驱动器在第八子时段SP8期间开启。例如，包括在第三子时段SP3和第七子时段SP7中开启的多个模拟电路的存储区的数量是三个。例如，第一IVC驱动器、第三IVC驱动器和第四IVC驱动器在第三子时段SP3期间开启，而第五IVC驱动器、第七IVC驱动器和第八IVC驱动器在第七子时段SP7期间开启。例如，包括在第四子时段SP4中开启的多个模拟电路的存储区的数量是四个。例如，第二IVC驱动器、第四IVC驱动器、第五IVC驱动器和第六IVC驱动器在第四子时段SP4期间开启。例如，在第一条件下操作的存储器件可以在第一时段中生成用于平均数量为大约2.5个存储区中的存储区的数据输入/输出的内部工作电压。在第二时段中，在第六存储区MAT6和第八存储区MAT8中开启的多个模拟电路(该多个模拟电路包括在第八子时段SP8中开启的模拟电路)可以被包括。
参考图10，在根据本发明构思的示例性实施例的存储器件中，为了根据第二条件选择性地开启IVC驱动器，包括在第一时段期间开启的多个模拟电路的存储区的数量的范围可以在2到6之间。例如，包括在第一子时段SP1和第五子时段SP5中开启的多个模拟电路的存储区的数量可以是两个。例如，包括在第二子时段SP2和第六子时段SP6中开启的多个模拟电路的存储区的数量可以是三个。例如，包括在第三子时段SP3、第七子时段SP7和第八子时段SP8中开启的多个模拟电路的存储区的数量可以是四个。例如，包括在第四子时段SP4中开启的多个模拟电路的存储区的数量可以是六个。例如，在第二条件下操作的存储器件可以在第一时段中生成用于平均数量为大约3.5个存储区中的存储区的数据输入/输出的内部工作电压。在第二时段中，在第五存储区MAT5至第八存储区MAT8中开启的多个模拟电路(该多个模拟电路包括在第八子时段SP8中开启的模拟电路)可以被包括。
与图8中所示的通用存储器件的操作相比，IVC驱动器要消耗的电流量可以被减少大约40％到70％。因此，可以减少不必要消耗的电流量，并且可以进一步提高非易失性存储器件的性能。然而，这仅是说明性的，并且本发明构思的实施例不限于此。例如，包括在一定规则下开启的多个模拟电路的存储区的数量可以根据条件而变化。
图11至图24是示出了根据图9和图10中示出的实施例的存储器件的操作的平面图。
在根据本发明构思的实施例的存储器件中，如上所述，包括要被开启的多个模拟电路的存储区的数量可以根据条件而变化。为了优化要被开启的IVC驱动器的数量，可以在一定规则下选择包括要被开启的多个模拟电路的存储区。例如，选定存储区可以包括输入/输出存储区和预备输入/输出存储区。例如，输入/输出存储区可以是包括执行数据输入/输出的多个存储单元的存储区，并且可以是对应于当前子时段的存储区。例如，预备输入/输出存储区可以是包括在下一子时段中执行数据输入/输出的多个存储单元的存储区，并且可以是对应于下一子时段的存储区。
在根据本发明构思的实施例的存储器件中，当另一存储区设置在焊盘区与存储区(诸如第三存储区、第四存储区、第七存储区和第八存储区)之间时，该另一存储区可以作为焊盘区与存储区之间的路径。例如，关于存储器件的数据输入/输出操作，可以进一步开启设置在该路径中的存储区中包括的多个模拟电路中的至少一个。
图11示出了根据本发明构思的示例性实施例的存储器件200中的第一子时段中的输入/输出存储区和选定存储区，其在第一条件和第二条件下可以相同。存储器件200包括存储单元阵列，该存储单元阵列包括具有多个存储单元221、222、......、和228(即，220)和与其对应的多个外围电路(在下文可以称为多个模拟电路)231、232、......、和238(即，230)的多个存储区211、212、......、和218(即，210)。例如，在第一子时段中执行数据输入/输出的输入/输出存储区可以是第一存储区211。在第一子时段中可作为输入/输出存储区的第一存储区211中包括的多个第一模拟电路231中的至少一个可以被开启。此外，在第一子时段中可作为预备输入/输出存储区的第二存储区212中包括的多个第二模拟电路232中的至少一个可以被开启。然而，本发明构思不限于此，根据实施例的存储器件200可以开启多个第三模拟电路233中的至少一个，以提前在第一子时段中设置第三存储区213中的数据输入/输出。
图12和图13示出了根据本发明构思的实施例的存储器件300a和300b中的第二子时段中的输入/输出存储区和选定存储区。根据本发明构思的实施例的存储器件300a或300b包括存储单元阵列，该存储单元阵列包括具有多个存储单元321、322、......、和328(即320)和与其对应的多个外围电路331、332、......、和338(即330)的多个存储区311、312、......、和318(即，310)。例如，图12示出了在第一条件下的存储器件300a，并且图13示出了在第二条件下的存储器件300b。例如，在第二子时段中执行数据输入/输出的输入/输出存储区可以是第二存储区312。在第二子时段中可作为输入/输出存储区的第二存储区312中包括的多个第二模拟电路332中的至少一个可以被开启。此外，在第二子时段中可作为预备输入/输出存储区的第三存储区313中包括的多个第三模拟电路333中的至少一个也可以被开启。
第一存储区311可以设置在包括第三模拟电路333的第三存储区313与焊盘区PAD之间。可以进一步开启设置在路径中的第一存储区311中包括的多个第一模拟电路331中的至少一个，以将施加到焊盘区PAD的外部电源电压传送到第三存储区313。
图14和图15示出了根据本发明构思的实施例的存储器件400a和400b中的第三子时段中的输入/输出存储区和选定存储区。根据本发明构思的实施例的存储器件400a或400b包括存储单元阵列，该存储单元阵列包括具有多个存储单元421、422、......、和428(即420)和与其对应的多个外围电路431、432、......、和438(即430)的多个存储区411、412、......、和418(即，410)。例如，图14可以示出在第一条件下的存储器件400a，图15可以示出在第二条件下的存储器件400b。例如，在第三子时段中执行数据输入/输出的输入/输出存储区可以是第三存储区413。在第三子时段中可作为输入/输出存储区的第三存储区413中包括的多个第三模拟电路433中的至少一个可以被开启。此外，在第三子时段中可作为预备输入/输出存储区的第四存储区414中包括的多个第四模拟电路434中的至少一个也可以被开启。
第一存储区411可以设置在包括第三模拟电路433的第三存储区413与焊盘区PAD之间。可以进一步开启设置在路径中的第一存储区411中包括的多个第一模拟电路431中的至少一个，以将施加到焊盘区PAD的外部电源电压传送到第三存储区413。同样地，可以进一步开启第二存储区412中包括的多个第二模拟电路432中的至少一个，以将外部电源电压传送到第四存储区414。
图16和图17示出了根据本发明构思的示例性实施例的存储器件500a和500b中的第四子时段中的输入/输出存储区和选定存储区。根据本发明构思的实施例的存储器件500a或500b包括存储单元阵列，该存储单元阵列包括具有多个存储单元521、522、......、和528(即520)和与其对应的多个外围电路531、532、......、和538(即530)的多个存储区511、512、......、和518(即，510)。例如，图16可以示出在第一条件下的存储器件500a，图17可以示出在第二条件下的存储器件500b。例如，在第四子时段中执行数据输入/输出的输入/输出存储区可以是第四存储区514。在第四子时段中可作为输入/输出存储区的第四存储区514中包括的多个第四模拟电路534中的至少一个可以被开启。此外，在第四子时段中可作为预备输入/输出存储区的第五存储区515中包括的多个第五模拟电路535中的至少一个也可以被开启。
以与第三子时段中的操作类似的方式，可以进一步开启设置在第四存储区514与焊盘区PAD之间的第二存储区512中包括的多个第二模拟电路532中的至少一个。此外，设置在第二存储区512与第五存储区515之间的第六存储区516中包括的多个第六模拟电路536中的至少一个也可以一起被开启。多个第三模拟电路533中的至少一个和多个第一模拟电路531中的至少一个可以被进一步开启以改进存储器件500a和500b的操作。
图18示出了根据本发明构思的示例性实施例的存储器件600中的第五子时段中的输入/输出存储区和选定存储区，其在第一条件和第二条件下可以相同。根据本发明构思的实施例的存储器件600包括存储单元阵列，该存储单元阵列包括具有多个存储单元621、622、......、和628(即，620)和与其对应的多个外围电路631、632、......、和638(即，630)的多个存储区611、612、......、和618(即，610)。例如，在第五子时段中执行数据输入/输出的输入/输出存储区可以是第五存储区615。在第五子时段中可作为输入/输出存储区的第五存储区615中包括的多个第五模拟电路635中的至少一个可以被开启。此外，在第五子时段中可作为预备输入/输出存储区的第六存储区616中包括的多个第六模拟电路636中的至少一个也可以被开启。
图19和图20示出了根据本发明构思的示例性实施例的存储器件700a和700b中的第六子时段中的输入/输出存储区和选定存储区。根据本发明构思的实施例的存储器件700a或700b包括存储单元阵列，该存储单元阵列包括具有多个存储单元721、722、......、和728(即，720)和与其对应的多个外围电路731、732、......、和738(即，730)的多个存储区711、712、......、和718(即，710)。例如，图19可以示出在第一条件下的存储器件700a，图20可以示出在第二条件下的存储器件700b。例如，在第六子时段中执行数据输入/输出的输入/输出存储区可以是第六存储区716。在第六子时段中可作为输入/输出存储区的第六存储区716中包括的多个第六模拟电路736中的至少一个可以被开启。此外，在第六子时段中可作为预备输入/输出存储区的第七存储区717中包括的多个第七模拟电路737中的至少一个也可以被开启。此外，以与第二子时段中的操作类似的方式，可以进一步开启设置在第七存储区717与焊盘区PAD之间的第五存储区715中包括的多个第五模拟电路735中的至少一个。
图21和图22示出了根据本发明构思的示例性实施例的存储器件800a和800b中的第七子时段中的输入/输出存储区和选定存储区。根据本发明构思的实施例的存储器件800a或800b包括存储单元阵列，该存储单元阵列包括具有多个存储单元821、822、......、和828(即，820)和与其对应的多个外围电路831、832、......、和838(即，830)的多个存储区811、812、......、和818(即，810)。例如，图21可以示出在第一条件下的存储器件800a，图22可以示出在第二条件下的存储器件800b。例如，在第七子时段中执行数据输入/输出的输入/输出存储区可以是第七存储区817。在第七子时段中可作为输入/输出存储区的第七存储区817中包括的多个第七模拟电路837中的至少一个可以被开启。此外，在第七子时段中可作为预备输入/输出存储区的第八存储区818中包括的多个第八模拟电路838中的至少一个也可以被开启。此外，以与第三子时段的操作类似的方式，可以进一步开启设置在第七存储区817与焊盘区PAD之间的第五存储区815中包括的多个第五模拟电路835中的至少一个。同样地，可以进一步开启设置在第八存储区818与焊盘区PAD之间的第六存储区816中包括的多个第六模拟电路836中的至少一个。
图23和图24可以是示出根据本发明构思的示例性实施例的存储器件900a和900b中的第八子时段中的输入/输出存储区和选定存储区的视图。根据本发明构思的实施例的存储器件900a或900b包括存储单元阵列，该存储单元阵列包括具有多个存储单元921、922、......、和928(即，920)和与其对应的多个外围电路931、932、......、和938(即，930)的多个存储区911、912、......、和918(即，910)。例如，图23可以示出在第一条件下的存储器件900a，图24可以示出在第二条件下的存储器件900b。例如，在第八子时段中执行数据输入/输出的输入/输出存储区可以是第八存储区918。在第八子时段中可作为输入/输出存储区的第八存储区918中包括的多个第八模拟电路938中的至少一个可以被开启。此外，以与第四子时段的操作类似的方式，可以进一步开启设置在第八存储区918与焊盘区PAD之间的第六存储区916中包括的多个第六模拟电路936中的至少一个。同样地，可以进一步开启多个第七模拟电路937中的至少一个和多个第五模拟电路935中的至少一个。
图25是示出了根据本发明构思的示例性实施例的可应用于存储器件的BVNAND结构的视图。
参考图25，存储器件1000可以具有芯片对芯片(C2C)结构。C2C结构可以指通过如下方法形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片不同的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合。在该情况下，接合工艺可以包括将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属包括铜(Cu)时，使用Cu-Cu接合。然而，实施例不限于此。例如，接合金属也可以由铝(Al)或钨(W)形成。
存储器件1000的外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底1210、层间绝缘层1215、形成在第一衬底1210上的多个电路元件1220a，1220b和1220c、分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施例中，第一金属层1230a、1230b和1230c可以由具有相对高电阻率的钨形成，并且第二金属层1240a、1240b和1240c可以由具有相对低电阻率的铜形成。
在说明书中，虽然仅示出和描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是实施例不限于此，一个或更多个附加金属层可以进一步形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的一个或更多个附加金属层的至少一部分可以由电阻率低于形成第二金属层1240a、1240b和1240c的铜的电阻率的铝等形成。
层间绝缘层1215可以设置在第一衬底1210上并覆盖多个电路元件1220a、1220b和1220c，第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。层间绝缘层1215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属1271b和1272b可以在字线接合区域WLBA中形成在第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属1271b和1272b可以电接合到单元区域CELL的上接合金属1371b和1372b。下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜、钨等形成。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底1310和公共源极线1320。在第二衬底1310上，多条字线1331至1338(即，1330)可以沿着与第二衬底1310的上表面垂直的方向(Z轴方向)堆叠。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线1330之上和之下，并且多条字线1330可以设置在至少一条串选择线与至少一条接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以沿着与第二衬底1310的上表面垂直的方向(Z轴方向)延伸，并穿过多条字线1330、至少一条串选择线、以及至少一条接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触，第二金属层1360c可以是位线。在实施例中，位线1360c可以沿着与第二衬底1310的上表面平行的第一方向(Y轴方向)延伸。
在图25所示的实施例中，其中设置有沟道结构CH和位线1360c的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线1360c可以电连接到在外围电路区域PERI中提供页缓冲器1393的电路元件1220c。位线1360c可以连接到单元区域CELL中的上接合金属1371c和1372c，并且上接合金属1371c和1372c可以连接到与页缓冲器1393的电路元件1220c连接的下接合金属1271c和1272c。
在字线接合区域WLBA中，字线1330可以沿着与第二衬底1310的上表面平行并且与第一方向垂直的第二方向(X轴方向)延伸，并且字线1330可以连接到多个单元接触插塞1341至1347(即，1340)。多条字线1330和多个单元接触插塞1340可以在由沿着第二方向延伸不同长度的多条字线1330的至少一部分提供的焊盘中彼此连接。第一金属层1350b和第二金属层1360b可以顺序地连接到与多条字线1330连接的多个单元接触插塞1340的上部。多个单元接触插塞1340可以在字线接合区域WLBA中通过单元区域CELL的上接合金属1371b和1372b以及外围电路区域PERI的下接合金属1271b和1272b连接到外围电路区域PERI。
多个单元接触插塞1340可以电连接到在外围电路区域PERI中形成行译码器1394的电路元件1220b。在实施例中，形成行译码器1394的电路元件1220b的工作电压可以不同于形成页缓冲器1393的电路元件1220c的工作电压。例如，形成页缓冲器1393的电路元件1220c的工作电压可以大于形成行译码器1394的电路元件1220b的工作电压。
在根据本发明构思的实施例的存储器件1000中，单元接触插塞(未示出)可以电连接到在外围电路区域PERI中形成包括IVC驱动器的多个模拟电路的电路元件。如上所述，形成多个模拟电路的电路元件可以分别对应于设置在其上的单元区域CELL。通过输入/输出焊盘1205和1305施加的外部电源电压可以由多个模拟电路转换为内部工作电压。内部工作电压可以根据存储器件1000的操作而变化，并且由外围电路区域PERI中包括的电路元件形成的控制逻辑电路可以通过内部工作电压来操作根据本发明构思的实施例的存储器件1000。
公共源极线接触插塞1380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞1380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380的上部上。例如，其中设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部焊盘接合区域PA。
输入/输出焊盘1205和1305可以设置在外部焊盘接合区域PA中。参考图25，覆盖第一衬底1210的下表面的下绝缘层1201可以形成在第一衬底1210下方，并且第一输入/输出焊盘1205可以形成在下绝缘层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一个，并且可以通过下绝缘层1201与第一衬底1210分开。另外，可以在第一输入/输出接触插塞1203与第一衬底1210之间设置侧绝缘膜，以将第一输入/输出接触插塞1203与第一衬底1210电分开。
参考图25，覆盖第二衬底1310的上表面的上绝缘层1301可以形成在第二衬底1310上，并且第二输入/输出焊盘1305可以设置在上绝缘层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一个。在实施例中，第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303经由金属图案1272a和2271a电连接到电路元件1220a。
根据实施例，第二衬底1310和公共源极线1320不设置在其中设置有第二输入/输出接触插塞1303的区域中。此外，在实施例中，第二输入/输出焊盘1305在第三方向(Z轴方向)上不与字线1330交叠。参考图25，第二输入/输出接触插塞1303可以沿着与第二衬底1310的上表面平行的方向与第二衬底1310分开，并且第二输入/输出接触插塞1303可以穿过单元区域CELL的层间绝缘层1315以连接到第二输入/输出焊盘1305。
根据实施例，可以选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。例如，存储器件1000可以仅包括设置在第一衬底1210上的第一输入/输出焊盘1205或设置在第二衬底1310上的第二输入/输出焊盘1305。可选择地，存储器件1000可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305二者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每个区域中，设置在最上面的金属层上的金属图案可以被提供作为虚设图案，或者最上面的金属层可以不存在。
在外部焊盘接合区域PA中，存储器件1000可以包括位于外围电路区域PERI的最上面的金属层中的下金属图案1273a，其对应于形成在单元区域CELL的最上面的金属层中的上金属图案1372a，并且下金属图案1273a与单元区域CELL的上金属图案1372a具有相同的截面形状以彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a可以不连接到接触。上金属图案1372a可以通过接触1371a连接到第二金属层1360a。类似地，在外部焊盘接合区域PA中，上金属图案1372a可以形成在单元区域CELL的最上面的金属层中，该上金属图案1372a对应于形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a，并且具有与外围电路区域PERI的下金属图案1273a相同的形状。
下接合金属1271b和1272b可以在字线接合区域WLBA中形成在第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过接合电连接到单元区域CELL的上接合金属1371b和1372b。
进一步地，在位线接合区域BLBA中，上金属图案1392可以形成在单元区域CELL的最上面的金属层中，该上金属图案1392对应于形成在外围电路区域PERI的最上面的金属层中的下金属图案1252，并且具有与外围电路区域PERI的下金属图案1252相同的截面形状。在单元区域CELL的最上面的金属层中形成的上金属图案1392上可以不形成接触。下金属图案1252可以具有接触1251，以连接到第二金属层1240c。
根据本发明构思的示例性实施例的存储器件针对输入/输出数据的多个MAT选择性地仅开启顺序地与根据从地址译码器输出的计数选择的MAT对应的IVC驱动器。因此，可以减少形成用于数据输入/输出的内部工作电压所消耗的电流量。
虽然上面已经说明和描述了实施例，但是对于本领域技术人员来说明显的是，可以在不脱离本发明构思的范围的情况下进行修改和变化。

Claims (20)

1.一种非易失性存储器件，所述非易失性存储器件包括：
第一存储区，所述第一存储区包括多个第一存储单元和多个第一模拟电路；
第二存储区，所述第二存储区包括多个第二存储单元和多个第二模拟电路；
控制逻辑电路，所述控制逻辑电路基于从外部存储器控制器施加的外部信号来确定是开启还是关闭所述多个第一模拟电路和所述多个第二模拟电路，其中，所述多个第一模拟电路和所述多个第二模拟电路中的每个模拟电路在被开启时将外部电源电压转换为用于所述多个第一存储单元和所述多个第二存储单元中的每个存储单元的操作的内部工作电压；以及
输入/输出电路，所述输入/输出电路选择使用所述内部工作电压执行数据输入/输出的输入/输出存储区，
其中，所述多个第一存储单元的数据输入/输出和所述多个第二存储单元的数据输入/输出被顺序地执行，并且当所述多个第一存储单元的数据输入/输出被执行时，所述多个第二模拟电路中的至少一个第二模拟电路与所述多个第一模拟电路的至少一个第一模拟电路一起被开启。
2.根据权利要求1所述的非易失性存储器件，其中，所述多个第一存储单元和所述多个第二存储单元的数据输入/输出的时段包括第一时段以及在所述第一时段之后的第二时段，在所述第一时段中数据输入/输出信号被激活，在所述第二时段中所述数据输入/输出信号被去激活，并且
在所述第一时段和所述第二时段中，从所述外部存储器控制器接收的芯片使能信号处于使能状态。
3.根据权利要求1所述的非易失性存储器件，还包括：
第三存储区，所述第三存储区包括多个第三存储单元和多个第三模拟电路；以及
第四存储区，所述第四存储区包括多个第四存储单元和多个第四模拟电路，
其中，分别包括在所述第一存储区至所述第四存储区中的所述多个第一存储单元至所述多个第四存储单元的数据输入/输出操作包括：顺序地输入/输出数据的第一时段以及在所述第一时段之后的第二时段，
其中，所述第一时段包括分别对应于所述第一存储区至所述第四存储区的多个子时段。
4.根据权利要求3所述的非易失性存储器件，其中，在所述多个子时段中，
分别对应于所述多个子时段的输入/输出存储区中包括的多个输入/输出模拟电路中的至少一个输入/输出模拟电路被开启，并且
所述输入/输出存储区中包括的多个输入/输出存储单元的数据输入/输出被执行。
5.根据权利要求4所述的非易失性存储器件，其中，所述多个输入/输出模拟电路中被开启的输入/输出模拟电路的数量是基于所述输入/输出存储区的操作被确定的。
6.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第一存储区的第一子时段中，所述多个第三模拟电路中的至少一个第三模拟电路进一步与所述多个第一模拟电路中的至少一个第一模拟电路和所述多个第二模拟电路中的至少一个第二模拟电路一起被开启。
7.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第二存储区的第二子时段中，所述多个第一模拟电路中的至少一个第一模拟电路进一步与所述多个第二模拟电路中的至少一个第二模拟电路和所述多个第三模拟电路的至少一个第三模拟电路一起被开启。
8.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第三存储区的第三子时段中，所述多个第一模拟电路中的至少一个第一模拟电路进一步与所述多个第三模拟电路中的至少一个第三模拟电路和所述多个第四模拟电路中的至少一个第四模拟电路一起被开启。
9.根据权利要求8所述的非易失性存储器件，其中，在所述第三子时段中，所述多个第二模拟电路中的至少一个第二模拟电路进一步被开启。
10.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第四存储区的第四子时段中，所述第二存储区中包括的所述多个第二模拟电路中的至少一个第二模拟电路进一步与所述多个第四模拟电路中的至少一个第四模拟电路一起被开启。
11.根据权利要求10所述的非易失性存储器件，其中，在所述第四子时段中，所述多个第一模拟电路中的至少一个第一模拟电路和所述多个第三模拟电路中的至少一个第三模拟电路进一步被开启。
12.根据权利要求10所述的非易失性存储器件，还包括：在所述多个第四存储单元的数据输入/输出之后对其输入/输出数据的多个存储单元；以及与所述多个存储单元对应的多个模拟电路；
其中，在所述第四子时段中，所述多个模拟电路中的至少一个模拟电路进一步被开启。
13.一种非易失性存储器件，所述非易失性存储器件包括：
半导体衬底；
第一存储区，所述第一存储区沿着与所述半导体衬底的上表面垂直的第一方向设置在所述半导体衬底上；
第二存储区，所述第二存储区设置为沿着与所述半导体衬底的所述上表面平行的第二方向与所述第一存储区相邻；
第三存储区，所述第三存储区设置为沿着与所述半导体衬底的所述上表面平行并且与所述第二方向垂直的第三方向与所述第一存储区相邻；
第四存储区，所述第四存储区设置为沿着所述第三方向与所述第二存储区相邻并且沿着所述第二方向与所述第三存储区相邻；以及
焊盘区，所述焊盘区设置在所述第一存储区和所述第二存储区的侧表面上并且用于向多个模拟电路传送通过电源焊盘施加的外部电源电压，所述多个模拟电路用于将所述外部电源电压转换为内部工作电压，
其中，所述多个模拟电路根据在其中执行数据输入/输出的存储区被选择性地开启，并且
当所述第三存储区或所述第四存储区中包括的所述多个模拟电路开启时，所述第一存储区或所述第二存储区中的至少一者中包括的所述多个模拟电路一起被开启。
14.根据权利要求13所述的非易失性存储器件，其中，所述多个模拟电路设置在彼此相邻的所述第一存储区与所述第二存储区之间的空间中和彼此相邻的所述第三存储区与所述第四存储区之间的空间中。
15.根据权利要求13所述的非易失性存储器件，还包括：第五存储区至第八存储区，所述第五存储区至所述第八存储区设置为沿着所述第二方向与所述第一存储区至所述第四存储区相邻并且具有所述第一存储区至所述第四存储区的镜像形状，
其中，所述第一存储区至所述第八存储区各自包括的多个存储单元的数据输入/输出操作包括：在其中顺序地输入/输出数据的第一时段以及所述第一时段之后的第二时段。
16.根据权利要求15所述的非易失性存储器件，其中，包括在所述第一时段中开启的所述多个模拟电路的存储区的数量的范围是2到6。
17.根据权利要求15所述的非易失性存储器件，其中，包括在所述第二时段中开启的所述多个模拟电路的存储区的数量的范围是2到4。
18.一种非易失性存储器件，所述非易失性存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储区，所述多个存储区各自具有多个存储单元；
多个模拟电路，所述多个模拟电路分别设置为与所述多个存储区相邻，并且将外部电源电压转换为内部工作电压；
地址译码器，所述地址译码器输出用于确定输入/输出存储区的地址，所述输入/输出存储区包括所述多个存储单元中的在其中输入/输出数据的多个输入/输出存储单元；
控制逻辑电路，所述控制逻辑电路基于所述地址仅选择所述多个存储区中的一部分存储区作为选定存储区，并且选择性地开启与所述选定存储区对应的所述多个模拟电路中的至少一个模拟电路，
其中，所述选定存储区包括：所述输入/输出存储区、以及在所述输入/输出存储区的数据被输入/输出之后在其中执行数据输入/输出的预备输入/输出存储区。
19.根据权利要求18所述的非易失性存储器件，其中，所述控制逻辑电路根据第一条件和与所述第一条件不同的第二条件之一来选择所述多个存储区中的所述一部分存储区，并且开启与所述选定存储区对应的模拟电路。
20.根据权利要求19所述的非易失性存储器件，其中，在其中执行所述数据输入/输出的所有时段中，根据所述第一条件选择的存储区的数量等于或小于根据所述第二条件选择的存储区的数量。
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