JP3962225B2 - 自己リフレッシュ・オンチップ電圧生成器 - Google Patents
自己リフレッシュ・オンチップ電圧生成器 Download PDFInfo
- Publication number
- JP3962225B2 JP3962225B2 JP2001193378A JP2001193378A JP3962225B2 JP 3962225 B2 JP3962225 B2 JP 3962225B2 JP 2001193378 A JP2001193378 A JP 2001193378A JP 2001193378 A JP2001193378 A JP 2001193378A JP 3962225 B2 JP3962225 B2 JP 3962225B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- generator
- control system
- signal
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような半導体チップ用の待機電力システムに関し、特に、非活動モード期間中のオンチップ電圧生成器の電力を低減するオンチップ・自己リフレッシュ電圧生成器システムおよび方法に関する。
【０００２】
【従来技術】
待機モードまたはスリープ・モード中でも、これらのモード中のある特定の動作に備えて電圧レベルを保持するために、通常、全てのオンチップ電圧生成器は活動状態に維持されていなければならない。さらに、チップが通常の動作を回復する時に、全ての電圧レベルは、直ちに通常の動作ができるようになっていなければならない。これらの理由のために、オンチップ電圧生成器は活動状態用の生成器と待機用の生成器を持つように設計されて、活動状態生成器は活動モード時に使用され、さらに待機生成器は、電源投入後は常に動作状態に保たれて、何かのメカニズムにかかわる電荷漏れによる電圧降下に備えている。半導体チップには、待機生成器を実現することに関して多くの不利な点がある。例えば、１）待機生成器は余分なチップ面積を必要とする。２）待機生成器は直流電力を消費する。例えば、本体バック・バイアス電圧（Ｖｂｂ）用待機ポンプは１５μＡを消費する。さらに、３）活動モード時に、待機生成器は比較的電力が弱く、また遅いので、余り役に立たないか、または効果的でない。
【０００３】
電力消費を低減するために使用される典型的なシステムは、米国特許第５３３７２８４号明細書に記載されている。その特許は、低電力用途で使用される高電圧を生成する集積回路で実施されるシステムに向けられている。特に、米国特許第５３３７２８４号明細書は、待機ポンプおよびいくつかの活動状態ポンプを含んだ電圧ポンプ（電荷ポンプ）の実現に向けられている。動作の待機モード時の電力を節約するために、待機ポンプだけが動作状態になっている。米国特許第５３３７２８４号の顕著な特徴は、自励発振器の必要性を無くする自己タイミング・クロック回路の実現である。
【０００４】
オンチップ電力低減システム技術の他の状態には、米国特許第５１８９３１６号、米国特許第５８５６９５１号、および米国特許第５３１５５５７号がある。
【０００５】
米国特許第５１８９３１６号明細書は、外部供給電圧レベル（例えば、Ｖｅｘｔ）を供給電圧レベルよりも低い内部レベル（例えば、Ｖｉｎｔ）に逓減するための手段を備える逓減電圧生成器システムに向けられている。米国特許第５１８９３１６号明細書では、待機時に、Ｖｉｎｔ生成器は遮断され、さらに電力を節約するために、Ｖｉｎｔ電源バスはＶｅｘｔに接続される。この方法の大きな欠点は、待機時にゲート酸化膜が比較的大きなストレスを受け、そのためにおそらく回路に厚い酸化膜の装置を必要とする結果となり、そのような装置は回路性能を低下させることである。他の欠点は、また待機時に、より高い電圧供給を使用するために、それだけ閾値が高くなり、さらに接合漏れが大きくなることである。
【０００６】
米国特許第５８５６９５１号明細書は、待機モード時に使用されるＶｉｎｔを低くかつ電源電圧Ｖｓｓ（一般には、接地電位）を高く生成して、待機時の電力および漏れを削減するシステムに向けられている。この設計では、そのような余分な供給レベルを作るために余分なハードウェアが必要になる。しかし、余分な面積増加によって、電力節約の利益が保証されない可能性がある。
【０００７】
米国特許第５３１５５５７号明細書は、基板バイアス生成器Ｖｂｂだけを働かなくする機構に関連してリフレッシュ・クロック・パルスを生成して、リフレッシュ動作時に電力節約システムを記載する。Ｖｂｂ電力生成回路は、マイクロアンペア台の電流を消費するだけであり、その電流は大きな電力節約になるとは考えられない。
【０００８】
Ho-Jung Song, 「A Self-Off-Time Detector for Reducing Standby Current of DRAM」, IEEE Journal of Solid-State Circuits, Vol.32, No.10, October 1997, pp1535〜1542の文献には、ＤＲＡＭ回路内の様々な電圧生成器による待機電流を減少させるために実現されたタイマ回路が記載されている。この参考文献では、内蔵の時間検出回路は、「オフ時間」の間隔、すなわち、動作の最初のサイクルで第１のレベルの監視される供給電圧が所定の第２のレベルになるまでに経過した時間を測定するために設けられている。
【０００９】
それから、内蔵の時間検出器は、待機期間の間中連続するオフ時間間隔ごとにオフ時間間隔の終りに、監視される供給電圧のサンプリングおよび元の第１のレベルへの再ポンピングを開始する。しかし、この内蔵の時間検出器は、複雑な回路であり不動産の観点から高価である。すなわち、内蔵の時間検出器は比較的大きなチップ面積を占め、さらに、電力自体が最初のサイクルの時間検出動作中に消費されるので、比較的大きな電力を消費する。
【００１０】
したがって、半導体チップに対して最小の電力消費で安定した電圧レベルを維持しながら、非活動モード期間の間全てのオンチップ電圧生成器の電力を低減するオンチップ自己リフレッシュ電圧生成器システムおよび方法を提供することが非常に望ましい。ＤＲＡＭメモリ装置の設計には、減少された電力レベルで動作することに対するますます増大する要求があり、低減された電力消費レベルでＤＲＡＭメモリ記憶セルをリフレッシュするように動作可能なオンチップ自己リフレッシュ電圧生成器システムを提供することがさらに非常に望ましい。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、集積回路内で生成された内部供給電圧レベルを制御し、非活動モード期間中のオンチップ電圧生成器の電力を低減し、一方で、半導体チップに対して最小の電力消費で安定した電圧レベルを維持するシステムを提供することである。
【００１２】
本発明の他の目的は、低減された電力消費レベルでＤＲＡＭメモリ記憶セルをリフレッシュするように動作可能なオンチップ自己リフレッシュ電圧生成器システムを提供することである。
【００１３】
本発明の別な目的は、現存するオンチップ自己リフレッシュ・クロック生成器の使用を強化して、周期的な起動タスクを行うオンチップ自己リフレッシュ電圧生成器システムを提供することである。
【００１４】
【課題を解決するための手段】
本発明の第１の態様に従って、集積回路内で生成された内部供給電圧のレベルを制御するためのシステムおよび方法を提供する。そのシステムは、内部オンチップ使用の電圧源を実現し、低電力可能信号に応答してシステムを低電力モードに設定する電圧供給生成器と、低電力モード時に内部電圧供給レベルを断続的にサンプリングしかつ内部電圧供給レベルが所定の電圧基準レベル未満に下がったかどうかを決定するリミッタ装置であって、内部電圧供給レベルが所定の電圧基準レベル未満に下がった時に、電圧供給生成器を活動化して内部電圧供給レベルを高くし、電圧供給レベルが前記所定の電圧基準レベルに回復された時に、電圧供給生成器を非活動化するリミッタ装置とを備え、それによって、内部で生成された電圧レベルがシステムの低電力動作全体にわたって維持される。
【００１５】
断続的なサンプリング・サイクルは、内部チップ条件、チップ温度、およびチップ・サイズに応じて調整されるのが好ましい可能性がある。
【００１６】
有利なことには、本発明のオンチップ自己リフレッシュ電圧生成器システムは、任意の半導体チップ、例えばＤＲＡＭメモリ回路で実現される可能性があり、さらに、待機生成器および関係した待機回路の必要性を無くして、電力消費およびチップの不動産を減少させる。さらに、その電圧制御システムは、リフレッシュ動作に使用される全ての活動状態の電圧生成器に対して実施することができ、さらに、低電力モードまたは「スリープ」モードに設定して電力を節約することができる。
【００１７】
【発明の実施の形態】
本発明は、動作のスリープ・モード時に活動状態生成器を周期的に起動して、電圧供給レベルを検査する回路アーキテクチャおよび方法である。供給レベルが所定の目標レベルよりも低い場合、電荷ポンプおよび電圧調整器（リミッタ）のような生成器構成要素が活動化されてレベルを回復し、それからスリープに戻る。この方法の利点は、待機生成器の必要性を無くし、待機ハードウェアで消費される電力を削減し、さらにまた回路面積を減少させることである。理解されることであるが、現存のオンチップ自己リフレッシュ・クロック生成器を使用して、起動タスクを行うために使用される信号を生成することができる。
【００１８】
図１は、本発明の原理に従ったオンチップ自己リフレッシュ電圧生成器システム１０を説明するブロック図である。図１に示すように、自己リフレッシュ電圧生成器システム１０は、３つの主要構成要素を備える。すなわち、１）温度調整回路２０、２）直流電圧生成器３０、および、３）リフレッシュ・サンプル速度および継続時間を決定するsample_clock（SAMPLE）信号１５を生成するためのサンプル生成器（タイマ回路）４０である。このＳＡＭＰＬＥ信号１５は直流電圧生成器３０に入力されて、後で説明するようにスリープ・モードにある活動状態直流電圧生成器の供給電圧をサンプリングすることを制御する。直流電圧生成器の出力（Ｖｏｕｔ）は電圧信号９９である。
【００１９】
図３は、本発明の原理に従った例のサンプル・クロック生成器回路４０の詳細な模式図である。図５に示す例の実施形態では、例のサンプル・クロック生成器回路４０は、低周波パルス出力信号１８０を生成するための低周波発振器（基準クロック生成器）回路５０、カウンタ回路６０およびパルス生成器７０を備え、これらが協働してサンプル・クロック信号１５を生成する。
【００２０】
図５は、例の基準クロック生成器回路５０の詳細な模式図であり、その生成器回路５０は、ＲＣタイマを形成する抵抗器Ｒ１２０およびコンデンサＣ１３０、および差動増幅器すなわち比較器１５０を含む。動作において、接続点１３５のコンデンサ接続点の電圧Ｖｉｎは、ｐＭＯＳトランジスタ装置１１０として示されているスイッチを通って抵抗器１２０を介して特定の電圧レベルＶｒｅｆまで充電される。Ｖｒｅｆ電圧レベルは、設計上の選択であり、説明のために、１．０ボルトとすることができる。初めに、比較器１５０の出力はＬＯＷである。しかし、コンデンサでＶｒｅｆの充電レベルが達成されると、比較器１５０の出力は、ＨＩＧＨに振れ、遅延チェーン１６０および帰還経路１７０を通り抜けて、ｎＭＯＳ装置１４０として示されているスイッチ装置を介して、コンデンサ電圧Ｖｉｎを完全に放電するように機能する。それから、新しいサイクルが始り、コンデンサ出力は再び電荷を蓄積する。通常、ある特定のサンプル出力パルス幅が要求され、その出力パルス幅は、好ましくは奇数のインバータである遅延インバータ・チェーン１６０で制御される。図示される例の実施形態では、基準クロック生成器の出力は、例えば、パルス幅が約１２ｎｓでパルス周期が９８０ｎｓである低周波出力信号１８０である。
【００２１】
再び図２を参照して、カウンタ回路６０は当技術分野で公知の回路であり、整数のオーダーだけパルス周期を延長するために設けられる。例えば、カウンタの後のパルス周期はＮ*９８０ｎｓである可能性がある。ここで、８ビットカウンタの場合、Ｎ＝４，８，．．．１２８である。最後に、パルス生成器は、図８に示すように、カウンタ出力のパルスを約３．０ｎｓの幅に変換する。当業者はサンプル・リフレッシュ・クロックを生成する他の方法を考え出す可能性がある。
【００２２】
すなわち、図８に示すように、サンプル・クロック生成器回路４０は、例として、周期が約４．０μｓで幅が約３．０ｎｓの狭いパルスで構成されるsample_clock（SAMPLE）信号１５を生成する。理解されることであるが、周期およびパルス幅は、サンプリングされている回路の種類のような考慮すべき事、例えば、ＤＲＡＭメモリ・アレイがどんなに大きいか、技術に関係する漏れ易さ、温度などによって変わる可能性がある。例えば、再び図１を参照して、半導体チップの温度に基づいてサンプル間隔を調整するために、温度調整回路２０が実装される可能性がある。図７は、さらに、オンチップで生成されたsleep_enable（SLEN）信号１２と生成されたsample_clock（SAMPLE）信号とのタイミング関係を図示する。
【００２３】
図２を参照して、本発明の原理に従った直流電圧生成器３０を説明する詳細なブロック図を示す。図２に示すように、直流生成器は、リミッタ回路２００、発振器３００、および電荷ポンプ４００を備える。当業者には知られているように、発振器３００および電荷ポンプ４００は電圧レベルを上げるために協働して動作する。本発明の好ましい実施形態では、リミッタ２００、電圧発振器３００および電荷ポンプ４００は、スリープ・モードで動作している時のsample_clockパルス周期中に、半導体チップ内で供給された各活動状態生成器回路出力の電圧レベルを監視するように動作する。この出力を、図１で一般的にＶｏｕｔ信号９９として示す。
【００２４】
図４は、スリープ・モード時のオンチップ電圧リフレッシュのためのサンプリング方式の動作８０を示す流れ図である。最初のステップ８２で、サンプリング・パルスが生成されて、スリープ・モード中の直流電圧生成器回路３０（図１）のＶｏｕｔの監視を起動する。この監視は、ステップ８４で行われる。ステップ８６で監視された電圧ＶｏｕｔをＶｒｅｆ電圧と比較するが、そのＶｒｅｆ電圧は特定の直流電圧生成器に依存する。ＶｏｕｔがＶｒｅｆ電圧よりも大きい場合、ステップ８７で直流生成器は元のスリープモードに設定され、遂には、ステップ８８で示すように、次のsample_clockパルスがタイマ回路４０（図１）で生成されるようになる。しかし、ステップ８６で、ＶｏｕｔがＶｒｅｆ電圧よりも小さいと決定された場合は、ＶｏｕｔがＶｒｅｆよりも大きくなるまで電圧を上げるために、ステップ８９で生成器の発振器回路および電荷ポンプ回路が起動される。ＶｏｕｔがＶｒｅｆよりも大きくなった時に、生成器は元のスリープ・モードに戻される。
【００２５】
図６は、例のスリープ・モード自己リフレッシュ電圧生成器回路３０の詳細な模式図であり、その電圧生成器回路３０は、図４に示す流れ図に従って動作するリミッタ２００、発振器３００および電荷ポンプ４００の回路を備える。図６に示すように、最初に、通常動作時（活動モード）に、active_enable信号１２'はＨＩＧＨであり、リミッタ２００はリフレッシュ制御を省略する。このようにして、生成器のリミッタは、差動増幅器２９９が電圧基準信号Ｖｒｅｆと比較してＶｏｕｔ信号９９を継続的な常に監視することができるようにしている。すなわち、active_enable信号１２'のＨＩＧＨによって、ＮＯＲゲート２８０およびＯＲゲート２９０は、オンになり、それぞれのトランジスタ２８２、２８４および２９２、２９４を介して、Ｖｏｕｔ電圧監視および電圧電荷ポンピング動作を含んだ継続的なリミッタの動作を可能にしている。図６に示すように、トランジスタ２８２を通して、Ｖｏｕｔは直列抵抗器Ｒ１、Ｒ２およびＲ３の間で分割された電圧であり、接続点２８７（抵抗器Ｒ１とＲ２の間）のＶｏｕｔ電圧が差動増幅器２９９の一方の入力に供給されている。接続点２８７の電圧は、所定のＶｒｅｆ電圧と比較される。さらに図６に示すように、通常動作時には、sleep_enableＳＬＥＮ信号１２およびsample_clock信号１５はＬＯＷに保たれ、したがって、トランジスタ２１０および２２０を介して接続点２３２の電圧は強制的にＨＩＧＨ（例えば、論理１）に維持される。この電圧は、インバータ２６０、２７０で構成されるラッチ回路でラッチされ、そのラッチ回路は接続点２２５にＬＯＷ（例えば、論理０）を出力する。容易に理解されることであるが、接続点２２５のこの論理０によって、トランジスタ２８５はオンになるのを妨げられ、したがって、抵抗器Ｒ２はトランジスタ２８５のドレイン・ソース間接続でバイパスされなくなる。このことは、Ｒ２の存在によって、Ｖｏｕｔはスリープ・モードに比べて活動モード（通常動作）時に僅かに低い電圧レベルに保たれることを意味する。言い換えると、Ｖｏｕｔは、スリープ・モードでのサンプリング中に、１００ｍｖ〜２００ｍｖの範囲のΔＶだけ故意に高くされる。サンプリング後、電圧レベルがフローティング状態である間、電圧レベルは漏れに耐えなければならない。図１４は、Ｖｏｕｔ電圧と接続点２８７の分割された監視されるＶｏｕｔ電圧との間の関係をＶｒｅｆと比較して見えるように示す。図１４に示すように、接続点２８７の監視されたＶｏｕｔ電圧がＶｒｅｆよりも小さくなる時に、差動増幅器の出力信号１９は、発振器３００をオンにし、電荷ポンピングによってＶｏｕｔ電圧を増加するように出力される。
【００２６】
図７に示すように、チップは、sleep_enable信号ＳＬＥＮ１２（活動状態でＨＩＧＨ）を活動化して、スリープ・モードに入る。活動可能モードおよびスリープ可能モードは互いに排他的であるので、図１１に示すように、active_enable信号１２'は非活動化される（活動状態でＬＯＷ）。図８から、およびタイマ回路４０を参照して説明したように、sample_clock信号１５もさらに生成されて直流生成器回路に供給される。sample_clock１５信号がＬＯＷである期間では、インバータ２６０および２７０で形成された内部ラッチへの入力はフローティング状態であり、したがって、論理「０」がＯＲゲート２８０およびＮＯＲゲート２９０に入力される。その結果、論理ＬＯＷにあるactive_enableにより、リミッタはオフになる。すなわち、ＯＲゲート２９０およびトランジスタ２９２、２９４、およびＮＯＲゲートおよびトランジスタ２８２、２８４はオフになり、したがって、差動増幅器のＶｏｕｔ監視動作は禁止される。sample_clockパルスが来る度に（図８）、ｐＦＥＴトランジスタ２１０、２２０およびｎＦＥＴトランジスタ２３０、２４０は状態を変えて論理「０」を生成し、その論理「０」をインバータ２６０および２７０で形成された内部ラッチでラッチする。図９は、図６で示すような接続点２３２の電圧波形を図示する。このように、内部ラッチの出力は、図１０に示す電圧波形のような、接続点２２５に反対極性の信号電圧を構成する。図６に戻って、接続点２２５のパルス電圧の間に、ＯＲゲート２９０および、結果的にトランジスタ２９２、２９４は、図１２に示す接続点２９１の電圧波形で示されるようにオンになる。さらに、ＮＯＲゲートおよびトランジスタ２８２、２８４は、図１３に示す接続点２８１の電圧波形で示されるように、結果的にオンになる。これらのＯＲおよびＮＯＲのゲート要素をオンにするのに応答して、Ｖｏｕｔ電圧の監視は、差動増幅器２９９によってsample_clockパルスの持続期間の間ずっと可能になる。このようにして、容易に理解されることであるが、スリープ・モード時に、リミッタはリフレッシュ・クロック・パルスによって活動化されるだけである。接続点２８７のＶｏｕｔ電圧は、活動化された時に、Ｖｒｅｆ基準電圧と比較して検査される。接続点２８７のＶｏｕｔ電圧が予め設定された電圧Ｖｒｅｆよりも依然として大きい場合、リミッタ制御信号１９はＬＯＷであり、それによって、発振器および電荷ポンプは作動するのを妨げられ、一方で、トランジスタ２５０（オンになる）を介して内部ラッチは「１」にリセットされ、それに対応して、リミッタ自体が遮断される。しかし、接続点２８７のＶｏｕｔ電圧が予め設定されたＶｒｅｆレベルよりも小さい場合、リミッタ制御はＨＩＧＨであり、発振器／電荷ポンプは動作を開始して、電圧レベルＶｏｕｔをより高い基準レベルまで上げる。チップのスリープ・モード時に電圧生成器を昇圧するために動作可能な、信号Ｖｏｕｔ、接続点２８７の電圧、Ｖｒｅｆおよび差動出力電圧信号１９を示す例のタイミング図を、図１４に示す。本発明の好ましい実施形態に従って、リミッタ回路動作の他の１つの態様では、インバータ２６０および２７０で形成された内部ラッチが論理「０」をラッチしているサンプリング期間中に、抵抗器Ｒ２がバイパスされている。すなわち、現在オンしているトランジスタ２８５で短絡されている。このようにして、Ｒ２がバイパスされいる状態で、Ｖｏｕｔの監視されている電圧が僅かに増加して、図１４に示すようにスリープ・モード時にΔＶだけＶｏｕｔを持ち上げる。
【００２７】
図１５は、複数のオンチップ電圧生成器の待機電力を低減するために応用されたオンチップ自己リフレッシュ電圧生成器システム５００を示す。例えば、図１５に示すように、各々のオンチップ電圧生成器に入力するためのＳＬＥＮ１２信号および活動可能１２'を生成するＣＰＵまたはマイクロコントローラまたはメモリ・コントローラを含む一般的な制御ユニット５１０がある。ここでオンチップ電圧生成器は、昇圧語線用線路リミッタ／ポンプＶｐｐ２００、４００、昇圧電圧ビット線用ＨＩＧＨリミッタ／ポンプＶｂｌｈ２０１、４０１、内部電圧リミッタ／ポンプＶｉｎｔ２０２、４０２、および語線ＬＯＷリミッタ／ポンプＶｗｌｌ２０３、４０３を含む。さらに、図１のタイマ回路４０に対応するクロック生成器回路５２０が設けられ、その生成器回路５２０は、オンチップ電圧語線用線路リミッタ／ポンプ、ビット線ＨＩＧＨリミッタ／ポンプ、内部電圧リミッタ／ポンプ、および語線ＬＯＷリミッタ／ポンプの各々に対して、ＳＬＥＮ信号１２を受取り、それぞれのsample_clock入力信号を生成する。理解されることであろうが、それと分かるほどの電力節約には成らないので、本体バック・バイアス電圧（Ｖｂｂ）をサンプリングすることは必要でない。ビット線等化、バンドギャップ基準電圧などを含んだ他の電圧が、サンプリングされる可能性がある。さらに理解されることであろうが、好ましい実施形態では、クロック生成器で生成される単一のサンプリング・クロックが各異なる活動状態生成器のコントローラ（リミッタ）に加えられ、その結果、スリープ・モード時にリミッタがＳＬＥＮパルスを受け取る時に、生成器の各リミッタが活動化されて、ここで説明したような方法でそれぞれの電圧出力の監視を行う可能性がある。各生成器のリフレッシュ期間（図８のsample_clock信号期間）は、さらに電圧レベル保持時間に基づいて予め決定することができる。すなわち、各ポンプはそれ自体のリフレッシュ周期を持つことができる。
【００２８】
本発明はＤＲＡＭチップの設計に関して述べたが、ここで説明したシステムおよび方法は他の電圧調整システムに、またはソフトウェア制御用途にも使用できることは理解される。例えば、組込み形用途を特に意図した異なる待機モードを実現する回路を使用することができる。そのような用途において、例えば、第１の待機モードは、低電力モード時、例えば居眠りモード時のマイクロプロセッサ（またはＣＰＵ）チップに対して設定される可能性がある。この時に、ＣＰＵは部分的に活動状態にある。第２の待機モードは、より低電力のモード時、例えば、チップが完全に非活動状態であるスリープ・モード時のＣＰＵチップに対して設定される可能性がある。第１の待機モード時に、組み込まれたハードウェア（メモリ、コントローラなど）は、居眠りモードの動作を満たすように、より高い応答時間を有し適度の待機電力を消費する電圧レベルを実現する。第２の待機モード時に、組み込まれたハードウェア（メモリ、コントローラなど）は、より低い応答時間を有し最小限の待機電力を消費する目標レベルの電圧を保持するだけである。したがって、第１の待機モードは、活動状態生成器よりも少ない電力を消費する１組の待機電力生成器を使用して維持することができるが、居眠りモード時に絶えず活動状態になければならない。一方で、第２の待機モードでは、電圧レベルは、ここで説明した電圧制御システムおよびサンプリング方法を使用して維持することができ、ここで活動状態生成器と待機生成器の両方が電力を節約するためにオフに切り換えられている。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】
（１）集積回路用の電圧制御システムであって、
内部オンチップ使用の電圧源を実現する電圧供給生成器であって、低電力可能信号に応答して、前記システムを低電力モードに設定する電圧供給生成器と、
前記低電力モード時に前記内部電圧供給レベルを断続的にサンプリングし、前記内部電圧供給レベルが所定の電圧基準レベル未満に下がっているかどうかを決定するためのリミッタ装置であって、前記内部電圧供給レベルが前記所定の電圧基準レベル未満に下がった時に、前記電圧供給生成器を活動化して前記内部電圧供給レベルを高くし、さらに、前記電圧供給レベルが前記所定の電圧基準レベルに回復した時に、前記電圧供給生成器を非活動化するリミッタ装置とを含み、それによって、内部で生成された電圧レベルがシステムの低電力モード動作全体にわたって維持される電圧制御システム。
（２）前記リミッタ装置が、サンプリング入力で起動されて、前記内部電圧供給レベルを前記所定の電圧基準レベルと比較するための比較器手段を含む上記（１）に記載の電圧制御システム。
（３）前記サンプリング装置を制御するための断続的なタイミング信号を生成するタイマ回路をさらに含む上記（１）に記載の電圧制御システム。
（４）前記動作の低電圧モードがスリープ・モードを含み、前記低電力可能信号が前記システムを前記スリープ・モードに設定するためのスリープ可能信号を含む上記（１）に記載の電圧制御システム。
（５）前記タイマ回路が前記低電力可能信号に応答して、前記低電力モード時だけに前記断続的なタイミング信号を生成する上記（３）に記載の電圧制御システム。
（６）前記断続的なタイミング信号が周期的である上記（１）に記載の電圧制御システム。
（７）前記断続的なタイミング信号が１つまたは複数のパルスを含み、前記タイマ回路が、集積回路動作条件に基づいて、前記１つまたは複数のパルスのパルス幅および周期を修正するための手段をさらに含む上記（１）に記載の電圧制御システム。
（８）前記電圧供給生成器が前記内部電圧供給レベルを上げるための電荷ポンプを含み、前記電荷ポンプが前記比較器の出力に応答する上記（２）に記載の電圧制御システム。
（９）サンプリング間隔中に前記サンプリングされた電圧供給レベルを故意に高くするための装置をさらに含む上記（２）に記載の電圧制御システム。
（１０）前記電圧供給生成器の出力が抵抗分割器回路を通過してサンプリングされ、出力電圧を故意に高くするための前記装置が、前記比較器のサンプリング入力の前記抵抗分割器回路の抵抗を減少させるための装置を含む上記（９）に記載の電圧制御システム。
（１１）前記電圧供給生成器が、断続的なサンプリング信号によって再び活動化されるまで、非活動化された状態である上記（１）に記載の電圧制御システム。
（１２）前記電圧供給生成器が、活動可能信号の受け取りで再び活動化されるまで、非活動化された状態である上記（１）に記載の電圧制御システム。
（１３）集積回路内で生成された内部供給電圧レベルを制御する方法であって、
ａ）動作の低電力モード時に前記内部電圧供給レベルを断続的にサンプリングするステップと、
ｂ）前記内部電圧供給レベルを所定の電圧基準レベルと比較するステップと、
ｃ）前記内部電圧供給レベルが前記所定の電圧基準レベル未満に下がった時に、前記内部電圧供給レベルを高めるために電圧供給生成器を活動化し、さらに、前記電圧供給レベルが前記所定の電圧基準レベルに回復された時に、前記電圧供給生成器を非活動化するステップとを含み、それによって、内部で生成された電圧レベルがシステムの低電力モード動作全体にわたって維持される方法。
（１４）前記ステップａ）が、サンプリング装置を制御するために断続的なタイミング信号を生成するステップを含む上記（１３）に記載の方法。
（１５）前記断続的なタイミング信号が周期的である上記（１４）に記載の方法。
（１６）前記断続的なタイミング信号が１つまたは複数のパルスを含み、前記タイマ回路が、集積回路の動作条件に基づいて、前記１つまたは複数のパルスのパルス幅および周期を修正するための手段をさらに含む上記（１４）に記載の方法。
（１７）前記サンプリングするステップａ）が、サンプリング間隔中に前記サンプリングされる電圧供給レベルを高くするステップをさらに含む上記（１４）に記載の方法。
（１８）前記電圧供給生成器の出力が抵抗分割器回路を通してサンプリングされ、前記サンプリングされる電圧供給を高くする前記ステップが、前記サンプリング間隔中に前記抵抗分割器内の抵抗器部分を故意にバイパスすることを含む上記（１７）に記載の方法。
（１９）断続的なサンプリング信号で再び活動化されるまで、前記電圧供給生成器を非活動化するステップをさらに含む上記（１３）に記載の方法。
（２０）活動可能信号の受け取りで再び活動化されるまで、前記電圧供給生成器を非活動化するステップをさらに含む上記（１３）に記載の方法。
（２１）各々が内部半導体チップ動作のためのそれぞれの電圧を供給する１つまたは複数の電圧供給生成器を有する半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システムであって、
各々の前記電圧生成器に関連し、さらに、それぞれのタイミング信号に応答して、動作の低電力モード時にそれぞれの電圧供給レベルを断続的にサンプリングし、かつ前記サンプリングされた電圧供給レベルが関連した所定の電圧基準レベル未満に下がったかどうかを決定するためのリミッタ装置を含み、任意の前記内部電圧供給レベルがそれの関連した所定の電圧基準レベル未満に下がった時に、前記リミッタ装置は、それぞれの前記電圧供給生成器を活動化して前記内部電圧供給レベルを高くし、さらに、その電圧供給レベルがその関連した所定の電圧基準レベルに回復した時に、前記それぞれの電圧供給生成器を非活動化し、それによって、内部で生成された電圧レベルが前記システムの低電力動作全体にわたって維持される電圧生成器システム。
（２２）前記半導体チップがＤＲＡＭ、フラッシュ・メモリ、マイクロプロセッサ、ＳＲＡＭおよび論理回路の１つを含む上記（２１）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２３）それぞれのリミッタのサンプリングのための断続的なタイミング信号を生成するオンチップ・クロック信号生成器をさらに含む上記（２２）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２４）前記オンチップ・クロック信号生成器が、内部チップ動作を制御する周期的なリフレッシュ信号を生成する上記（２３）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２５）それぞれのリミッタのサンプリングのための各々の前記断続的なタイミング信号が前記周期的なリフレッシュ信号を含む上記（２４）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２６）前記断続的なタイミング信号が周期的である上記（２３）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２７）前記オンチップ・クロック信号生成器が、半導体チップ装置の動作条件に基づいて前記１つまたは複数のパルスのパルス幅および周期を修正するための手段をさらに含む上記（２４）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２８）リミッタのための各々の前記生成された断続的なタイミング信号が、電圧供給器がサンプリングするその電圧供給生成器の電圧に応じて生成される上記（２３）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２９）各々の前記リミッタ装置が、システムの低電力モード動作時に漏れ電流に耐えるために、サンプリング間隔中にそれぞれのサンプリングされる電圧供給レベルを故意に高くする機構を含む上記（２８）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
【図面の簡単な説明】
【図１】本発明の原理に従ったオンチップ自己リフレッシュ電圧生成器システム１０を説明するブロック図である。
【図２】本発明の原理に従った直流電圧生成器を説明するブロック図である。
【図３】本発明に従って生成されたsleep_enable（ＳＬＥＮ）信号とsample_clock（ＳＡＭＰＬＥ）信号のタイミング関係を図示する。
【図４】本発明に従って実施されたサンプリング方式の動作を示す流れ図である。
【図５】本発明の原理に従った例のサンプル・クロック生成器回路を説明する詳細な模式図である。
【図６】本発明の原理に従った直流電圧生成器の例のリミッタ回路を説明する詳細な模式図である。
【図７】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図８】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図９】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１０】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１１】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１２】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１３】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１４】チップ・スリープ・モード時に電圧生成器を昇圧するために動作可能な、差動増幅器入力信号Ｖｏｕｔ、Ｖｒｅｆと差動増幅器出力電圧信号の間の関係を説明する例のタイミング図である。
【図１５】複数オンチップ電圧生成器の電力を低減するために応用されたオンチップ自己リフレッシュ電圧生成器システム５００を図示する。
【符号の説明】
１０ オンチップ自己リフレッシュ電圧生成器システム
１２ スリープ可能信号
１５ サンプル・クロック信号
２０ 温度調整器
３０ 直流電圧生成器
４０ サンプル生成器（タイマ回路）
５０ 低周波発振器（基準クロック生成器）回路
６０ カウンタ回路
７０ パルス生成器
８０ サンプリング方式の動作
９９ 出力電圧信号Ｖｏｕｔ
１１０ ｐＭＯＳトランジスタ装置
１２０ 抵抗器
１３０ コンデンサ
１４０ ｎＭＯＳ装置
１５０ 比較器
１６０ 遅延チェーン
１７０ 帰還経路
１８０ 低周波パルス出力信号
２００ リミッタ
２０１ 昇圧電圧ビット線用ＨＩＧＨリミッタ
２０２ 内部電圧リミッタ
２０３ 語線ＬＯＷリミッタ
２１０ ｐＦＥＴトランジスタ
２２０ ｐＦＥＴトランジスタ
２３０ ｎＦＥＴトランジスタ
２４０ ｎＦＥＴトランジスタ
２６０ インバータ
２７０ インバータ
２８０ ＮＯＲゲート
２９０ ＯＲゲート
２９９ 差動増幅器
３００ 発振器
４００ 電荷ポンプ
４０１ 昇圧電圧ビット線用ＨＩＧＨポンプ
４０２ 内部電圧ポンプ
４０３ 語線ＬＯＷポンプ
５００ オンチップ自己リフレッシュ電圧生成器システム
５１０ 制御ユニット
５２０ クロック生成器
【発明の属する技術分野】
本発明は一般にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような半導体チップ用の待機電力システムに関し、特に、非活動モード期間中のオンチップ電圧生成器の電力を低減するオンチップ・自己リフレッシュ電圧生成器システムおよび方法に関する。
【０００２】
【従来技術】
待機モードまたはスリープ・モード中でも、これらのモード中のある特定の動作に備えて電圧レベルを保持するために、通常、全てのオンチップ電圧生成器は活動状態に維持されていなければならない。さらに、チップが通常の動作を回復する時に、全ての電圧レベルは、直ちに通常の動作ができるようになっていなければならない。これらの理由のために、オンチップ電圧生成器は活動状態用の生成器と待機用の生成器を持つように設計されて、活動状態生成器は活動モード時に使用され、さらに待機生成器は、電源投入後は常に動作状態に保たれて、何かのメカニズムにかかわる電荷漏れによる電圧降下に備えている。半導体チップには、待機生成器を実現することに関して多くの不利な点がある。例えば、１）待機生成器は余分なチップ面積を必要とする。２）待機生成器は直流電力を消費する。例えば、本体バック・バイアス電圧（Ｖｂｂ）用待機ポンプは１５μＡを消費する。さらに、３）活動モード時に、待機生成器は比較的電力が弱く、また遅いので、余り役に立たないか、または効果的でない。
【０００３】
電力消費を低減するために使用される典型的なシステムは、米国特許第５３３７２８４号明細書に記載されている。その特許は、低電力用途で使用される高電圧を生成する集積回路で実施されるシステムに向けられている。特に、米国特許第５３３７２８４号明細書は、待機ポンプおよびいくつかの活動状態ポンプを含んだ電圧ポンプ（電荷ポンプ）の実現に向けられている。動作の待機モード時の電力を節約するために、待機ポンプだけが動作状態になっている。米国特許第５３３７２８４号の顕著な特徴は、自励発振器の必要性を無くする自己タイミング・クロック回路の実現である。
【０００４】
オンチップ電力低減システム技術の他の状態には、米国特許第５１８９３１６号、米国特許第５８５６９５１号、および米国特許第５３１５５５７号がある。
【０００５】
米国特許第５１８９３１６号明細書は、外部供給電圧レベル（例えば、Ｖｅｘｔ）を供給電圧レベルよりも低い内部レベル（例えば、Ｖｉｎｔ）に逓減するための手段を備える逓減電圧生成器システムに向けられている。米国特許第５１８９３１６号明細書では、待機時に、Ｖｉｎｔ生成器は遮断され、さらに電力を節約するために、Ｖｉｎｔ電源バスはＶｅｘｔに接続される。この方法の大きな欠点は、待機時にゲート酸化膜が比較的大きなストレスを受け、そのためにおそらく回路に厚い酸化膜の装置を必要とする結果となり、そのような装置は回路性能を低下させることである。他の欠点は、また待機時に、より高い電圧供給を使用するために、それだけ閾値が高くなり、さらに接合漏れが大きくなることである。
【０００６】
米国特許第５８５６９５１号明細書は、待機モード時に使用されるＶｉｎｔを低くかつ電源電圧Ｖｓｓ（一般には、接地電位）を高く生成して、待機時の電力および漏れを削減するシステムに向けられている。この設計では、そのような余分な供給レベルを作るために余分なハードウェアが必要になる。しかし、余分な面積増加によって、電力節約の利益が保証されない可能性がある。
【０００７】
米国特許第５３１５５５７号明細書は、基板バイアス生成器Ｖｂｂだけを働かなくする機構に関連してリフレッシュ・クロック・パルスを生成して、リフレッシュ動作時に電力節約システムを記載する。Ｖｂｂ電力生成回路は、マイクロアンペア台の電流を消費するだけであり、その電流は大きな電力節約になるとは考えられない。
【０００８】
Ho-Jung Song, 「A Self-Off-Time Detector for Reducing Standby Current of DRAM」, IEEE Journal of Solid-State Circuits, Vol.32, No.10, October 1997, pp1535〜1542の文献には、ＤＲＡＭ回路内の様々な電圧生成器による待機電流を減少させるために実現されたタイマ回路が記載されている。この参考文献では、内蔵の時間検出回路は、「オフ時間」の間隔、すなわち、動作の最初のサイクルで第１のレベルの監視される供給電圧が所定の第２のレベルになるまでに経過した時間を測定するために設けられている。
【０００９】
それから、内蔵の時間検出器は、待機期間の間中連続するオフ時間間隔ごとにオフ時間間隔の終りに、監視される供給電圧のサンプリングおよび元の第１のレベルへの再ポンピングを開始する。しかし、この内蔵の時間検出器は、複雑な回路であり不動産の観点から高価である。すなわち、内蔵の時間検出器は比較的大きなチップ面積を占め、さらに、電力自体が最初のサイクルの時間検出動作中に消費されるので、比較的大きな電力を消費する。
【００１０】
したがって、半導体チップに対して最小の電力消費で安定した電圧レベルを維持しながら、非活動モード期間の間全てのオンチップ電圧生成器の電力を低減するオンチップ自己リフレッシュ電圧生成器システムおよび方法を提供することが非常に望ましい。ＤＲＡＭメモリ装置の設計には、減少された電力レベルで動作することに対するますます増大する要求があり、低減された電力消費レベルでＤＲＡＭメモリ記憶セルをリフレッシュするように動作可能なオンチップ自己リフレッシュ電圧生成器システムを提供することがさらに非常に望ましい。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、集積回路内で生成された内部供給電圧レベルを制御し、非活動モード期間中のオンチップ電圧生成器の電力を低減し、一方で、半導体チップに対して最小の電力消費で安定した電圧レベルを維持するシステムを提供することである。
【００１２】
本発明の他の目的は、低減された電力消費レベルでＤＲＡＭメモリ記憶セルをリフレッシュするように動作可能なオンチップ自己リフレッシュ電圧生成器システムを提供することである。
【００１３】
本発明の別な目的は、現存するオンチップ自己リフレッシュ・クロック生成器の使用を強化して、周期的な起動タスクを行うオンチップ自己リフレッシュ電圧生成器システムを提供することである。
【００１４】
【課題を解決するための手段】
本発明の第１の態様に従って、集積回路内で生成された内部供給電圧のレベルを制御するためのシステムおよび方法を提供する。そのシステムは、内部オンチップ使用の電圧源を実現し、低電力可能信号に応答してシステムを低電力モードに設定する電圧供給生成器と、低電力モード時に内部電圧供給レベルを断続的にサンプリングしかつ内部電圧供給レベルが所定の電圧基準レベル未満に下がったかどうかを決定するリミッタ装置であって、内部電圧供給レベルが所定の電圧基準レベル未満に下がった時に、電圧供給生成器を活動化して内部電圧供給レベルを高くし、電圧供給レベルが前記所定の電圧基準レベルに回復された時に、電圧供給生成器を非活動化するリミッタ装置とを備え、それによって、内部で生成された電圧レベルがシステムの低電力動作全体にわたって維持される。
【００１５】
断続的なサンプリング・サイクルは、内部チップ条件、チップ温度、およびチップ・サイズに応じて調整されるのが好ましい可能性がある。
【００１６】
有利なことには、本発明のオンチップ自己リフレッシュ電圧生成器システムは、任意の半導体チップ、例えばＤＲＡＭメモリ回路で実現される可能性があり、さらに、待機生成器および関係した待機回路の必要性を無くして、電力消費およびチップの不動産を減少させる。さらに、その電圧制御システムは、リフレッシュ動作に使用される全ての活動状態の電圧生成器に対して実施することができ、さらに、低電力モードまたは「スリープ」モードに設定して電力を節約することができる。
【００１７】
【発明の実施の形態】
本発明は、動作のスリープ・モード時に活動状態生成器を周期的に起動して、電圧供給レベルを検査する回路アーキテクチャおよび方法である。供給レベルが所定の目標レベルよりも低い場合、電荷ポンプおよび電圧調整器（リミッタ）のような生成器構成要素が活動化されてレベルを回復し、それからスリープに戻る。この方法の利点は、待機生成器の必要性を無くし、待機ハードウェアで消費される電力を削減し、さらにまた回路面積を減少させることである。理解されることであるが、現存のオンチップ自己リフレッシュ・クロック生成器を使用して、起動タスクを行うために使用される信号を生成することができる。
【００１８】
図１は、本発明の原理に従ったオンチップ自己リフレッシュ電圧生成器システム１０を説明するブロック図である。図１に示すように、自己リフレッシュ電圧生成器システム１０は、３つの主要構成要素を備える。すなわち、１）温度調整回路２０、２）直流電圧生成器３０、および、３）リフレッシュ・サンプル速度および継続時間を決定するsample_clock（SAMPLE）信号１５を生成するためのサンプル生成器（タイマ回路）４０である。このＳＡＭＰＬＥ信号１５は直流電圧生成器３０に入力されて、後で説明するようにスリープ・モードにある活動状態直流電圧生成器の供給電圧をサンプリングすることを制御する。直流電圧生成器の出力（Ｖｏｕｔ）は電圧信号９９である。
【００１９】
図３は、本発明の原理に従った例のサンプル・クロック生成器回路４０の詳細な模式図である。図５に示す例の実施形態では、例のサンプル・クロック生成器回路４０は、低周波パルス出力信号１８０を生成するための低周波発振器（基準クロック生成器）回路５０、カウンタ回路６０およびパルス生成器７０を備え、これらが協働してサンプル・クロック信号１５を生成する。
【００２０】
図５は、例の基準クロック生成器回路５０の詳細な模式図であり、その生成器回路５０は、ＲＣタイマを形成する抵抗器Ｒ１２０およびコンデンサＣ１３０、および差動増幅器すなわち比較器１５０を含む。動作において、接続点１３５のコンデンサ接続点の電圧Ｖｉｎは、ｐＭＯＳトランジスタ装置１１０として示されているスイッチを通って抵抗器１２０を介して特定の電圧レベルＶｒｅｆまで充電される。Ｖｒｅｆ電圧レベルは、設計上の選択であり、説明のために、１．０ボルトとすることができる。初めに、比較器１５０の出力はＬＯＷである。しかし、コンデンサでＶｒｅｆの充電レベルが達成されると、比較器１５０の出力は、ＨＩＧＨに振れ、遅延チェーン１６０および帰還経路１７０を通り抜けて、ｎＭＯＳ装置１４０として示されているスイッチ装置を介して、コンデンサ電圧Ｖｉｎを完全に放電するように機能する。それから、新しいサイクルが始り、コンデンサ出力は再び電荷を蓄積する。通常、ある特定のサンプル出力パルス幅が要求され、その出力パルス幅は、好ましくは奇数のインバータである遅延インバータ・チェーン１６０で制御される。図示される例の実施形態では、基準クロック生成器の出力は、例えば、パルス幅が約１２ｎｓでパルス周期が９８０ｎｓである低周波出力信号１８０である。
【００２１】
再び図２を参照して、カウンタ回路６０は当技術分野で公知の回路であり、整数のオーダーだけパルス周期を延長するために設けられる。例えば、カウンタの後のパルス周期はＮ*９８０ｎｓである可能性がある。ここで、８ビットカウンタの場合、Ｎ＝４，８，．．．１２８である。最後に、パルス生成器は、図８に示すように、カウンタ出力のパルスを約３．０ｎｓの幅に変換する。当業者はサンプル・リフレッシュ・クロックを生成する他の方法を考え出す可能性がある。
【００２２】
すなわち、図８に示すように、サンプル・クロック生成器回路４０は、例として、周期が約４．０μｓで幅が約３．０ｎｓの狭いパルスで構成されるsample_clock（SAMPLE）信号１５を生成する。理解されることであるが、周期およびパルス幅は、サンプリングされている回路の種類のような考慮すべき事、例えば、ＤＲＡＭメモリ・アレイがどんなに大きいか、技術に関係する漏れ易さ、温度などによって変わる可能性がある。例えば、再び図１を参照して、半導体チップの温度に基づいてサンプル間隔を調整するために、温度調整回路２０が実装される可能性がある。図７は、さらに、オンチップで生成されたsleep_enable（SLEN）信号１２と生成されたsample_clock（SAMPLE）信号とのタイミング関係を図示する。
【００２３】
図２を参照して、本発明の原理に従った直流電圧生成器３０を説明する詳細なブロック図を示す。図２に示すように、直流生成器は、リミッタ回路２００、発振器３００、および電荷ポンプ４００を備える。当業者には知られているように、発振器３００および電荷ポンプ４００は電圧レベルを上げるために協働して動作する。本発明の好ましい実施形態では、リミッタ２００、電圧発振器３００および電荷ポンプ４００は、スリープ・モードで動作している時のsample_clockパルス周期中に、半導体チップ内で供給された各活動状態生成器回路出力の電圧レベルを監視するように動作する。この出力を、図１で一般的にＶｏｕｔ信号９９として示す。
【００２４】
図４は、スリープ・モード時のオンチップ電圧リフレッシュのためのサンプリング方式の動作８０を示す流れ図である。最初のステップ８２で、サンプリング・パルスが生成されて、スリープ・モード中の直流電圧生成器回路３０（図１）のＶｏｕｔの監視を起動する。この監視は、ステップ８４で行われる。ステップ８６で監視された電圧ＶｏｕｔをＶｒｅｆ電圧と比較するが、そのＶｒｅｆ電圧は特定の直流電圧生成器に依存する。ＶｏｕｔがＶｒｅｆ電圧よりも大きい場合、ステップ８７で直流生成器は元のスリープモードに設定され、遂には、ステップ８８で示すように、次のsample_clockパルスがタイマ回路４０（図１）で生成されるようになる。しかし、ステップ８６で、ＶｏｕｔがＶｒｅｆ電圧よりも小さいと決定された場合は、ＶｏｕｔがＶｒｅｆよりも大きくなるまで電圧を上げるために、ステップ８９で生成器の発振器回路および電荷ポンプ回路が起動される。ＶｏｕｔがＶｒｅｆよりも大きくなった時に、生成器は元のスリープ・モードに戻される。
【００２５】
図６は、例のスリープ・モード自己リフレッシュ電圧生成器回路３０の詳細な模式図であり、その電圧生成器回路３０は、図４に示す流れ図に従って動作するリミッタ２００、発振器３００および電荷ポンプ４００の回路を備える。図６に示すように、最初に、通常動作時（活動モード）に、active_enable信号１２'はＨＩＧＨであり、リミッタ２００はリフレッシュ制御を省略する。このようにして、生成器のリミッタは、差動増幅器２９９が電圧基準信号Ｖｒｅｆと比較してＶｏｕｔ信号９９を継続的な常に監視することができるようにしている。すなわち、active_enable信号１２'のＨＩＧＨによって、ＮＯＲゲート２８０およびＯＲゲート２９０は、オンになり、それぞれのトランジスタ２８２、２８４および２９２、２９４を介して、Ｖｏｕｔ電圧監視および電圧電荷ポンピング動作を含んだ継続的なリミッタの動作を可能にしている。図６に示すように、トランジスタ２８２を通して、Ｖｏｕｔは直列抵抗器Ｒ１、Ｒ２およびＲ３の間で分割された電圧であり、接続点２８７（抵抗器Ｒ１とＲ２の間）のＶｏｕｔ電圧が差動増幅器２９９の一方の入力に供給されている。接続点２８７の電圧は、所定のＶｒｅｆ電圧と比較される。さらに図６に示すように、通常動作時には、sleep_enableＳＬＥＮ信号１２およびsample_clock信号１５はＬＯＷに保たれ、したがって、トランジスタ２１０および２２０を介して接続点２３２の電圧は強制的にＨＩＧＨ（例えば、論理１）に維持される。この電圧は、インバータ２６０、２７０で構成されるラッチ回路でラッチされ、そのラッチ回路は接続点２２５にＬＯＷ（例えば、論理０）を出力する。容易に理解されることであるが、接続点２２５のこの論理０によって、トランジスタ２８５はオンになるのを妨げられ、したがって、抵抗器Ｒ２はトランジスタ２８５のドレイン・ソース間接続でバイパスされなくなる。このことは、Ｒ２の存在によって、Ｖｏｕｔはスリープ・モードに比べて活動モード（通常動作）時に僅かに低い電圧レベルに保たれることを意味する。言い換えると、Ｖｏｕｔは、スリープ・モードでのサンプリング中に、１００ｍｖ〜２００ｍｖの範囲のΔＶだけ故意に高くされる。サンプリング後、電圧レベルがフローティング状態である間、電圧レベルは漏れに耐えなければならない。図１４は、Ｖｏｕｔ電圧と接続点２８７の分割された監視されるＶｏｕｔ電圧との間の関係をＶｒｅｆと比較して見えるように示す。図１４に示すように、接続点２８７の監視されたＶｏｕｔ電圧がＶｒｅｆよりも小さくなる時に、差動増幅器の出力信号１９は、発振器３００をオンにし、電荷ポンピングによってＶｏｕｔ電圧を増加するように出力される。
【００２６】
図７に示すように、チップは、sleep_enable信号ＳＬＥＮ１２（活動状態でＨＩＧＨ）を活動化して、スリープ・モードに入る。活動可能モードおよびスリープ可能モードは互いに排他的であるので、図１１に示すように、active_enable信号１２'は非活動化される（活動状態でＬＯＷ）。図８から、およびタイマ回路４０を参照して説明したように、sample_clock信号１５もさらに生成されて直流生成器回路に供給される。sample_clock１５信号がＬＯＷである期間では、インバータ２６０および２７０で形成された内部ラッチへの入力はフローティング状態であり、したがって、論理「０」がＯＲゲート２８０およびＮＯＲゲート２９０に入力される。その結果、論理ＬＯＷにあるactive_enableにより、リミッタはオフになる。すなわち、ＯＲゲート２９０およびトランジスタ２９２、２９４、およびＮＯＲゲートおよびトランジスタ２８２、２８４はオフになり、したがって、差動増幅器のＶｏｕｔ監視動作は禁止される。sample_clockパルスが来る度に（図８）、ｐＦＥＴトランジスタ２１０、２２０およびｎＦＥＴトランジスタ２３０、２４０は状態を変えて論理「０」を生成し、その論理「０」をインバータ２６０および２７０で形成された内部ラッチでラッチする。図９は、図６で示すような接続点２３２の電圧波形を図示する。このように、内部ラッチの出力は、図１０に示す電圧波形のような、接続点２２５に反対極性の信号電圧を構成する。図６に戻って、接続点２２５のパルス電圧の間に、ＯＲゲート２９０および、結果的にトランジスタ２９２、２９４は、図１２に示す接続点２９１の電圧波形で示されるようにオンになる。さらに、ＮＯＲゲートおよびトランジスタ２８２、２８４は、図１３に示す接続点２８１の電圧波形で示されるように、結果的にオンになる。これらのＯＲおよびＮＯＲのゲート要素をオンにするのに応答して、Ｖｏｕｔ電圧の監視は、差動増幅器２９９によってsample_clockパルスの持続期間の間ずっと可能になる。このようにして、容易に理解されることであるが、スリープ・モード時に、リミッタはリフレッシュ・クロック・パルスによって活動化されるだけである。接続点２８７のＶｏｕｔ電圧は、活動化された時に、Ｖｒｅｆ基準電圧と比較して検査される。接続点２８７のＶｏｕｔ電圧が予め設定された電圧Ｖｒｅｆよりも依然として大きい場合、リミッタ制御信号１９はＬＯＷであり、それによって、発振器および電荷ポンプは作動するのを妨げられ、一方で、トランジスタ２５０（オンになる）を介して内部ラッチは「１」にリセットされ、それに対応して、リミッタ自体が遮断される。しかし、接続点２８７のＶｏｕｔ電圧が予め設定されたＶｒｅｆレベルよりも小さい場合、リミッタ制御はＨＩＧＨであり、発振器／電荷ポンプは動作を開始して、電圧レベルＶｏｕｔをより高い基準レベルまで上げる。チップのスリープ・モード時に電圧生成器を昇圧するために動作可能な、信号Ｖｏｕｔ、接続点２８７の電圧、Ｖｒｅｆおよび差動出力電圧信号１９を示す例のタイミング図を、図１４に示す。本発明の好ましい実施形態に従って、リミッタ回路動作の他の１つの態様では、インバータ２６０および２７０で形成された内部ラッチが論理「０」をラッチしているサンプリング期間中に、抵抗器Ｒ２がバイパスされている。すなわち、現在オンしているトランジスタ２８５で短絡されている。このようにして、Ｒ２がバイパスされいる状態で、Ｖｏｕｔの監視されている電圧が僅かに増加して、図１４に示すようにスリープ・モード時にΔＶだけＶｏｕｔを持ち上げる。
【００２７】
図１５は、複数のオンチップ電圧生成器の待機電力を低減するために応用されたオンチップ自己リフレッシュ電圧生成器システム５００を示す。例えば、図１５に示すように、各々のオンチップ電圧生成器に入力するためのＳＬＥＮ１２信号および活動可能１２'を生成するＣＰＵまたはマイクロコントローラまたはメモリ・コントローラを含む一般的な制御ユニット５１０がある。ここでオンチップ電圧生成器は、昇圧語線用線路リミッタ／ポンプＶｐｐ２００、４００、昇圧電圧ビット線用ＨＩＧＨリミッタ／ポンプＶｂｌｈ２０１、４０１、内部電圧リミッタ／ポンプＶｉｎｔ２０２、４０２、および語線ＬＯＷリミッタ／ポンプＶｗｌｌ２０３、４０３を含む。さらに、図１のタイマ回路４０に対応するクロック生成器回路５２０が設けられ、その生成器回路５２０は、オンチップ電圧語線用線路リミッタ／ポンプ、ビット線ＨＩＧＨリミッタ／ポンプ、内部電圧リミッタ／ポンプ、および語線ＬＯＷリミッタ／ポンプの各々に対して、ＳＬＥＮ信号１２を受取り、それぞれのsample_clock入力信号を生成する。理解されることであろうが、それと分かるほどの電力節約には成らないので、本体バック・バイアス電圧（Ｖｂｂ）をサンプリングすることは必要でない。ビット線等化、バンドギャップ基準電圧などを含んだ他の電圧が、サンプリングされる可能性がある。さらに理解されることであろうが、好ましい実施形態では、クロック生成器で生成される単一のサンプリング・クロックが各異なる活動状態生成器のコントローラ（リミッタ）に加えられ、その結果、スリープ・モード時にリミッタがＳＬＥＮパルスを受け取る時に、生成器の各リミッタが活動化されて、ここで説明したような方法でそれぞれの電圧出力の監視を行う可能性がある。各生成器のリフレッシュ期間（図８のsample_clock信号期間）は、さらに電圧レベル保持時間に基づいて予め決定することができる。すなわち、各ポンプはそれ自体のリフレッシュ周期を持つことができる。
【００２８】
本発明はＤＲＡＭチップの設計に関して述べたが、ここで説明したシステムおよび方法は他の電圧調整システムに、またはソフトウェア制御用途にも使用できることは理解される。例えば、組込み形用途を特に意図した異なる待機モードを実現する回路を使用することができる。そのような用途において、例えば、第１の待機モードは、低電力モード時、例えば居眠りモード時のマイクロプロセッサ（またはＣＰＵ）チップに対して設定される可能性がある。この時に、ＣＰＵは部分的に活動状態にある。第２の待機モードは、より低電力のモード時、例えば、チップが完全に非活動状態であるスリープ・モード時のＣＰＵチップに対して設定される可能性がある。第１の待機モード時に、組み込まれたハードウェア（メモリ、コントローラなど）は、居眠りモードの動作を満たすように、より高い応答時間を有し適度の待機電力を消費する電圧レベルを実現する。第２の待機モード時に、組み込まれたハードウェア（メモリ、コントローラなど）は、より低い応答時間を有し最小限の待機電力を消費する目標レベルの電圧を保持するだけである。したがって、第１の待機モードは、活動状態生成器よりも少ない電力を消費する１組の待機電力生成器を使用して維持することができるが、居眠りモード時に絶えず活動状態になければならない。一方で、第２の待機モードでは、電圧レベルは、ここで説明した電圧制御システムおよびサンプリング方法を使用して維持することができ、ここで活動状態生成器と待機生成器の両方が電力を節約するためにオフに切り換えられている。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】
（１）集積回路用の電圧制御システムであって、
内部オンチップ使用の電圧源を実現する電圧供給生成器であって、低電力可能信号に応答して、前記システムを低電力モードに設定する電圧供給生成器と、
前記低電力モード時に前記内部電圧供給レベルを断続的にサンプリングし、前記内部電圧供給レベルが所定の電圧基準レベル未満に下がっているかどうかを決定するためのリミッタ装置であって、前記内部電圧供給レベルが前記所定の電圧基準レベル未満に下がった時に、前記電圧供給生成器を活動化して前記内部電圧供給レベルを高くし、さらに、前記電圧供給レベルが前記所定の電圧基準レベルに回復した時に、前記電圧供給生成器を非活動化するリミッタ装置とを含み、それによって、内部で生成された電圧レベルがシステムの低電力モード動作全体にわたって維持される電圧制御システム。
（２）前記リミッタ装置が、サンプリング入力で起動されて、前記内部電圧供給レベルを前記所定の電圧基準レベルと比較するための比較器手段を含む上記（１）に記載の電圧制御システム。
（３）前記サンプリング装置を制御するための断続的なタイミング信号を生成するタイマ回路をさらに含む上記（１）に記載の電圧制御システム。
（４）前記動作の低電圧モードがスリープ・モードを含み、前記低電力可能信号が前記システムを前記スリープ・モードに設定するためのスリープ可能信号を含む上記（１）に記載の電圧制御システム。
（５）前記タイマ回路が前記低電力可能信号に応答して、前記低電力モード時だけに前記断続的なタイミング信号を生成する上記（３）に記載の電圧制御システム。
（６）前記断続的なタイミング信号が周期的である上記（１）に記載の電圧制御システム。
（７）前記断続的なタイミング信号が１つまたは複数のパルスを含み、前記タイマ回路が、集積回路動作条件に基づいて、前記１つまたは複数のパルスのパルス幅および周期を修正するための手段をさらに含む上記（１）に記載の電圧制御システム。
（８）前記電圧供給生成器が前記内部電圧供給レベルを上げるための電荷ポンプを含み、前記電荷ポンプが前記比較器の出力に応答する上記（２）に記載の電圧制御システム。
（９）サンプリング間隔中に前記サンプリングされた電圧供給レベルを故意に高くするための装置をさらに含む上記（２）に記載の電圧制御システム。
（１０）前記電圧供給生成器の出力が抵抗分割器回路を通過してサンプリングされ、出力電圧を故意に高くするための前記装置が、前記比較器のサンプリング入力の前記抵抗分割器回路の抵抗を減少させるための装置を含む上記（９）に記載の電圧制御システム。
（１１）前記電圧供給生成器が、断続的なサンプリング信号によって再び活動化されるまで、非活動化された状態である上記（１）に記載の電圧制御システム。
（１２）前記電圧供給生成器が、活動可能信号の受け取りで再び活動化されるまで、非活動化された状態である上記（１）に記載の電圧制御システム。
（１３）集積回路内で生成された内部供給電圧レベルを制御する方法であって、
ａ）動作の低電力モード時に前記内部電圧供給レベルを断続的にサンプリングするステップと、
ｂ）前記内部電圧供給レベルを所定の電圧基準レベルと比較するステップと、
ｃ）前記内部電圧供給レベルが前記所定の電圧基準レベル未満に下がった時に、前記内部電圧供給レベルを高めるために電圧供給生成器を活動化し、さらに、前記電圧供給レベルが前記所定の電圧基準レベルに回復された時に、前記電圧供給生成器を非活動化するステップとを含み、それによって、内部で生成された電圧レベルがシステムの低電力モード動作全体にわたって維持される方法。
（１４）前記ステップａ）が、サンプリング装置を制御するために断続的なタイミング信号を生成するステップを含む上記（１３）に記載の方法。
（１５）前記断続的なタイミング信号が周期的である上記（１４）に記載の方法。
（１６）前記断続的なタイミング信号が１つまたは複数のパルスを含み、前記タイマ回路が、集積回路の動作条件に基づいて、前記１つまたは複数のパルスのパルス幅および周期を修正するための手段をさらに含む上記（１４）に記載の方法。
（１７）前記サンプリングするステップａ）が、サンプリング間隔中に前記サンプリングされる電圧供給レベルを高くするステップをさらに含む上記（１４）に記載の方法。
（１８）前記電圧供給生成器の出力が抵抗分割器回路を通してサンプリングされ、前記サンプリングされる電圧供給を高くする前記ステップが、前記サンプリング間隔中に前記抵抗分割器内の抵抗器部分を故意にバイパスすることを含む上記（１７）に記載の方法。
（１９）断続的なサンプリング信号で再び活動化されるまで、前記電圧供給生成器を非活動化するステップをさらに含む上記（１３）に記載の方法。
（２０）活動可能信号の受け取りで再び活動化されるまで、前記電圧供給生成器を非活動化するステップをさらに含む上記（１３）に記載の方法。
（２１）各々が内部半導体チップ動作のためのそれぞれの電圧を供給する１つまたは複数の電圧供給生成器を有する半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システムであって、
各々の前記電圧生成器に関連し、さらに、それぞれのタイミング信号に応答して、動作の低電力モード時にそれぞれの電圧供給レベルを断続的にサンプリングし、かつ前記サンプリングされた電圧供給レベルが関連した所定の電圧基準レベル未満に下がったかどうかを決定するためのリミッタ装置を含み、任意の前記内部電圧供給レベルがそれの関連した所定の電圧基準レベル未満に下がった時に、前記リミッタ装置は、それぞれの前記電圧供給生成器を活動化して前記内部電圧供給レベルを高くし、さらに、その電圧供給レベルがその関連した所定の電圧基準レベルに回復した時に、前記それぞれの電圧供給生成器を非活動化し、それによって、内部で生成された電圧レベルが前記システムの低電力動作全体にわたって維持される電圧生成器システム。
（２２）前記半導体チップがＤＲＡＭ、フラッシュ・メモリ、マイクロプロセッサ、ＳＲＡＭおよび論理回路の１つを含む上記（２１）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２３）それぞれのリミッタのサンプリングのための断続的なタイミング信号を生成するオンチップ・クロック信号生成器をさらに含む上記（２２）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２４）前記オンチップ・クロック信号生成器が、内部チップ動作を制御する周期的なリフレッシュ信号を生成する上記（２３）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２５）それぞれのリミッタのサンプリングのための各々の前記断続的なタイミング信号が前記周期的なリフレッシュ信号を含む上記（２４）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２６）前記断続的なタイミング信号が周期的である上記（２３）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２７）前記オンチップ・クロック信号生成器が、半導体チップ装置の動作条件に基づいて前記１つまたは複数のパルスのパルス幅および周期を修正するための手段をさらに含む上記（２４）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２８）リミッタのための各々の前記生成された断続的なタイミング信号が、電圧供給器がサンプリングするその電圧供給生成器の電圧に応じて生成される上記（２３）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
（２９）各々の前記リミッタ装置が、システムの低電力モード動作時に漏れ電流に耐えるために、サンプリング間隔中にそれぞれのサンプリングされる電圧供給レベルを故意に高くする機構を含む上記（２８）に記載の半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システム。
【図面の簡単な説明】
【図１】本発明の原理に従ったオンチップ自己リフレッシュ電圧生成器システム１０を説明するブロック図である。
【図２】本発明の原理に従った直流電圧生成器を説明するブロック図である。
【図３】本発明に従って生成されたsleep_enable（ＳＬＥＮ）信号とsample_clock（ＳＡＭＰＬＥ）信号のタイミング関係を図示する。
【図４】本発明に従って実施されたサンプリング方式の動作を示す流れ図である。
【図５】本発明の原理に従った例のサンプル・クロック生成器回路を説明する詳細な模式図である。
【図６】本発明の原理に従った直流電圧生成器の例のリミッタ回路を説明する詳細な模式図である。
【図７】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図８】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図９】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１０】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１１】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１２】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１３】直流生成器回路内に設けられたリミッタ制御回路に含まれた様々な信号の間のタイミング関係を示す。
【図１４】チップ・スリープ・モード時に電圧生成器を昇圧するために動作可能な、差動増幅器入力信号Ｖｏｕｔ、Ｖｒｅｆと差動増幅器出力電圧信号の間の関係を説明する例のタイミング図である。
【図１５】複数オンチップ電圧生成器の電力を低減するために応用されたオンチップ自己リフレッシュ電圧生成器システム５００を図示する。
【符号の説明】
１０ オンチップ自己リフレッシュ電圧生成器システム
１２ スリープ可能信号
１５ サンプル・クロック信号
２０ 温度調整器
３０ 直流電圧生成器
４０ サンプル生成器（タイマ回路）
５０ 低周波発振器（基準クロック生成器）回路
６０ カウンタ回路
７０ パルス生成器
８０ サンプリング方式の動作
９９ 出力電圧信号Ｖｏｕｔ
１１０ ｐＭＯＳトランジスタ装置
１２０ 抵抗器
１３０ コンデンサ
１４０ ｎＭＯＳ装置
１５０ 比較器
１６０ 遅延チェーン
１７０ 帰還経路
１８０ 低周波パルス出力信号
２００ リミッタ
２０１ 昇圧電圧ビット線用ＨＩＧＨリミッタ
２０２ 内部電圧リミッタ
２０３ 語線ＬＯＷリミッタ
２１０ ｐＦＥＴトランジスタ
２２０ ｐＦＥＴトランジスタ
２３０ ｎＦＥＴトランジスタ
２４０ ｎＦＥＴトランジスタ
２６０ インバータ
２７０ インバータ
２８０ ＮＯＲゲート
２９０ ＯＲゲート
２９９ 差動増幅器
３００ 発振器
４００ 電荷ポンプ
４０１ 昇圧電圧ビット線用ＨＩＧＨポンプ
４０２ 内部電圧ポンプ
４０３ 語線ＬＯＷポンプ
５００ オンチップ自己リフレッシュ電圧生成器システム
５１０ 制御ユニット
５２０ クロック生成器
Claims (10)
- 集積回路用の電圧制御システムであって、
低電力モード時に活性化される低電力可能信号に応答して、低電力モードに設定される電圧供給生成器と、
前記低電力可能信号を受信して、低電力モード時に断続的なタイミング信号を生成して前記電圧供給生成器に出力するタイマ回路を備え、
前記電圧供給生成器は、
リミッタ装置と、
前記リミッタ装置に接続された発振器と、
前記発振器に接続された電荷ポンプを備え、
前記リミッタ装置は、
内部ラッチと、
抵抗分割器回路と、
比較器を備え、
前記抵抗分割器回路は、直列に接続された第１、第２及び第３の抵抗を含み、及び、前記第２の抵抗はトランジスタと並列に接続されており、該トランジスタのゲートには前記内部ラッチの出力が接続されており、
前記比較器の一方の入力は前記第１の抵抗と第２の抵抗の間のノードに接続されており、該比較器の他方の入力は所定の電圧基準レベルに維持されており、該比較器の出力は前記発振器に接続されており、
前記リミッタ装置に入力される前記タイミング信号が活性化されるのに応答して、前記内部ラッチが活性状態にセットされて、前記抵抗分割器回路及び前記比較器が動作状態にされると共に前記トランジスタが導通状態にされて、前記第２の抵抗が短絡された状態での前記ノードの電圧が前記比較器に入力され、
前記ノードの電圧が前記所定の電圧基準レベル未満である場合には、その旨を表す前記比較器の出力に応答して、前記発振器が起動されて電荷ポンプが出力電圧を増加すると共に、前記内部ラッチの活性状態が維持されて、前記ノードの電圧の前記電圧基準レベルとの比較が継続され、
前記ノードの電圧が前記電圧基準レベルに回復した時に、その旨を表す前記比較器の出力に応答して、前記内部ラッチがリセットされて、前記抵抗分割器回路及び前記比較器が非動作状態に戻ると共に前記トランジスタが非導通状態にされる、
電圧制御システム。 - 前記断続的なタイミング信号が周期的である請求項１に記載の電圧制御システム。
- 前記断続的なタイミング信号がパルス信号であり、前記タイマ回路が、集積回路の動作条件に基づいて、前記パルス信号のパルス幅および周期を修正するための手段をさらに含む請求項１または２に記載の電圧制御システム。
- 前記抵抗分割器回路及び前記比較器が、活動可能信号の受け取りで再び動作状態にされる、請求項１〜３のいずれか１項に記載の電圧制御システム。
- 前記電圧制御システムが、半導体チップ用の自己リフレッシュ・オンチップ電圧生成器システムである、請求項１〜４のいずれか１項記載の電圧制御システム。
- 前記半導体チップがＤＲＡＭを含む請求項５に記載の電圧制御システム。
- 断続的なタイミング信号を生成するオンチップ・クロック信号生成器をさらに含む請求項５または６に記載の電圧制御システム。
- 前記オンチップ・クロック信号生成器が、内部チップ動作を制御する周期的なリフレッシュ信号を生成する請求項７に記載の電圧制御システム。
- 前記断続的なタイミング信号が前記周期的なリフレッシュ信号である請求項８に記載の電圧制御システム。
- 前記ＤＲＡＭの動作条件に基づいて、前記リフレッシュ信号のパルス幅および周期を修正するための手段をさらに含む請求項９に記載の電圧制御システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/606650 | 2000-06-29 | ||
| US09/606,650 US6411157B1 (en) | 2000-06-29 | 2000-06-29 | Self-refresh on-chip voltage generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002117676A JP2002117676A (ja) | 2002-04-19 |
| JP3962225B2 true JP3962225B2 (ja) | 2007-08-22 |
Family
ID=24428875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001193378A Expired - Fee Related JP3962225B2 (ja) | 2000-06-29 | 2001-06-26 | 自己リフレッシュ・オンチップ電圧生成器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6411157B1 (ja) |
| JP (1) | JP3962225B2 (ja) |
| CN (1) | CN1195302C (ja) |
| TW (1) | TW512341B (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343380B1 (ko) * | 2000-10-19 | 2002-07-15 | 윤종용 | 전압 레벨 검출회로 및 이를 이용한 전압 발생회로 |
| US6759873B2 (en) | 2001-05-22 | 2004-07-06 | The Board Of Trustees Of The University Of Illinois | Reverse biasing logic circuit |
| US6946901B2 (en) * | 2001-05-22 | 2005-09-20 | The Regents Of The University Of California | Low-power high-performance integrated circuit and related methods |
| US7057866B2 (en) * | 2001-08-14 | 2006-06-06 | International Business Machines Corp. | System and method for disconnecting a portion of an integrated circuit |
| US6625078B2 (en) | 2002-02-11 | 2003-09-23 | United Memories, Inc. | Look-ahead refresh for an integrated circuit memory |
| US6992915B2 (en) * | 2002-03-27 | 2006-01-31 | Regents Of The University Of California | Self reverse bias low-power high-performance storage circuitry and related methods |
| KR100502659B1 (ko) * | 2002-10-31 | 2005-07-22 | 주식회사 하이닉스반도체 | 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치 |
| US6778003B1 (en) * | 2003-04-30 | 2004-08-17 | Micron Technology, Inc. | Method and circuit for adjusting a voltage upon detection of a command applied to an integrated circuit |
| KR100549621B1 (ko) * | 2003-11-25 | 2006-02-03 | 주식회사 하이닉스반도체 | 셀프 리프래쉬용 오실레이터 |
| US7183896B2 (en) * | 2004-01-13 | 2007-02-27 | Temic Automotive Of North America, Inc. | Wake-up circuit |
| JP2006004108A (ja) * | 2004-06-16 | 2006-01-05 | Oki Electric Ind Co Ltd | 半導体集積回路とその省電力制御方法 |
| US7321521B2 (en) * | 2004-07-02 | 2008-01-22 | Seagate Technology Llc | Assessing energy requirements for a refreshed device |
| US7214910B2 (en) * | 2004-07-06 | 2007-05-08 | International Business Machines Corporation | On-chip power supply regulator and temperature control system |
| US7664970B2 (en) * | 2005-12-30 | 2010-02-16 | Intel Corporation | Method and apparatus for a zero voltage processor sleep state |
| US7038954B2 (en) * | 2004-08-30 | 2006-05-02 | Micron Technology, Inc. | Apparatus with equalizing voltage generation circuit and methods of use |
| DE102004058612A1 (de) * | 2004-12-04 | 2006-06-08 | Infineon Technologies Ag | Spannungsversorgungsschaltung, insbesondere für eine DRAM-Speicherschaltung sowie ein Verfahren zum Steuern einer Versorgungsquelle |
| KR100702124B1 (ko) * | 2005-04-01 | 2007-03-30 | 주식회사 하이닉스반도체 | 내부전압 공급회로 |
| CN100377124C (zh) * | 2005-05-09 | 2008-03-26 | 威盛电子股份有限公司 | 校准芯片间信号驱动参数的方法与相关装置 |
| KR100818703B1 (ko) * | 2005-06-29 | 2008-04-01 | 주식회사 하이닉스반도체 | 전압 펌핑장치 |
| KR100649973B1 (ko) * | 2005-09-14 | 2006-11-27 | 주식회사 하이닉스반도체 | 내부 전압 발생 장치 |
| US8799687B2 (en) | 2005-12-30 | 2014-08-05 | Intel Corporation | Method, apparatus, and system for energy efficiency and energy conservation including optimizing C-state selection under variable wakeup rates |
| US20070229149A1 (en) * | 2006-03-30 | 2007-10-04 | Sandisk Corporation | Voltage regulator having high voltage protection |
| KR100826647B1 (ko) * | 2006-11-20 | 2008-05-06 | 주식회사 하이닉스반도체 | 전압펌프 초기화 회로 및 이를 이용한 전압 펌핑장치 |
| KR100907454B1 (ko) * | 2006-12-13 | 2009-07-13 | 삼성전자주식회사 | 안정된 내부 파워를 형성할 수 있는 내부 전압 제어기 및그것을 포함하는 스마트 카드 |
| EP2058725A3 (en) * | 2007-06-11 | 2015-07-22 | Mediatek Inc. | Method of and apparatus for reducing power consumption within an integrated circuit |
| US8072256B2 (en) * | 2007-09-14 | 2011-12-06 | Mosaid Technologies Incorporated | Dynamic random access memory and boosted voltage producer therefor |
| KR100929848B1 (ko) * | 2008-02-14 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7633331B2 (en) * | 2008-03-18 | 2009-12-15 | Nanya Technology Corp. | Dynamic voltage pump circuit and method of dynamically generating an output supply voltage thereof |
| US20100001709A1 (en) * | 2008-07-06 | 2010-01-07 | Barth Jr John E | System to generate a reference for a charge pump and associated methods |
| US8547220B1 (en) * | 2009-06-18 | 2013-10-01 | The General Hospital Corporation | Ultrasonic compliance zone system |
| US8180500B2 (en) * | 2009-07-29 | 2012-05-15 | Nanya Technology Corp. | Temperature sensing system and related temperature sensing method |
| US8305831B2 (en) * | 2009-10-15 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power management |
| US8339185B2 (en) | 2010-12-20 | 2012-12-25 | Sandisk 3D Llc | Charge pump system that dynamically selects number of active stages |
| US8711648B2 (en) * | 2012-07-31 | 2014-04-29 | Nanya Technology Corporation | Voltage generating system and memory device using the same |
| US8836412B2 (en) * | 2013-02-11 | 2014-09-16 | Sandisk 3D Llc | Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple |
| US9515548B2 (en) * | 2013-03-15 | 2016-12-06 | Wispry, Inc. | Charge pump systems and methods |
| US8981835B2 (en) | 2013-06-18 | 2015-03-17 | Sandisk Technologies Inc. | Efficient voltage doubler |
| US9024680B2 (en) | 2013-06-24 | 2015-05-05 | Sandisk Technologies Inc. | Efficiency for charge pumps with low supply voltages |
| US9077238B2 (en) | 2013-06-25 | 2015-07-07 | SanDisk Technologies, Inc. | Capacitive regulation of charge pumps without refresh operation interruption |
| US9007046B2 (en) | 2013-06-27 | 2015-04-14 | Sandisk Technologies Inc. | Efficient high voltage bias regulation circuit |
| US9083231B2 (en) | 2013-09-30 | 2015-07-14 | Sandisk Technologies Inc. | Amplitude modulation for pass gate to improve charge pump efficiency |
| US9154027B2 (en) | 2013-12-09 | 2015-10-06 | Sandisk Technologies Inc. | Dynamic load matching charge pump for reduced current consumption |
| CN103956181B (zh) * | 2014-05-12 | 2017-02-01 | 北京兆易创新科技股份有限公司 | 一种电压刷新装置及存储系统 |
| US9917507B2 (en) | 2015-05-28 | 2018-03-13 | Sandisk Technologies Llc | Dynamic clock period modulation scheme for variable charge pump load currents |
| US9647536B2 (en) | 2015-07-28 | 2017-05-09 | Sandisk Technologies Llc | High voltage generation using low voltage devices |
| US9520776B1 (en) | 2015-09-18 | 2016-12-13 | Sandisk Technologies Llc | Selective body bias for charge pump transfer switches |
| CN108073209B (zh) * | 2016-11-08 | 2020-04-07 | 中芯国际集成电路制造(上海)有限公司 | 一种带隙基准电路 |
| US10601409B2 (en) | 2017-08-31 | 2020-03-24 | Nvidia Corporation | Self-clocking sampler with reduced metastability |
| US10332580B2 (en) * | 2017-10-12 | 2019-06-25 | Nanya Technology Corporation | DRAM and method for determining binary logic using a test voltage level |
| JP6357576B1 (ja) | 2017-11-20 | 2018-07-11 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 揮発性メモリデバイス及びそのセルフリフレッシュ方法 |
| KR102593954B1 (ko) * | 2019-01-02 | 2023-10-26 | 에스케이하이닉스 주식회사 | 파워 제어 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 파워 제어 방법 |
| CN115497521B (zh) * | 2022-11-08 | 2023-02-17 | 长鑫存储技术有限公司 | 一种供电电路、存储器和电子设备 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961167A (en) * | 1988-08-26 | 1990-10-02 | Mitsubishi Denki Kabushiki Kaisha | Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein |
| JPH0447591A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR940008147B1 (ko) | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
| DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Electric Corp | Halbleiteranordnung |
| JPH0620471A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | ダイナミック型ｒａｍ |
| WO1994002938A1 (en) * | 1992-07-17 | 1994-02-03 | Ampex Systems Corporation | Composite metal and ferrite head transducer and manufacturing method therefor |
| US5337284A (en) * | 1993-01-11 | 1994-08-09 | United Memories, Inc. | High voltage generator having a self-timed clock circuit and charge pump, and a method therefor |
| US6031411A (en) * | 1993-06-28 | 2000-02-29 | Texas Instruments Incorporated | Low power substrate bias circuit |
| JP3510335B2 (ja) * | 1994-07-18 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 |
| JP3645593B2 (ja) | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2000
- 2000-06-29 US US09/606,650 patent/US6411157B1/en not_active Expired - Fee Related
-
2001
- 2001-06-26 TW TW090115431A patent/TW512341B/zh not_active IP Right Cessation
- 2001-06-26 JP JP2001193378A patent/JP3962225B2/ja not_active Expired - Fee Related
- 2001-06-28 CN CNB011218126A patent/CN1195302C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1195302C (zh) | 2005-03-30 |
| CN1335626A (zh) | 2002-02-13 |
| US6411157B1 (en) | 2002-06-25 |
| JP2002117676A (ja) | 2002-04-19 |
| TW512341B (en) | 2002-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3962225B2 (ja) | 自己リフレッシュ・オンチップ電圧生成器 | |
| JP5041631B2 (ja) | 半導体記憶装置 | |
| KR100842744B1 (ko) | 클럭조절회로 및 이를 이용한 전압펌핑장치 | |
| JP3285444B2 (ja) | 集積回路用電力供給装置 | |
| US6642757B2 (en) | Semiconductor memory device having a power-on reset circuit | |
| JP3124781B2 (ja) | 半導体集積回路装置 | |
| US7471136B2 (en) | Temperature compensated self-refresh circuit | |
| US6525972B2 (en) | Semiconductor memory device with boosting control circuit and control method | |
| KR100266117B1 (ko) | 반도체 기억장치 | |
| KR100900784B1 (ko) | 반도체메모리소자 | |
| US6911807B2 (en) | Method and circuit for limiting a pumped voltage | |
| JP2002343082A (ja) | 半導体メモリ装置のネガティブ電圧発生器 | |
| US8194476B2 (en) | Semiconductor memory device and method for operating the same | |
| KR100309602B1 (ko) | 전위검출회로에서의전력소비를감소시키는반도체장치 | |
| US5619164A (en) | Pseudo ground line voltage regulator | |
| US20060221749A1 (en) | Internal voltage generating circuit | |
| US20060274595A1 (en) | Apparatus for supplying internal voltage | |
| JPH09330590A (ja) | 内部電圧検出回路、および基板電圧検出回路 | |
| US20050206440A1 (en) | High voltage generator in semiconductor memory device | |
| JP3869690B2 (ja) | 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法 | |
| US6172932B1 (en) | On-chip voltage generating device for semiconductor memory with reduced stand-by current | |
| KR100834404B1 (ko) | 리프레쉬신호 생성수단을 포함하는 반도체메모리소자와그의 구동방법 | |
| JP4166014B2 (ja) | 高電圧感知器 | |
| KR20120004017A (ko) | 동적 전압 조정 모드 판별 장치와 방법 및 이를 이용한 펌핑 전압 감지 장치와 방법 | |
| US6115295A (en) | Efficient back bias (VBB) detection and control scheme for low voltage DRAMS |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050225 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050225 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20050225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060213 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060213 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061219 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20061219 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070413 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070510 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20070510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070518 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |