KR20020018943A - 효율적으로 내부 전압을 발생할 수 있는 반도체 장치 - Google Patents

Abstract

본 발명에 따르면, 캐패시터로부터의 전하를 출력 노드로 전송하여 내부 전압을 발생하기 위한 전하 전송 게이트의 게이트로 제어 전압을 인가하는 제어 전압 발생부에 있어서, 전환 신호에 따라 제어 전압의 진폭을 전환한다. 설계 효율이나 신뢰성 및 양품률을 향상할 수 있고, 또한 소비 전류를 저감할 수 있는 내부 전압 발생 회로가 제공된다.

Description

효율적으로 내부 전압을 발생할 수 있는 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF GENERATING INTERNAL VOLTAGE EFFECTIVELY}

본 발명은 반도체 장치에 관한 것으로, 특히 펌프 동작(pumping operate)에 의해 내부 전압을 발생하는 반도체 장치에 관한 것이다. 더욱 특정적으로는, 본 발명은 기판 영역에 인가되는 바이어스 전압을 발생하는 기판 바이어스 전압 발생 회로에 관한 것이다.

시스템 전체의 소비 전력을 저감하고, 또 소망하는 전압 레벨의 전압을 발생하기 위해서, 반도체 장치에 있어서 내부 전압 발생 회로가 마련된다. 내부 전압에는 외부로부터의 전원 전압보다 높은 고전압, 접지 전압과 전원 전압 사이의 중간 전압 레벨의 기준 전압 및 기판 영역에 인가하는 부(負)의 바이어스 전압 등이 있다. 특히, 반도체 기억 장치에 있어서는 M0S 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성되는 메모리 셀 트랜지스터의 임계값 전압의 안정화 및 접합 용량의 저감 등을 목적으로 하여 기판 영역에 바이어스 전압 VBB가 인가된다.

도 14는 종래의 바이어스 전압 발생 회로의 구성을 개략적으로 도시한 도면이다. 도 14에 있어서, 바이어스 전압 발생 회로는 액티브 사이클시에 활성화되어 바이어스 전압 VBB를 발생하는 액티브 바이어스 전압 발생 회로(102), 스탠바이 사이클시에 바이어스 전압 VBB를 발생하는 스탠바이 바이어스 전압 발생 회로(104), 바이어스 전압 VBB의 전압 레벨이 소정 전압 레벨에 도달해 있는지를 검출하고, 이 검출 결과에 따라서 액티브 바이어스 전압 발생 회로(102) 및 스탠바이 바이어스 전압 발생 회로(104)를 선택적으로 활성화시키는 레벨 검출 회로(100)를 포함한다. 이 레벨 검출 회로(100)는 액티브 사이클용 레벨 검출기 및 스탠바이 사이클용 레벨 검출기를 포함하고, 각각 액티브용 활성 제어 신호 φAL 및 스탠바이용 활성 제어 신호 φSL을 생성한다. 바이어스 전압 VBB는 부전압이며, 레벨 검출 회로(100)는 이 바이어스 전압 VBB가 소정값 이하로 되면 바이어스 전압 발생 회로(102 및/또는 104)의 바이어스 전압 발생 동작을 정지시킨다.

액티브 바이어스 전압 발생 회로(102)는 큰 전하 공급 능력을 갖고 있으며, 액티브 사이클시의 내부 회로 동작시에 있어서 바이어스 전압 VBB의 전압 레벨이 변동하는 것을 방지한다. 스탠바이 바이어스 전압 발생 회로(104)는 그 전하 공급 능력은 비교적 작고, 스탠바이 상태시에 있어서의 리크(leakage) 전류에 의한 바이어스 전압 VBB의 변동을 억제한다.

액티브 바이어스 전압 발생 회로(102)는 레벨 검출 회로(100)로부터의 활성 제어 신호 φAL에 따라서 선택적으로 발진 동작을 실행하는 액티브용 링 발진기(102a)와, 액티브용 링 발진기(102a)로부터의 발진 신호에 따라서 캐패시터의 차지 펌프 동작을 이용하여 전하를 출력 노드로 공급하는 액티브용 펌프회로(102b)를 포함한다. 액티브용 링 발진기(102a)는 활성 제어 신호 φAL이 활성 상태에 있고, 바이어스 전압 VBB가 소정 전압 레벨에 도달해 있지 않은 것을 나타내고 있을 때에는 발진 동작을 실행하고, 바이어스 전압 VBB가 소정 전압 레벨에 도달했을 때에 발진 동작을 정지한다.

스탠바이 바이어스 전압 발생 회로(104)는 레벨 검출 회로(100)로부터의 활성 제어 신호 φSL에 따라서 선택적으로 발진 동작을 실행하는 스탠바이용 링 발진기(104a)와, 스탠바이용 링 발진기(104a)로부터의 발진 신호에 응답하여 캐패시터에 의한 차지 펌프 동작을 실행해서 바이어스 전압 VBB를 생성하는 스탠바이용 펌프 회로(104b)를 포함한다. 스탠바이용 링 발진기(104a)도 활성 제어 신호 φSL이 바이어스 전압 VBB가 소정 전압 레벨에 도달해 있지 않은 것을 나타내고 있을 때에는 발진 동작을 실행하는 한편, 활성 제어 신호 φSL이, 바이어스 전압 VBB가 소정 전압 레벨에 도달해 있는 것을 나타내고 있을 때에는 발진 동작을 정지한다.

액티브 사이클용 및 스탠바이 사이클용 각각의 바이어스 전압 발생 회로를 마련하는 것에 의해, 스탠바이 사이클시에 있어서 전하 공급 능력이 큰 액티브 바이어스 전압 발생 회로(102)의 동작을 정지시켜 소비 전력을 저감한다. 액티브용 펌프 회로(102b) 및 스탠바이용 펌프 회로(104b)는 캐패시터의 차지 펌프 동작을 이용하고 있으며, 그 캐패시터의 용량값이 서로 다르며, 스탠바이용 펌프 회로(104b)의 전하 공급 능력은 작아진다. 캐패시터의 차지 펌프 동작을 이용하는 차지 펌프 회로에 있어서는, 전하 공급 능력은 발진 신호의 주파수와 차지 펌프 동작을 실행하는 캐패시터의 용량값에 의해 비례한다.

캐패시터를 이용하는 차지 펌프 회로로서는 각종 구성이 존재하지만, 대표적으로 싱글 부스트형 차지 펌프 회로 및 더블 부스트형 차지 펌프 회로가 존재한다.

도 15는 종래의 싱글 부스트형 차지 펌프 회로의 구성을 도시한 도면이다. 도 15에 있어서, 싱글 부스트형 차지 펌프 회로는 링 발진기로부터의 클럭 신호 CLK를 수신하는 인버터 회로 IV1, 인버터 회로 IV1의 출력 신호를 지연시키는 지연 회로 DL1, 지연 회로 DL1의 출력 신호를 더 지연시키는 지연 회로 DL2, 지연 회로 DL1 및 DL2의 출력 신호를 수신하는 NOR 게이트 NG1, 인버터 회로 IV1의 출력 신호와 지연 회로 DL2의 출력 신호를 수신하는 NAND 회로 NG2, 인버터 회로 IV1과 지연 회로 DL1의 출력 신호를 수신하는 NOR 게이트 NG3, NOR 게이트 NG1의 출력 신호를 지연시키는 지연 회로 DL3, NAND 회로 NG2의 출력 신호를 지연시키는 버퍼 회로 DL4, NOR 게이트 NG3의 출력 신호를 반전시키는 인버터 IV2, 지연 회로 DL3의 출력 신호를 한쪽 전극에서 수신하는 캐패시터 C1, 지연 회로 DL4의 출력 신호를 한쪽 전극 노드에서 수신하는 캐패시터 C2, 인버터 회로 IV2의 출력 신호를 한쪽 전극 노드에서 수신하는 캐패시터 C3, 캐패시터 C3의 다른 쪽 전극 노드(노드 NF)와 접지 노드 사이에 접속되는 P채널 MOS 트랜지스터 Q1, 노드 NF와 접지 노드 사이에 직렬로 접속되는 P채널 MOS 트랜지스터 Q2 및 Q3, 캐패시터 C1의 다른 쪽 전극 노드(노드 NB)와 접지 노드 사이에 접속되고, 또한 그 게이트가 노드 NF에 접속되는 P채널 MOS 트랜지스터 Q4, 캐패시터 C2의 다른 쪽 전극 노드(노드 NE)와 접지 노드 사이에 접속되고, 또한 그 게이트가 노드 NF에 접속되는 P채널 MOS 트랜지스터 Q5, 노드 NE의 전압 레벨에 따라 선택적으로 도통하고, 노드 ND 및 NO 사이에서 전하를전송하는 P채널 MOS 트랜지스터 Q6을 포함한다.

P채널 MOS 트랜지스터 Q1은 게이트가 접지 노드에 접속되고, 다이오드 모드에서 동작하고, 노드 NF의 전압 레벨을 임계값 전압의 절대값 Vthp로 클램프(clamp)한다. MOS 트랜지스터 Q2 및 Q3이 각각 접지 노드로부터 노드 NF를 향해서 순방향으로 다이오드 접속되고, 노드 NF의 전압 레벨을 -2·Vthp로 클램프한다. 여기서, Vthp는 MOS 트랜지스터 Q1∼Q3과 각각의 임계값 전압의 절대값을 나타낸다. 다음에, 이 도 15에 도시된 싱글 부스트형 차지 펌프 회로의 동작에 대해서 설명한다.

초기 상태에 있어서, 노드 NA-NF가 전부 접지 전압 Vss(=0V)인 상태에 있어서, 클럭 신호 CLK가 상승한 상태를 고려한다. 이 경우, 인버터 회로 IV1의 출력 신호가 L 레벨로 하강하고, 노드 NB의 전압이 지연 회로 DL4의 지연 시간 경과후에 전원 전압 Vcc 레벨로 상승한다. 한편, 지연 회로 DL1 및 DL2의 지연 시간이 경과하면, NOR 게이트 NG1의 양 입력이 모두 L 레벨로 되고, 또 지연 회로 DL3이 갖는 지연 시간이 경과한 후에 노드 NA의 전압 레벨이 전원 전압 Vcc 레벨로 상승한다.

한편, 노드 NC는 초기 상태에 있어서 0V의 전압 레벨이며, 또 지연 회로 DL1이 갖는 지연 시간이 경과한 후에 노드 NC는 인버터 회로 IV2에 의해 접지 전압 레벨로 구동된다. 노드 ND는 노드 NA의 전압 상승에 따라서 캐패시터 C1의 차지 펌프 동작에 의해 그 전압 레벨이 전원 전압 Vcc만큼 상승하려고 한다. 그러나, 노드 NF의 전압 레벨이 접지 전압 레벨이며, MOS 트랜지스터 Q4가 온 상태이며, 이 노드 ND의 전압 레벨은 MOS 트랜지스터 Q4가 오프 상태로 될 때까지 저하한다. 마찬가지로, 노드 NE는 캐패시터 C2에 의한 차지 펌프 동작에 의해 그 전압 레벨이 전원 전압 Vcc만큼 상승하려고 하지만, MOS 트랜지스터 Q5는 온 상태이며 이 MOS 트랜지스터 Q5가 오프 상태로 될 때까지 그 전압 레벨이 저하한다.

클럭 신호 CLK가 전원 전압 Vcc 레벨로부터 접지 전압 레벨로 저하하면, 인버터 회로 IV1의 출력 신호가 전원 전압 Vcc 레벨로 되고, 따라서 NOR 게이트 NG3의 출력 신호가 L 레벨(접지 전압 레벨)로 된다. 노드 NC의 전압 레벨이 전원 전압 Vcc 레벨로 되고, 따라서 노드 NF의 전압 레벨도 이 캐패시터 C3에 의해 차지 펌프 동작에 의해 상승하려고 한다. 그러나, 이 노드 NF의 전압 상승에 따라서 MOS 트랜지스터 Q1이 온 상태로 되고, 노드 NF의 전압 레벨이 그 임계값 전압의 절대값 Vthp 레벨로 클램프된다. 이 노드 NF가 임계값 전압의 절대값 Vthp로 클램프되면, MOS 트랜지스터 Q4 및 Q5가 오프 상태로 된다(노드 ND 및 NE가 거의 접지 전압 레벨까지 방전되어 있기 때문임).

계속해서, 지연 회로 DL1의 출력 신호가 전원 전압 레벨로 상승하면, NOR 게이트 NG1의 출력 신호가 접지 전압 레벨로 저하한다. 지연 회로 DL3이 갖는 지연 시간의 경과후에 노드 NA의 전압이 전원 전압 Vcc 레벨로부터 접지 전압 레벨로 저하한다. 캐패시터 C1의 차지 펌프 동작에 의해 노드 ND의 전압 레벨이 -Vcc만큼 저하한다.

지연 회로 DL1 및 DL2가 갖는 지연 시간이 경과하면, NAND 게이트 NG2의 출력 신호가 L 레벨로 되고, 노드 NB의 전압 레벨이 전원 전압 Vcc 레벨로부터 접지 전압 레벨로 저하하며, 따라서 노드 NE의 전압 레벨이 -Vcc만큼 저하한다. 이 노드 NE의 전압 레벨이 거의 -Vcc 레벨로까지 저하하면, MOS 트랜지스터 Q6이 온 상태로 되어(출력 노드 NO는 초기 상태시 거의 접지 전압 레벨임) 노드 ND로부터 출력 노드 NO로 부전하(전자)가 공급된다.

다음에, 클럭 신호 CLK가 다시 전원 전압 Vcc 레벨로 상승하면, 우선 노드 NB가 접지 전압 레벨로부터 전원 전압 Vcc 레벨로 변화한다. 따라서, 캐패시터 C2의 차지 펌프 동작에 의해 노드 NE의 전압 레벨이 Vcc만큼 상승하고, MOS 트랜지스터 Q6이 오프 상태로 되어 출력 노드 NO로의 부전하의 공급이 정지된다.

계속해서, 노드 NC가, 지연 회로 DL1의 출력 신호가 접지 전압 레벨로 되면, 전원 전압 Vcc 레벨로부터 접지 전압 레벨로 그 전압 레벨이 저하한다. 캐패시터 C3의 차지 펌프 동작에 의해 노드 NF의 전압이 전원 전압 Vcc만큼 저하하려고 하지만, MOS 트랜지스터 Q2 및 Q3에 의해 -2Vthp의 전압 레벨로 클램프된다.

그 후, 지연 회로 DL2의 출력 신호가 L 레벨로 되면, 노드 NA가 접지 전압 레벨로부터 전원 전압 Vcc 레벨로 상승하고, 따라서 노드 ND로 전하를 공급한다. 그러나, MOS 트랜지스터 Q4가 온 상태이며, 노드 ND는 접지 전압 레벨로 유지된다.

상술한 동작을 반복하여 실행하는 것에 의해, 출력 노드 NO로부터의 전압 VBB의 전압 레벨을 저하시킨다. 이 상태를 반복하여 정상 상태로 되었을 때의 동작을 도 16에 도시한 신호 파형도를 참조하여 설명한다.

우선, 시각 ta에 있어서, 클럭 신호 CLK가 전원 전압 Vcc 레벨로 상승할 때, 노드 NA 및 노드 NB는 접지 전압 레벨이고, 노드 NC가 전원 전압 Vcc 레벨이며, 또한 노드 NE가 -Vcc 레벨이다.

클럭 신호 CLK가 시각 ta에 있어서 전원 전압 Vcc 레벨로 상승하고, 지연 회로 DL4가 갖는 지연 시간이 경과하면, 시각 tb에 있어서 노드 NB의 전압 레벨이 전원 전압 Vcc 레벨로 상승하고, 따라서 노드 NE의 전압 레벨이 -Vcc로부터 접지 전압 레벨로 상승하여 MOS 트랜지스터 Q6이 오프 상태로 된다.

계속해서, 지연 회로 DL1이 갖는 지연 시간이 경과하면, NOR 게이트 NG3의 양 입력이 L 레벨로 되어, 시각 tc에 있어서 노드 NC의 전압 레벨이 전원 전압 Vcc 레벨로부터 접지 전압 레벨로 저하하고, 계속해서 노드 NF의 전압 레벨도 이 전원 전압 Vcc 레벨분만큼 저하한다. 노드 NF는 MOS 트랜지스터 Q1에 의해 임계값 전압의 절대값 Vthp로 클램프되어 있다. 따라서, Vthp-Vcc의 전압 레벨로 노드 NF의 전압 레벨이 저하하지만, MOS 트랜지스터 Q2 및 Q3에 의해 그 전압 레벨이 -2·Vthp 레벨로 클램프된다. 노드 NF의 전압 레벨이 저하하면, MOS 트랜지스터 Q4 및 Q5가 온 상태로 되어, 노드 NE가 확실하게 접지 전압 레벨로 유지된다. 노드 NE가 접지 전압 레벨로 되면, 따라서 MOS 트랜지스터 Q6이 오프 상태로 되어 출력 노드 NO로의 전자의 공급 동작이 정지된다. 이 노드 ND는 온 상태의 MOS 트랜지스터 Q4에 의해 접지 전압 레벨로 구동된다(도 16에 있어서는 응답의 지연을 나타내고 있음).

지연 회로 DL1-DL3이 갖는 지연 시간이 경과하면 노드 NA의 전압 레벨이 전원 전압 Vcc 레벨로 상승하고, 노드 ND의 전압 레벨이 상승하려고 해도 MOS 트랜지스터 Q4가 온 상태이며 노드 ND는 접지 전압 레벨로 유지된다.

시각 te에 있어서, 클럭 신호 CLK가 접지 전압 레벨로 저하하면, 우선 노드NC의 전압 레벨이 전원 전압 Vcc 레벨로 상승하고, 따라서 노드 NF의 전압 레벨이 상승하여, MOS 트랜지스터 Q1에 의해 전압 Vthp 레벨로 클램프된다(시각 tf).

계속해서, 지연 회로 DL1 및 DL3이 갖는 지연 시간이 경과하면, 시각 tg에 있어서 노드 NA의 전압 레벨이 접지 전압 레벨로 저하하고, 따라서 노드 ND의 전압 레벨이 -Vcc 레벨로까지 저하한다. 노드 NE의 전압 레벨은 접지 전압 레벨이며, MOS 트랜지스터 Q6은 오프 상태를 유지한다.

또, 지연 회로 DL2가 갖는 지연 시간이 경과하면, 시각 th에 있어서 노드 NB의 전압 레벨이 접지 전압 레벨로 저하하고, 따라서 노드 NE의 전압 레벨이 -Vcc로 되어, MOS 트랜지스터 Q6이 온 상태로 되어 출력 노드 NO로 부전하를 공급하고, 노드 ND의 전압 레벨이 그 부전하 공급에 따라 상승한다.

따라서, 이 도 15에 도시한 싱글 부스트형 차지 펌프 회로에 있어서는, 출력 노드로 부전하를 공급하는 전송 게이트로 되는 MOS 트랜지스터 Q6의 게이트(노드 NE)는 전원 전압 Vcc의 진폭으로 변화하고 있으며, 이 진폭에 의해 싱글 부스트형이라고 불린다.

노드 NA-NC를 3상 구동하는 것에 의해 부전압의 노드 ND에 있어서의 준비, 이 부전압의 안정화 후의 부전하의 공급 및 부전하 공급 정지후의 부전하 공급 노드의 예비 설정을 순차적으로 정확하게 실행할 수 있고, 효율적으로 부전하를 공급할 수 있다.

도 17은 더블 부스트형 차지 펌프 회로의 주요부 구성을 도시한 도면이다. 이 도 17에 도시한 회로 구성은 도 15에 도시한 싱글 부스트형 차지 펌프 회로의일점 쇄선으로 나타내는 블럭, 즉 NAND 회로 NG2의 출력 신호를 수신하여 노드 NE를 구동하는 부분의 구성에 대응한다. 즉, 이 도 17에 도시한 회로 블럭을 도 15에 도시한 일점 쇄선 블럭과 치환하는 것에 의해, 도 15에 도시한 차지 펌프 회로는 더블 부스트형 차지 펌프 회로로서 동작한다.

도 17에 있어서, 더블 부스트형 차지 펌프 회로는 NAND 게이트 NG2의 출력 신호에 따라서 노드 NG를 구동하는 인버터 회로 DIV3, NAND 게이트 NG2의 출력 신호에 따라서 노드 NH를 구동하는 지연 회로 DL5, NAND 게이트 NG의 출력 신호에 따라서 노드 NI를 구동하는 인버터 회로 DIV4, 노드 NG와 노드 NJ 사이에 접속되는 캐패시터 C4, 노드 NH와 노드 NK 사이에 접속되는 캐패시터 C5, 노드 NJ 상의 전압에 따라서 전원 노드를 노드 NK에 접속하는 N채널 MOS 트랜지스터 NQ4, 노드 NJ와 전원 노드 사이에 접속되는 N채널 MOS 트랜지스터 NQ1, 전원 노드와 노드 NJ 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 NQ3 및 NQ2를 포함한다.

MOS 트랜지스터 NQ1은 그 백게이트 및 게이트가 전원 노드에 접속된다. MOS 트랜지스터 NQ2 및 NQ3의 각각은 백게이트가 전원 노드에 접속되고, 또한 그 게이트가 소스에 접속된다. M0S 트랜지스터 NQ1은 노드 NJ를 전압 Vcc-Vthn 레벨로 클램프하고, 또 MOS 트랜지스터 NQ3 및 NQ2는 노드 NG의 전압 레벨을 Vcc+2·Vthn 레벨로 클램프한다. 여기서, Vthn은 MOS 트랜지스터 NQ1∼NQ3 각각의 임계값 전압을 나타낸다.

또, 인버터 회로 DIV3 및 DIV4는 지연 시간을 갖고 있다.

더블 부스트형 차지 펌프 회로는 인버터 회로 DIV4의 출력 신호에 따라서 노드 NL로 노드 NK의 전하를 공급하는 P채널 MOS 트랜지스터 PQ, 노드 NL과 접지 노드 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 NQ5 및 NQ6을 더 포함한다. MOS 트랜지스터 NQ5는 그 게이트에서 전원 전압 Vcc을 수신하고, 전계 완화용 저항 소자로서 기능한다. MOS 트랜지스터 NQ6은 인버터 회로 DIV4의 출력 신호를 게이트에서 수신한다. 노드 NL과 노드 NE 사이에 캐패시터 C6이 접속된다.

도 18은 도 17에 도시된 더블 부스트부의 동작을 도시한 신호 파형도이다. 이하, 도 18을 참조하여 도 17에 도시한 더블 부스트부의 동작에 대해서 설명한다.

인버터 회로 DIV3은 인버터 회로 DIV4보다 큰 지연 시간을 갖고 있으며, 또 지연 회로 DL5는 이들 인버터 회로 DIV3 및 DIV4가 갖는 지연 시간보다 큰 지연 시간을 갖고 있다.

시각 Ta에 있어서, NAND 게이트 NG2로부터의 신호 φ가 전원 전압 Vcc 레벨로 상승하고, 인버터 회로 DIV4가 갖는 지연 시간이 경과하면 노드 NI의 전압 레벨이 전원 전압 Vcc로부터 접지 전압 레벨로 저하하고, MOS 트랜지스터 PQ가 온 상태로 되어, MOS 트랜지스터 NQ6이 오프 상태로 된다. 따라서, 노드 NL로는 노드 NK상의 전압이 전달된다. 노드 NK는 전원 전압 Vcc 레벨이며, 시각 Tb에 있어서 노드 NL은 전원 전압 Vcc 레벨로 상승하고, 따라서 노드 NE의 전압 레벨이 전원 전압 Vcc만큼 상승하여 -Vcc 레벨로 된다.

인버터 회로 DIV3이 갖는 지연 시간이 경과하면, 노드 NG의 전압 레벨이 시각 Tc에 있어서 접지 전압 레벨로 하강하고, 따라서 노드 NJ의 전압 레벨이 이 전원 전압 Vcc 레벨만큼 변화하려고 한다. 그러나, 노드 NJ의 전압 레벨은 MOS 트랜지스터 NQ1에 의해 클램프되고, Vcc-Vthn의 전압 레벨로 저하한다. 이 노드 NJ의 전압 레벨이 Vcc-Vthn으로 되면, MOS 트랜지스터 NQ4가 오프 상태로 된다.

지연 회로 DL5가 갖는 지연 시간이 경과하면, 시각 Td에 있어서 노드 NH의 전압 레벨이 전원 전압 Vcc 레벨로 되고, 따라서 캐패시터 C5의 차지 펌프 동작에 의해 노드 NK의 전압 레벨이 Vcc 레벨로부터 전압 2·Vcc 레벨로까지 상승하고, 따라서 노드 NL의 전압 레벨이 2·Vcc 레벨로 상승한다. 캐패시터 C6에 의해 노드 NE의 전압 레벨이 더욱더 전원 전압 Vcc만큼 상승하고, 노드 NE가 접지 전압 레벨로 된다.

시각 Te에 있어서, NAND 게이트 NG2로부터의 신호 φ가 접지 전압 레벨로 저하하면, 인버터 회로 DIV4에 의해 시각 Tf에 있어서 노드 NI의 전압 레벨이 Vcc 레벨로 되어 MOS 트랜지스터 NQ6이 온 상태로 되고, 노드 NL의 전하가 방전되어 노드 NL은 접지 전압 레벨로 된다. 노드 NI가 접지 전압 레벨로부터 전원 전압 Vcc 레벨로 상승할 때, 노드 NK의 전압 레벨이 2·Vcc 레벨이며, MOS 트랜지스터 PQ가 온 상태에 있다. 따라서, 노드 NK로부터 이 MOS 트랜지스터 PQ를 거쳐서 또한 MOS 트랜지스터 NQ6을 거쳐서 접지 노드로 전하가 방전된다. 노드 NK의 전압 레벨이 방전에 의해 저하하고 전원 전압 Vcc 레벨까지 저하하면, M0S 트랜지스터 PQ는 그 게이트와 소스의 전압 레벨이 동일하게 되어 오프 상태로 된다. 따라서, 노드 NK의 전압 레벨은 전압 2·Vcc 레벨로부터 전원 전압 Vcc 레벨로까지 방전된다.

이 노드 NL의 전압 레벨의 저하에 의해, 노드 NE가 -2·Vcc 레벨까지 저하한다.

시각 Tg에 있어서, 노드 NG의 전압 레벨이 전원 전압 Vcc 레벨로 상승하면, 노드 NJ의 전압 레벨이 캐패시터 C4의 차지 펌프에 의해 상승한다. 그러나, MOS 트랜지스터 NQ2 및 NQ3에 의해 노드 NJ의 전압 레벨은 Vcc+2·Vthn의 전압 레벨로 클램프된다. 노드 NK는 2·Vcc 레벨이며, MOS 트랜지스터 NQ4가 오프 상태를 유지한다.

시각 Th에 있어서, 지연 회로 DL5의 출력 신호에 따라서 노드 NH의 전압 레벨이 전원 전압 Vcc 레벨로부터 접지 전압 레벨로 저하한다. 이미 시각 Tg에 있어서, 노드 NJ의 전압은 전원 전압보다 높은 전압 레벨로 설정되고 N채널 MOS 트랜지스터 NQ4는 온 상태로 되어 있고, 이 노드 NK는 N채널 MOS 트랜지스터 NQ4를 거쳐서 전원 노드에 결합되어 있다. 따라서, 노드 NK는 캐패시터 C5의 차지 펌프 동작에 의한 전압 저하를 전원 노드로부터 공급되는 전하에 의해 보상받아 전원 전압 Vcc 레벨을 유지한다.

따라서, 이 도 17에 도시한 더블 부스트부의 경우, 노드 NE의 진폭은 2·Vcc이며, 더블 부스트형이라고 불린다. 더블 부스트형 차지 펌프 회로의 경우, 전하를 공급하는 출력단의 MOS 트랜지스터 Q6의 게이트-소스간 전압이 커지고, 따라서 전하 공급 능력도 커진다. 따라서, 더욱 고속으로 전하를 공급할 수 있다.

싱글 부스트형 차지 펌프 회로의 경우, 더블 부스트형 차지 펌프 회로에 비해 구성 요소 수가 적어 회로 점유 면적이 작은 것 및 회로 구성이 간단하기 때문에, 신뢰성이 높고, 또 양품률도 높다는 이점을 갖고 있다. 그러나, 전하를 전송하는 트랜지스터 Q6의 게이트 전압은 최저 -Vcc이며, 발생 가능한 부전압은 -Vcc+Vthp로 되어 저전원 전압하에서는 충분한 전압 레벨의 부전압을 생성할 수가 없다. 예를 들면, 전원 전압 Vcc가 1.5V이며 임계값 전압의 절대값 Vthp가 0.7V인 경우에는 -0.8V보다 깊은 부의 전압을 생성할 수가 없다.

한편, 더블 부스트형 차지 펌프 회로의 경우에, 이 전하 전송용 트랜지스터 Q6의 게이트 전압은 -2·Vcc까지 저하하고, 따라서 저전원 전압하에서도 충분한 전압 레벨의 부전압을 안정하게 생성하여 공급할 수 있다. 그러나, 도 17에 도시한 더블 부스트부에 있어서는, 그 내부 노드의 전압은 2·Vcc의 진폭으로 변화하기 때문에, 전원 전압 Vcc가 높은 경우에는, 소자의 신뢰성(게이트 절연막의 신뢰성)이 저하하여 전원 전압을 높게 할 수 없다는 문제가 발생한다. 따라서, 전원 전압이 비교적 높은 경우, 내부 강압 회로에 의해 강압한 전압을 펌프 전원 전압으로서 이용할 필요가 있고, 싱글 부스트형과 동일 정도의 레벨의 부전압밖에 생성할 수가 없게 되어 더블 부스트형의 이점이 손상된다. 또, 기판 바이어스용으로 내부 강압 회로를 마련한 경우, 이 회로의 점유 면적 및 소비 전류가 증대한다는 문제가 발생한다.

또, 테스트시에 있어서는, 각종 전원 전압의 레벨하에서 반도체 장치를 동작시켜 불량을 검출하는 것이 실행된다(screening test). 이 테스트시에 더블 부스트형 차지 펌프 회로를 이용하는 경우, 더블 부스트부의 소자의 절연 내압에 의해 최고 전원 전압 레벨이 제한되고, 따라서 인가 전압을 충분히 높게 할 수 없어 내부 회로의 신뢰성을 보증할 수 없게 된다. 또, 싱글 부스트형 차지 펌프 회로의 경우, 전원 전압을 낮게 한 때에는 충분한 전압 레벨의 부전압 VBB를 생성할 수 없어 내부 회로의 동작을 안정화시킬 수 없으며, 정확한 테스트를 실행할 수 없게 된다. 따라서, 이들의 테스트시에 필요로 되는 테스트를 충분히 실행할 수 없어 반도체 장치의 신뢰성 및 양품률이 저하한다는 문제가 발생한다.

따라서, 기판 바이어스용 차지 펌프 회로를 반도체 칩에 탑재하는 경우에는, 사양을 검토한 후에 이 전원 전압 레벨에 따라 어떠한 형식의 차지 펌프 회로를 사용할 것인지를 결정하고 있고, 회로 설계를 사양 변경시마다 변경할 필요가 있어, 사양 변경에 유연하게 대처할 수 없게 된다는 문제가 발생한다. 특히, 전원 전압은 반도체 기억 장치가 이용되는 시스템의 전원 전압에 의해 주로 결정되고 있고, 적용용도에 따라 회로 설계를 실행하는 경우에는, 각 전원 전압마다 차지 펌프 회로의 설계 변경을 실행할 필요가 있어, 설계 효율이 나빠지고, 따라서 장치 가격이 높아진다는 문제가 발생한다.

상술한 바와 같은 문제는 부전압을 발생하는 차지 펌프 회로에 한정되지 않고, 예를 들면 반도체 기억 장치에 있어서 워드선 등으로 전달되는 고전압을 발생하는 내부 전압 발생 회로에 있어서도 마찬가지 문제가 발생한다.

본 발명의 목적은 전원 전압의 전압 레벨에 의존하지 않고 안정하게 소망하는 전압 레벨의 내부 전압을 생성할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 외부 전원 전압의 사양 변경에 용이하게 대응할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 신뢰성 및 양품률이 개선된 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 안정하게 기판 바이어스 전압을 효율적으로 생성할 수 있는 반도체 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 기판 바이어스 회로의 구성을 개략적으로 도시한 도면,

도 2는 실시예 1의 기판 바이어스 발생 회로의 변경예를 개략적으로 도시한 도면,

도 3은 본 발명의 실시예 2에 따른 기판 바이어스 회로의 구성을 개략적으로 도시한 도면,

도 4는 본 발명의 실시예 3에 따른 기판 바이어스 회로의 주요부 구성을 도시한 도면,

도 5는 본 발명의 실시예 4에 따른 기판 바이어스 회로의 주요부 구성을 도시한 도면,

도 6은 본 발명의 실시예 4의 변경예 1의 구성을 도시한 도면,

도 7은 본 발명의 실시예 4의 변경예 2의 구성을 도시한 도면,

도 8은 본 발명의 실시예 5에 따른 기판 바이어스 회로의 주요부 구성을 도시한 도면,

도 9는 도 8에 도시된 회로의 동작을 도시한 신호 파형도,

도 10은 기판 바이어스 전압을 받는 부분의 구성의 일예를 도시한 도면,

도 11은 본 발명의 실시예 6의 변경예에 따른 반도체 장치의 구성을 개략적으로 도시한 도면,

도 12a∼도 12d는 전환 신호를 발생하는 부분의 구성을 개략적으로 도시한 도면,

도 13은 본 발명의 실시예 7에 따른 내부 전압 발생 회로의 구성을 개략적으로 도시한 도면,

도 14는 종래의 기판 바이어스 회로의 구성을 개략적으로 도시한 도면,

도 15는 종래의 싱글 부스트형 기판 바이어스 회로(single boost type substrate bias circuit)의 구성을 도시한 도면,

도 16은 도 15에 도시된 회로의 동작을 도시한 신호 파형도,

도 17은 종래의 더블 부스트형 기판 바이어스 회로의 더블 부스트부의 구성을 도시한 도면,

도 18은 도 17에 도시된 회로의 동작을 도시한 신호 파형도.

도면의 주요 부분에 대한 부호의 설명

1 : 싱글 부스트형 기판 바이어스 회로

1a, 10a : 레벨 검출 회로

1b, 10b : 액티브용 링 발진기

1c, 10c : 액티브용 펌프 회로

1d, 10d : 스탠바이용 링 발진기

1e, 10e : 스탠바이용 펌프 회로

10 : 더블 부스트형 기판 바이어스 회로

본 발명에 따른 반도체 장치는 소정의 전압 레벨의 내부 전압을 발생하기 위한 제 1 동작 형식의 제 1 내부 전압 발생 회로와, 이 제 1 회로 형식과는 다른 제 2 동작 형식을 갖고 소정의 전압 레벨의 내부 전압을 발생하기 위한 제 2 내부 전압 발생 회로를 구비한다. 제 1 및 제 2 내부 전압 발생 회로는 택일적으로 동작 가능하게 된다.

본 발명의 다른 관점에 따른 반도체 장치는 출력 노드로 전하를 전송하는 전송 게이트의 제어 게이트에 제 1 진폭의 제어 신호를 인가하여 이 출력 노드에 그 최대 절대값이 제어 신호의 진폭에 의해 규정되는 전압 레벨인 내부 전압을 발생하는 내부 전압 발생 회로 및 전환 신호에 응답하여 이 내부 전압 발생 회로의 제어 신호의 진폭을 제 1 진폭과는 다른 제 2 진폭으로 변경하는 회로를 포함한다.

본 발명의 또 다른 관점에 따른 반도체 장치는 출력 노드로 전하를 전송하는 전송 게이트의 제어 게이트에 제어 신호를 인가하여 출력 노드에 소정의 전압 레벨의 내부 전압을 발생하는 내부 전압 발생 회로 및 전환 신호에 응답하여 이 내부 전압 발생 회로의 제어 신호의 진폭을 제 1 진폭과 이 제 1 진폭보다 작은 제 2 진폭 중의 어느 하나로 설정하는 회로를 포함한다.

바람직하게는, 기판 영역에 인가되는 바이어스 전압을 차지 펌프 동작에 의해 발생하는 싱글 부스트형의 기판 바이어스 발생 회로 및 이 싱글 부스트형 기판 바이어스 발생 회로와 동일한 반도체 칩상에 형성되고 기판 영역에 인가되는 바이어스 전압을 차지 펌프 동작에 의해 발생하는 더블 부스트형의 기판 바이어스 발생 회로가 마련된다. 실(實)사용시에는 이들 싱글 부스트형 기판 바이어스 발생 회로 및 더블 부스트형 기판 바이어스 발생 회로 중의 한쪽만이 사용 가능하게 된다.

동작 형식이 다른 내부 전압 발생 회로를 함께 형성하고 이들을 택일적으로 동작 가능하게 하는 것에 의해서, 외부 전원 전압 레벨에 따라 최적한 내부 전압 발생 회로를 사용할 수 있고, 전원 사양의 변경에 대해서도 유연하게 대응할 수 있다. 또, 테스트시에 있어서도, 이들을 테스트 전원 전압 레벨에 따라 적절한 내부 전압 발생 회로를 동작 가능하게 하는 것에 의해서, 내부 회로를 정확하게 테스트할 수 있고, 신뢰성 및 양품률을 개선할 수 있다.

또, 전압 레벨에 관계없이 외부 전원 전압을 사용하여 내부 전압을 생성할 수 있어, 내부 전압 발생을 위한 내부 강압 회로를 사용할 필요가 없어지고, 또한 소비 전류도 저감할 수 있다.

또, 이들 동작 형식이 다른 내부 전압 발생 회로를 동일 회로내에 형성하는 것에 의해서, 구성 요소를 공용할 수 있어 따로따로 형성하는 경우에 비해 내부 전압 발생 회로의 점유 면적을 저감할 수 있다.

이 내부 전압 발생 회로가 기판 바이어스 발생 회로인 경우라도 마찬가지 효과를 얻을 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 기판 바이어스 회로의 구성을 개략적으로 도시한 도면이다. 도 1에 있어서 기판 바이어스 회로는 싱글 부스트형 기판 바이어스 회로(1)와 더블 부스트형 기판 바이어스 회로(10)를 포함한다. 이들 싱글 부스트형 기판 바이어스 회로 및 더블 부스트형 기판 바이어스 회로(10)가 동일 칩상에 형성되고, 공통으로 출력 노드(2)에 결합된다. 이들 기판 바이어스 회로(1 및 10)를 선택적으로 활성화시키기 위해서, 전환 신호 φSW를 수신하는 인버터 회로(5)가 마련된다. 이 전환 신호 φSW에 의해 기판 바이어스 회로(1 및 10) 중의 한쪽을 활성화시키고 다른 쪽을 비활성 상태로 둔다.

싱글 부스트형 기판 바이어스 회로(1)는 출력 노드(2)의 기판 바이어스 전압 VBB의 전압 레벨을 검출하는 레벨 검출 회로(1a), 활성화시 소정의 주기로 발진 동작을 실행하는 액티브용 링 발진기(1b), 액티브용 링 발진기(1b)로부터의 발진 신호를 수신하여 차지 펌프 동작을 실행해서 부전압을 생성하는 액티브용 펌프 회로(1c), 활성화시 발진 동작을 실행하는 스탠바이용 링 발진기(1d), 스탠바이용 링 발진기(1d)로부터의 발진 신호에 따라서 차지 펌프 동작을 실행해서 부전압을 생성하는 스탠바이용 펌프 회로(1e), 레벨 검출 회로(1a)로부터의 액티브 레벨 검출 신호 φAL1과 인버터 회로(5a)의 출력 신호를 수신하여 액티브용 링 발진기(1b)를 선택적으로 활성화시키는 게이트 회로(1f), 레벨 검출 회로(1a)로부터의 스탠바이 레벨 검출 신호 φSL1과 인버터 회로(5)로부터의 출력 신호를 수신하여 스탠바이용 링 발진기(1d)를 선택적으로 활성화시키는 게이트 회로(1g)를 포함한다. 게이트 회로(1f 및 1g)는 일예로서 AND 회로로 구성된다.

더블 부스트형 기판 바이어스 회로(10)는 레벨 검출 회로(10a), 활성화시 소정의 주기로 발진하는 액티브용 링 발진기(10b), 액티브용 링 발진기(10b)로부터의 발진 신호에 따라서 차지 펌프 동작을 실행해서 부전압을 발생하는 액티브용 펌프 회로(10c), 활성화시 소정의 주기로 발진 동작을 실행하는 스탠바이용 링 발진기(10d), 스탠바이용 링 발진기(10d)로부터의 발진 신호에 따라서 차지 펌프 동작을 실행해서 부전압을 생성하는 스탠바이용 펌프 회로(10e), 전환 신호 φSW와 레벨 검출 회로(10a)로부터의 액티브 레벨 검출 신호 φAL2를 수신하여 액티브용 링 발진기(10b)를 선택적으로 활성화시키는 게이트 회로(10f), 레벨 검출 회로(10a)로부터의 스탠바이 레벨 검출 신호 φSL2와 전환 신호 φSW를 수신하여 스탠바이용 링 발진기(10d)를 선택적으로 활성화시키는 게이트 회로(10g)를 포함한다. 게이트 회로(10f 및 10g)는 일예로서 AND 회로로 구성된다.

게이트 회로(1f, 1g, 10f, 10g)의 출력 신호가 H 레벨일 때에는 대응하는 링 발진기(1b, 1d, 10b, 10d)가 발진 동작을 실행한다. 이들 링 발진기(1b, 1d, 10b) 및 10d)는, 예를 들면 우수단의 인버터 및 최종단의 인버터의 출력 신호와 대응하는 게이트 회로의 출력 신호를 수신하여 초단의 인버터에 그 출력 신호를 인가하는NAND 회로로 구성할 수 있다. 레벨 검출 회로(1a 및 10a)와 펌프 회로(1c, 1e, 10c 및 10e)의 구성은 종래의 구성과 동일하다.

이 도 1에 도시한 구성의 경우, 전환 신호 φSW가 L 레벨일 때에는 인버터 회로(5)의 출력 신호가 H 레벨로 되어 게이트 회로(1f 및 1g)가 인에이블되고, 레벨 검출 신호 φAL1 및 φSL1에 따라서 링 발진기(1b 및 1d)가 선택적으로 활성화된다. 한편, 게이트 회로(10f 및 10g)의 출력 신호는 이들 레벨 검출 회로(10a)로부터의 레벨 검출 신호 φAL2 및 φSL2의 논리 레벨에 관계없이 L 레벨로 고정되고, 링 발진기(10b 및 10d)는 발진 동작을 정지한다. 따라서, 전환 신호 φSW가 L 레벨일 때에는 싱글 부스트형 기판 바이어스 회로(1)에 의해 바이어스 전압 VBB가 생성된다.

반대로, 전환 신호 φSW가 H 레벨일 때에는 인버터 회로(5)의 출력 신호가 L 레벨로 되어 게이트 회로(1f 및 1g)가 디스에이블되고, L 레벨의 신호를 고정적으로 출력하여 발진기(1b 및 1d)가 발진 동작을 정지한다. 한쪽 더블 부스트형 기판 바이어스 회로(10)에 있어서는, 게이트 회로(10f 및 10g)가 인에이블되고, 레벨 검출 신호 φAL2 및 φSL2에 따라서 링 발진기(10b 및 10d)가 선택적으로 활성화된다. 따라서, 이 경우에는 더블 부스트형 기판 바이어스 회로(10)에 의해 바이어스 전압 VBB가 생성된다.

이 전환 신호 φSW는 이용되는 전원 전압(외부 전원 전압) Vcc의 전압 레벨에 따라 기판 바이어스 회로(1 및 10) 중의 한쪽을 활성화시킨다. 예를 들면, 전원 전압 Vcc의 전압 레벨이 낮을 때에는 더블 부스트형 기판 바이어스 회로(10)를사용하는 것에 의해 바이어스 전압 VBB의 공급 능력을 확보한다. 전원 전압 Vcc가 높은 경우에는, 또 기판 바이어스 회로(1)를 사용하는 것에 의해, 트랜지스터의 게이트 절연막의 파괴를 방지하여 안정하게 바이어스 전압 VBB를 생성한다. 이것에 의해, 트랜지스터의 신뢰성을 확보할 수 있고, 신뢰성 및 양품률을 개선할 수 있다.

이용되는 전원 전압의 전압 레벨에 따라 기판 바이어스 회로(1 및 10) 중의 한쪽이 사용될 뿐이며, 항상 외부 전원 전압을 직접 사용하여 바이어스 전압 VBB를 생성할 수 있다. 따라서, 기판 바이어스 발생용 내부 강압 회로를 특별히 마련할 필요가 없어 회로 점유 면적 및 소비 전류를 저감할 수 있고, 또 웨이퍼당의 칩 수율(收率)을 개선할 수 있다.

또, 테스트 동작시 전환 신호 φSW의 전압 레벨을 테스터에 의해 전환하는 것에 의해서 이 테스트 전원 전압의 전압 레벨에 따라 기판 바이어스 회로(1 및 10) 중의 한쪽을 동작시킬 수 있고, 안정하게 바이어스 전압 VBB를 생성하여 내부 회로의 가속 시험을 실행할 수 있고, 또한 신뢰성을 개선할 수 있다.

(변경예)

도 2는 본 발명의 실시예 1에 따른 기판 바이어스 회로의 전원 구성을 개략적으로 도시한 도면이다. 도 2에 있어서 전환 신호 φSW를 수신하는 인버터 회로(12), 전환 신호 φSW가 L 레벨일 때에 도통하고 외부 전원 노드(11)를 전원선(14)에 결합하는 P채널 MOS 트랜지스터(13) 및 인버터 회로(12)의 출력 신호가 L 레벨일 때에 도통하고 외부 전원 노드(11)를 전원선(16)에 접속하는 P채널 MOS 트랜지스터(15)가 전원 제어 회로로서 마련된다. 전원선(14)은 싱글 부스트형 기판 바이어스 회로(1)에 대해서 전원 전압을 공급하고, 전원선(16)은 더블 부스트형 기판 바이어스 회로(10)로 전원 전압을 공급한다. 인버터 회로(12)는 외부 전원 전압 Vcc를 한쪽 동작 전원 전압으로서 수신하여 동작한다.

이 도 2에 도시한 구성의 경우, 전환 신호 φSW에 따라서 실제로 동작하는 기판 바이어스 회로에 대해서만 전원 전압이 공급된다. 즉, 전환 신호 φSW가 L 레벨이며 싱글 부스트형 기판 바이어스 회로(1)가 동작 가능 상태로 설정되는 경우에는, MOS 트랜지스터(13)가 온 상태로 되어 이 전원선(14)이 외부 전원 노드(11)에 결합된다. 한편, 이 상태에 있어서는, M0S 트랜지스터(15)가 오프 상태로 되어 외부 전원 노드(11)는 전원선(16)과 절단 분리된다. 따라서, 더블 부스트형 기판 바이어스 회로(10)로는 전원 전압은 공급되지 않는다. 이것에 의해, 전원 전압 Vcc의 전압 레벨이 높을 때에 더블 부스트형 기판 바이어스 회로(10)에 있어서 불필요하게 높은 전압이 생성되어 내부 노드가 고전압 레벨로 고정되는 것을 방지한다. 실제로 동작하는 회로에 대해서만 전원 전압을 공급하는 것에 의해 소비 전류를 저감한다.

이 전환 신호 φSW에 의해 전원 공급 경로를 전환하는 구성을 이용하는 것에 의해서, 테스트시에 테스트 전원 전압의 레벨에 따라 기판 바이어스 회로(1 및 10) 중의 한쪽을 택일적으로 활성화시킬 수 있고, 정확하게 내부 회로의 가속 시험을 실행할 수 있다.

또한, 기판 바이어스 회로(1 및 10)에 대해서 마스크 배선에 의해 그 전원선이 선택적으로 전원 패드에 결합되도록 구성되어도 좋다.

이상과 같이, 본 발명의 실시예 1에 따르면 싱글 부스트형 기판 바이어스 회로 및 더블 부스트형 기판 바이어스 회로를 마련하고 이들을 택일적으로 동작 가능 상태로 설정하고 있어, 전원 전압의 전압 레벨에 관계없이 안정하게 바이어스 전압을 생성할 수 있고, 신뢰성 및 양품률을 개선할 수 있다.

(실시예 2)

도 3은 본 발명의 실시예 2에 따른 기판 바이어스 발생 회로의 구성을 개략적으로 도시한 도면이다. 도 3에 있어서 싱글 부스트형 기판 바이어스 회로 및 더블 부스트형 기판 바이어스 회로에 공통으로 레벨 검출 회로(20), 액티브용 링 발진기(21) 및 스탠바이용 링 발진기(22)가 마련된다.

싱글 부스트형 및 더블 부스트형 양자를 실현하기 위해서, 싱글 부스트형의 액티브용 펌프 회로(1c) 및 더블 부스트형의 액티브용 펌프 회로(10c), 싱글 부스트형의 스탠바이용 펌프 회로 및 더블 부스트형의 스탠바이용 펌프 회로(10e)가 마련된다.

이들 펌프 회로를 선택적으로 활성화시키기 위해서, 전환 신호 φSW와 전환 신호 φSW를 수신하는 인버터 회로(19)로부터의 반전 전환 신호에 따라서 선택적으로 동작하는 CMOS 전송 게이트(23∼26)가 마련된다. CMOS 전송 게이트(23 및 24)는 상보적으로 도통하고, 도통시 액티브용 링 발진기(21)로부터의 발진 신호를 대응하는 펌프 회로(1c 및 10c)로 전달한다. CMOS 전송 게이트(25 및 26)는 전환 신호 φSW에 응답하여 상보적으로 도통하고, 도통시 스탠바이용 링 발진기(22)로부터의 발진 신호를 펌프 회로(1e 및 10e)로 각각 전달한다. 펌프 회로(1c, 10c, 1e 및 10e)는 각각 출력 노드(2)에 공통으로 결합되어 출력 노드(2)에 바이어스 전압 VBB를 생성한다.

전환 신호 φSW가 L 레벨일 때에는 인버터 회로(19)의 출력 신호가 H 레벨로 되어 전송 게이트(23 및 25)가 도통 상태로 되고 전송 게이트(24 및 26)가 비 도통 상태로 되며, 링 발진기(21 및 22)로부터의 발진 신호가 싱글 부스트형의 펌프 회로(1c 및 1e)로 전달된다. 따라서, 레벨 검출 회로(20)로부터의 레벨 검출 신호 φAL 및 φSL에 따라서 링 발진기(21 및 22)가 선택적으로 활성화되어 발진 동작을 실행한다. 싱글 부스트형의 펌프 회로(1c 및 1e)가 이들 발진 신호에 의해 차지 펌프 동작을 실행하여 전하 공급에 의해 바이어스 전압 VBB가 생성된다. 따라서, 싱글 부스트형 기판 바이어스 회로가 실현된다.

이 상태에 있어서는, CMOS 전송 게이트(24 및 26)는 비도통 상태이며, 더블 부스트형 펌프 회로(10c 및 10e)에서는 발진 신호는 전달되지 않기 때문에, 펌프 회로(10c 및 10e)는 펌프 동작을 실행하지 않는다. 이 때, 또한 도 2에 도시한 구성과 마찬가지로 전환 신호 φSW에 의해 더블 부스트형 펌프 회로(10c 및 10e)로의 전원 전압의 공급이 정지되어도 좋다.

한편, 전환 신호 φSW가 H 레벨일 때에는 반대로 전송 게이트(24 및 26)가 도통 상태로 되고 전송 게이트(23 및 25)가 비도통 상태로 되며, 더블 부스트형 펌프 회로(10c 및 10e)로 링 발진기(21 및 22)로부터의 발진 신호가 전달된다. 따라서, 이 경우에는 더블 부스트형 기판 바이어스 회로가 실현된다.

이 도 3에 도시한 구성은 실시예 1의 구성이 부여하는 효과에 부가해서 이하의 효과를 더 부여한다. 즉, 레벨 검출 회로(20), 링 발진기(21 및 22)가 싱글 부스트형 및 더블 부스트형에서 공유되고 있다. 따라서, 회로 점유 면적을 저감할 수 있고, 웨이퍼당의 칩 수율을 향상시킬 수 있고, 따라서 장치 가격을 저감할 수 있다.

(실시예 3)

도 4는 본 발명의 실시예 3에 따른 기판 바이어스 발생 회로의 주요부 구성을 도시한 도면이다. 이 도 4에 있어서는, 더블 부스트형 펌프 회로의 더블 부스트부의 구성을 도시한다. 이 더블 부스트부(30)의 구성은 상기한 도 15의 싱글 부스트형 펌프 회로의 일점 쇄선으로 둘러싸인 영역에 상당한다. 이 더블 부스트부(30)의 노드 NE가 전하 전송용 P채널 MOS 트랜지스터 Q6의 게이트에 접속된다. 다른 구성은 도 15에 도시한 구성과 동일하다.

이 도 4에 도시한 더블 부스트부(30)에 있어서는, 도 17에 도시한 종래의 더블 부스트부의 지연 인버터 회로 DIV3 대신에 전환 신호 φSW와 전단의 NAND 게이트 NG2(도 15 참조)로부터의 출력 신호 φ를 수신하는 NAND 회로(31)가 배치된다. 지연 회로 DL5는 종속(縱續) 접속되는 인버터 대신에 전환 신호 φSW와 NAND 게이트 NG2로부터의 출력 신호(이하, 클럭 신호라고 함) φ를 수신하는 NAND 회로(32)및 NAND 회로(32)의 출력 신호를 수신하는 인버터 회로(33)로 구성된다.

다른 구성은 도 17에 도시한 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 붙이고 그 상세 설명은 생략한다.

이 도 4에 도시한 더블 부스트부(30)의 구성에 있어서, 전환 신호 φSW가 L 레벨일 때에는 NAND 회로(31)의 출력 신호는 H 레벨로 고정되고, 또 지연 회로 DL5의 출력 신호가 L 레벨로 고정된다. 따라서, 노드 NG가 전원 전압 Vcc 레벨로 고정되고, 따라서 노드 NJ도 외부 전원 노드의 전원 전압 Vcc 레벨로 유지되고, MOS 트랜지스터 NQ4는 온 상태를 유지하고, 노드 NK는 거의 외부 전원 전압(이하, 간단히 전원 전압이라고 함) Vcc 레벨로 된다. 이 경우, 노드 NH가 H 레벨로 고정되어 있지만, 노드 NK는 MOS 트랜지스터 NQ4에 의해 전하를 공급받아 거의 전원 전압 Vcc 레벨을 유지한다.

인버터 회로 DIV4가 클럭 신호 φ에 따라서 동작한 경우, P채널 MOS 트랜지스터 PQ가 온 상태로 되면 MOS 트랜지스터 NQ는 오프 상태로 되어 노드 NK의 전압이 노드 NL로 전달되고, 노드 NL은 거의 전원 전압 Vcc 레벨로 된다. 한편, MOS 트랜지스터 NQ6이 인버터 회로 DIV4의 출력 신호에 따라서 온 상태로 된 경우에는, MOS 트랜지스터 PQ는 오프 상태로 되고, 노드 NL은 접지 전압 레벨로 된다. 따라서, 노드 NL은 접지 전압과 전원 전압 Vcc 사이에서 변화하기 때문에, 전하 전송용 M0S 트랜지스터 Q6의 게이트 전압은 접지 전압과 부전압 -Vcc 사이에서 변화하고(이것은 다른 회로의 구성에 의함), 이 더블 부스트부(30)는 싱글 부스트형 회로로서 동작한다.

한편, 전환 신호 φSW가 H 레벨일 때에는 NAND 회로(31)가 지연 인버터 회로로서 동작하고, 또한 NAND 회로(32)도 지연 인버터 회로로서 동작하기 때문에, 이 더블 부스트부(30)는 도 17에 도시한 더블 부스트부와 마찬가지 동작을 실행한다.

이 구성의 경우, 단지 더블 부스트형의 기판 바이어스 회로를 배치하고, 전환 신호 φSW에 따라서 선택적으로 더블 부스트부를 싱글 부스트부로서 동작시키고 있고, 하나의 더블 부스트형 기판 바이어스 회로를 기본 구성으로서 이용할 뿐이며, 회로 점유 면적을 저감할 수 있다. 따라서, 실시예 1의 효과에 비해 더욱더 회로 점유 면적을 저감할 수 있고, 칩면적을 저감할 수 있다.

(실시예 4)

도 5는 본 발명의 실시예 4에 따른 기판 바이어스 회로의 주요부 구성을 도시한 도면이다. 이 도 5에 있어서도 더블 부스트부의 구성을 도시한다. 기판 바이어스 회로로서 더블 부스트형 기판 바이어스 회로를 마련하고, 이 더블 부스트부를 싱글 부스트형 또는 더블 부스트형의 회로에 전환 신호 φSW에 따라서 선택적으로 설정한다.

도 5에 있어서 더블 부스트부(30)는 도 17에 도시한 더블 부스트부의 구성에 부가해서 또 노드 NN과 외부로부터의 전원 전압을 수신하는 전원 노드 사이에 접속되고, 또한 그 게이트가 전원 노드에 접속되는 N채널 MOS 트랜지스터 NQ7, 전원 노드와 노드 NN 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 NQ8 및 NQ9, 노드 NN 상의 전위에 응답하여 전원 노드를 노드 NK에 선택적으로 결합하는 N채널 MOS 트랜지스터 NQ10, 클럭 신호(전단의 NAND 게이트 NG2의 출력 신호) φ와 전환 신호 φSW를 수신하는 EXNOR 회로(40), EXNOR 회로(40)의 출력 신호에 따라서 노드 NN으로 전하의 공급을 실행하는 캐패시터 C7을 포함한다. EXNOR 회로(40)는 일치 검출 회로로서 동작하고, 클럭 신호 φ와 전환 신호 φSW의 논리 레벨이 동일할 때에 H 레벨(전원 전압 Vcc 레벨)을 출력한다.

이 도 5에 도시한 더블 부스트부(30)의 구성에 있어서 전환 신호 φSW가 L 레벨로 설정된 경우, 클럭 신호 φ가 L 레벨일 때에는 EXNOR 회로(40)로부터는 H 레벨의 신호가 출력되고, 클럭 신호 φ가 H 레벨일 때에는 EXNOR 회로(40)로부터 L 레벨의 신호가 출력된다. 따라서, 노드 NM으로는 클럭 신호 φ와 위상이 180° 어긋난 신호가 전달된다. 즉, EXNOR 회로(40)는 전환 신호 φSW가 H 레벨일 때에는 인버터 회로로서 동작하고, 노드 NG 및 NM의 전압이 동상으로 변화한다. 따라서, MOS 트랜지스터 NQ4 및 NQ10이 동상에서 도통/비도통 상태로 되고, 노드 NK로는 최대 2·Vcc의 전압이 공급되고, 이 더블 부스트부(30)는 노드 NE로 진폭 2·Vcc의 신호를 출력한다.

한편, 전환 신호 φSW가 H 레벨로 설정되었을 때, 이 EXNOR 회로(40)는 버퍼 회로로서 동작한다. 따라서, EXNOR 회로(40)의 출력 노드 NM의 신호는 인버터 회로 DIV3의 출력 노드 NG와는 역상으로 변화된다. 즉, 노드 NJ가 하이 레벨(Vcc+ 2·Vthn)일 때에 노드 NN은 로우 레벨(Vcc-Vthn)로 되고, 반대로 노드 NJ가 로우 레벨일 때에는 노드 NN이 하이 레벨로 된다. 따라서, MOS 트랜지스터 NQ4가 오프 상태일 때에는 MOS 트랜지스터 NQ10이 온 상태로 되고, 반대로 MOS 트랜지스터 NQ4가온 상태일 때에는 MOS 트랜지스터 NQ10이 오프 상태로 된다.

즉, 전원 노드에 노드 NK가 상시 접속되게 되고 캐패시터 C5가 차지 펌프 동작을 실행하더라도, 노드 NK는 상시 외부 전원 노드에 결합되어 있기 때문에 주입된 전하는 전부 외부 전원 노드로 방출되고, 노드 NK의 전압 레벨은 전원 전압 Vcc 레벨로 유지된다. MOS 트랜지스터 NQ4 및 NQ10의 게이트의 하이 레벨 전압은 Vcc+2·Vthn이며, 이들 M0S 트랜지스터의 임계값 전압의 영향을 받는 일없이 전원 전압 Vcc가 노드 NK로 전달된다. 따라서, 이 더블 부스트부(30)의 노드 NE의 신호의 진폭은 Vcc로 되고, 이 더블 부스트부(30)는 싱글 부스트형 회로로서 동작한다. 여기서, 노드 NE에는 도 15에 도시하는 바와 같이 MOS 트랜지스터 Q5가 접속되어 있고, 노드 NE는 접지 전압과 부전압 -Vcc 사이에서 변화한다.

이 더블 부스트형 기판 바이어스 회로에 있어서 더블 부스트부를 싱글 부스트형 회로로서 동작시키고 있고, 회로 구성을 변경하지 않고 전원 전압 Vcc의 전압 레벨에 따라서 싱글 부스트형 및 더블 부스트형 중의 어느 하나로 동작시킬 수 있다. 이것에 의해, 싱글 부스트형 및 더블 부스트형의 기판 바이어스 회로를 따로따로 마련하는 구성에 비해 회로 점유 면적을 저감할 수 있고, 따라서 칩면적을 저감할 수 있다. 또, 실시예 1∼3과 마찬가지 효과도 실현할 수 있다.

(변경예 1)

도 6은 본 발명의 실시예 4의 변경예 1을 도시한 도면이다. 도 6에 있어서 도 5에 도시한 EXNOR 회로(40) 대신에 NAND 회로(42)가 배치된다. 다른 구성은 도5에 도시한 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 붙이고 그들의 상세 설명은 생략한다.

이 도 6에 도시한 구성의 경우, 전환 신호 φSW가 L 레벨일 때에는 NAND 회로(42)의 출력 노드 NM의 전압 레벨은 H 레벨(전원 전압 Vcc 레벨)로 고정된다. 따라서, 노드 NN도 마찬가지로 거의 전원 전압 Vcc 레벨로 유지된다. 따라서, MOS 트랜지스터 NQ10이 상시 온 상태로 되어 외부 전원 노드를 노드 NK에 접속한다. 노드 NN의 전압 레벨이 Vcc+Vthn 이상 있으면, MOS 트랜지스터 NQ10은 전원 전압 Vcc를 노드 NK로 전달한다. 여기서, Vthn은 MOS 트랜지스터 NQ10의 임계값 전압을 나타낸다. 따라서, 캐패시터 C5가 차지 펌프 동작을 실행하더라도 노드 NK는 이 전원 전압 Vcc 레벨을 유지하고, 이 더블 부스트부(30)는 싱글 부스트형 회로로서 동작한다.

한편, 전환 신호 φSW가 H 레벨(전원 전압 Vcc 레벨)일 때에는 NAND 회로(42)가 지연 인버터 회로로서 동작하고, 노드 NM이 노드 NG와 동상으로 변화하고, MOS 트랜지스터 NQ10이 온 상태/오프 상태를 전원 트랜지스터 NQ4와 동상에서 반복하여 실행한다. 따라서, 노드 NK의 전압 레벨은 캐패시터 C5의 차지 펌프 동작에 의해 2·Vcc 레벨로까지 상승하고, 이 더블 부스트부(30)가 진폭 2·Vcc의 신호를 생성한다. 따라서, 도 15에 도시한 MOS 트랜지스터 Q5의 방전 동작에 의해 노드 NE의 전압은 접지 전압과 부전압 -2·Vcc 사이에서 변화한다. 따라서, 더블 부스트형 기판 바이어스 회로가 실현된다.

(변경예 2)

도 7은 본 발명의 실시예 4의 변경예 2의 구성을 도시한 도면이다. 도 7에 있어서는, 이 더블 부스트부(30)에 있어서 도 5에 도시한 EXNOR 회로 대신에 클럭 신호 φ와 클럭 신호 φ를 수신하는 인버터 회로(45)의 출력 신호를 수신하는 선택기(44)가 마련된다. 다른 구성은 도 5에 도시한 구성과 동일하다. 선택기(44)는 전환 신호 φSW가 L 레벨이며, 싱글 부스트형을 지시하는 경우에는, 클럭 신호 φ를 선택한다. 이 경우에는 노드 NG 및 NM이 역상으로 변화하기 때문에, MOS 트랜지스터 NQ4 및 NQ10이 상보적으로 온 상태로 되고 노드 NK는 상시 전원 노드에 접속된다. 따라서, 진폭 Vcc의 신호가 노드 NE에 생성된다.

한편, 전환 신호 φSW가 H 레벨이며 더블 부스트형을 나타내는 경우에는, 선택기(44)는 인버터 회로(45)의 출력 신호를 선택한다. 이 경우에는, 노드 NG 및 NM이 동상으로 변화하고, 따라서 MOS 트랜지스터 NQ4 및 NQ10도 동상에서 온/오프 상태로 된다. 따라서, 노드 NK에는 캐패시터 C5의 차지 펌프 동작에 의해, 최대 2·Vcc의 전압이 생성된다. 따라서, 노드 NE로부터 진폭 2·Vcc의 신호가 출력되고, 이 더블 부스트부(30)는 더블 부스트형 회로로서 동작한다.

이상과 같이, 본 발명의 실시예 4에 따르면, 전환 신호에 따라서 더블 부스트부가 발생하는 신호의 진폭을 변경하고 있고, 회로 점유 면적을 저감할 수 있으며, 따라서 칩면적을 저감할 수 있고 칩 수율을 개선할 수 있다. 또, 실시예 1∼3과 마찬가지 효과를 얻을 수 있다.

(실시예 5)

도 8은 본 발명의 실시예 5에 따른 기판 바이어스 회로의 주요부 구성을 도시한 도면이다. 도 8에 있어서도 더블 부스트형 기판 바이어스 회로의 더블 부스트부(30)의 구성을 도시한다. 도 8에 있어서 더블 부스트부(30)는 인버터 회로 DIV3의 출력 신호와 클럭 신호 φ 중의 한쪽을 전환 신호 φSW에 따라서 선택하여 캐패시터 C4에 부여하는 선택기(50)를 포함한다. 다른 구성은 도 17에 도시한 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 붙이고 상세 설명은 생략한다.

선택기(50)는 전환 신호 φSW가 H 레벨이며 더블 부스트 동작을 지시하는 경우에는, 입력 A에 인가되는 지연 인버터 회로 DIV3의 출력 신호를 선택한다. 이 경우, 캐패시터 C4에 지연 인버터 회로 DIV3의 출력 신호가 인가되기 때문에, 도 17에 도시한 구성과 마찬가지의 더블 부스트 동작이 실행된다.

한편, 전환 신호 φSW가 L 레벨로 설정되고 싱글 부스트 모드가 지정된 경우에는, 선택기(50)는 입력 B에 인가된 클럭 신호 φ를 선택한다. 이하, 이 싱글 부스트 모드시의 동작을 도 9에 도시한 신호 파형도를 참조하여 설명한다.

클럭 신호 φ가 L 레벨로부터 H 레벨로 상승하면, 따라서 노드 NG의 전압 레벨이 H 레벨로 상승한다. 이 경우, 노드 NG는 선택기(50)의 입력 B 전단에 마련되는 버퍼 회로(도시하지 않음)의 지연 시간에 의해 도 9에 있어서 쌍방향 화살표로 나타내는 시간내에서 적당한 타이밍에서 그 전압 레벨이 변화한다.

이 노드 NG의 전압 레벨이 전원 전압 Vcc 레벨로 상승하면, 캐패시터 C4에의해 노드 NJ의 전압 레벨이 상승한다. 이 전압 레벨 상승시에 있어서는, MOS 트랜지스터 NQ3 및 NQ2에 의한 클램프 동작에 의해 노드 NJ는 Vcc+2·Vthn의 전압 레벨로 유지된다. 이 노드 NJ의 전압 레벨이 상승하면, MOS 트랜지스터 NQ4가 온 상태로 되어 노드 NK가 외부 전원 노드에 접속된다.

이 상태에서 계속해서 지연 회로 DL5의 출력 신호가 H 레벨로 상승하여 노드 NK로 캐패시터 C5를 거쳐서 전하가 공급되더라도, 이 노드 NK는 외부 전원 노드에 결합되어 있기 때문에 노드 NK의 전압 레벨은 전원 전압 Vcc 레벨로까지 상승할 뿐이다.

계속해서, 인버터 회로 DIV4의 출력 신호가 L 레벨로 상승하고 MOS 트랜지스터 PQ가 온 상태로 되어 노드 NK상의 전원 전압 Vcc 레벨의 전압이 노드 NL로 전달되고, 따라서 노드 NL의 전압 레벨이 접지 전압 레벨로부터 전원 전압 Vcc 레벨로 상승한다. 이 노드 NL의 전압 상승에 따라서 노드 NE의 전압 레벨이 Vcc만큼 상승하여 접지 전압 레벨로 된다.

클럭 신호 φ가 L 레벨로 하강하면, 노드 NG의 전압 레벨도 따라서 하강하고 노드 NJ의 전압 레벨이 저하한다. 이 경우, MOS 트랜지스터 NQ1에 의해 그 노드 NJ의 전압 레벨이 Vcc-Vthn의 전압 레벨로 클램프된다. 이것에 의해, MOS 트랜지스터 NQ4가 오프 상태로 된다. 계속해서 또는 동시에, 지연 회로 DL5의 출력 신호가 L 레벨로 하강하고, 캐패시터 C5에 의해 노드 NK의 전압 레벨이 저하한다. 이 노드 NK의 전압 레벨이 저하한 경우, 노드 NJ의 전압 레벨이 Vcc-Vthn 레벨이며, MOS 트랜지스터 NQ4가 온 상태로 되어 노드 NK로 전하를 공급한다. 따라서, 이 경우 노드 NK는 Vcc-2·Vthn의 전압 레벨로까지 저하할 뿐이다. 이 노드 NK의 전압 레벨의 저하시에 있어서 노드 NI의 전압 레벨이 H 레벨로 상승하고 있고, MOS 트랜지스터 PQ가 오프 상태로 되고, 또한 MOS 트랜지스터 NQ6이 온 상태로 되어 노드 NL이 접지 전압 레벨로 저하한다. 따라서, 노드 NE의 전압 레벨이 Vcc만큼 저하하여 부전압 -Vcc의 전압 레벨로 된다. 따라서, 노드 NE에는 접지 전압과 부전압 -Vcc 사이에서 변화하는 진폭 Vcc의 신호가 인가될 뿐이다.

또한, 노드 NG의 전압 변화 타이밍에 대해서는 노드 NH의 전압 레벨이 상승할 때에 MOS 트랜지스터 NQ4가 온 상태로 되고, 노드 NH의 전압 레벨이 저하할 때에 MOS 트랜지스터 NQ4가 오프 상태로 되어 있으면 좋다.

따라서, 이 도 8에 도시한 구성에 있어서도 더블 부스트부를 더블 부스트 동작 모드 및 싱글 부스트 동작 모드 어느 것에서도 동작시킬 수 있고, 하나의 기판 바이어스 회로를 더블 부스트형 기판 바이어스 회로 및 싱글 부스트형 기판 바이어스 회로로서 동작시킬 수 있다. 따라서, 실시예 1∼4와 마찬가지 효과를 실현할 수 있다.

(실시예 6)

도 10은 기판 바이어스 전압 VBB를 사용하는 회로의 구성의 일예를 도시한 도면이다. 도 10에 있어서 이 반도체 장치는 다이나믹형 반도체 기억 장치이며, 메모리 셀 MC가 정보를 기억하는 캐패시터 Ms 및 워드 WL 상의 신호에 응답하여 메모리 셀 캐패시터 Ms를 비트선 BL(또는 /BL)에 접속하는 N채널 MOS 트랜지스터 MT를 포함한다. 이 MOS 트랜지스터 MT의 백게이트(기판 영역)에 바이어스 전압 VBB가 인가된다. 이것에 의해, 메모리 셀 트랜지스터의 임계값 전압의 안정화 및 접합 용량의 저감을 도모하여 안정하게 동작하는 메모리셀을 실현하는 것을 도모한다. 이 기판 바이어스 전압 VBB를 발생하는 회로로서 상기한 실시예 1∼5에 있어서 설명한 기판 바이어스 회로가 이용되어 점유 면적이 작은 반도체 기억 장치를 실현할 수 있다.

(변경예)

도 11은 본 발명의 실시예 6의 변경예에 있어서의 반도체 장치의 주요부 구성을 개략적으로 도시한 도면이다. 도 11에 있어서, 반도체 장치는 외부로부터의 전원 전압 Vcc를 동작 전원 전압으로서 받고 차지 펌프 동작에 의해 부전압 VBB를 발생하는 부전압 발생 회로 (60) 및 이 부전압 발생 회로로부터의 부전압 VBB를 소비하는 부전압 소비 회로(61)를 포함한다. 이 부전압 소비 회로(61)의 예로서는, 예를 들면 반도체 기억 장치에 있어서 비선택 워드선이 부전압 레벨로 구동되고, 메모리 셀 트랜지스터의 리크 전류를 저감하는 구성인 경우에, 이 부전압 소비 회로(61)가 워드선 구동 회로를 포함한다.

이 부전압 발생 회로(60)는 전환 신호 φSW에 따라서 그 내부의 동작 모드가 싱글 부스트 모드 및 더블 부스트 모드 사이에서 전환된다. 전원 전압 Vcc에 따라 효율적으로 부전압 VBB를 생성하여 부전압 소비 회로(61)를 안정하게 동작시킬 수 있다.

도 12a∼도 12d는 전환 신호 φSW를 발생하는 회로의 구성을 도시한 도면이다. 도 12a에 있어서는, 본딩 패드(73)를 전원핀(71) 또는 접지핀(72)에 본딩 와이어를 거쳐서 선택적으로 접속하는 것에 의해 전환 신호 φSW를 H 레벨 또는 L 레벨로 설정한다.

도 12b에 도시한 구성에 있어서는, 패드(73)와 접지 노드 사이에 고저항의 저항 소자(74)를 접속한다. 이 패드의 신호를 수신하는 인버터 회로(75)가 마련된다. 인버터 회로(75)로부터 전환 신호 φSW가 접속된다. 이 도 12b에 도시한 구성에 있어서는, 패드(73)가 전원핀(71)에 접속된 경우에는, 전환 신호 φSW는 L 레벨로 되어 싱글 부스트 모드를 지정한다. 한편, 이 패드를 개방 상태로 한 경우, 패드(73)의 전압 레벨은 고저항의 저항 소자(74)에 의해 접지 전압 레벨로 되고, 따라서 전환 신호 φSW가 H 레벨로 되어 더블 부스트 모드를 지정한다.

도 12c에 도시한 구성에 있어서는, 전원 노드와 접지 노드 사이에 퓨즈 소자(76)와 고저항의 저항 소자(77)가 직렬로 접속된다. 이 퓨즈 소자(76)와 저항 소자(77)의 접속 노드(79)의 신호를 인버터 회로(78)에 의해 수신하여 전환 신호 φSW를 생성한다. 퓨즈 소자(76)는, 예를 들면 레이저선 등의 에너지선에 의해 용단(녹여 절단함) 가능하다. 퓨즈 소자(76)가 용단된 경우, 노드(79)는 접지 전압 레벨로 되고, 전환 신호 φSW는 H 레벨로 되어 더블 부스트 모드를 지정한다. 한편, 퓨즈 소자(76)가 비용단 상태인 경우에는, 노드(79)는 전원 전압 Vcc 레벨로 되고, 전환 신호 φSW는 L 레벨로 되어 싱글 부스트 모드를 지정한다.

이들 도 12a∼도 12c에 도시한 구성에 있어서는, 패키지 실장후에는 그 전환신호 φSW의 전압 레벨은 고정된다. 따라서, 패키지 실장후의 번인 테스트 등을 실행하는 경우, 전환 신호 φSW의 논리 레벨을 강제적으로 싱글 부스트 모드로 설정하고자 하는 경우에는, 다른 회로 구성에 의해 번인 모드 지시 신호에 따라서 전환 신호 φSW를 강제적으로 L 레벨로 설정한다. 이것에 의해, 패키지 실장후의 번인 테스트 등의 가속 시험시에 있어서 전원 전압을 높게 하여 부전압 VBB를 발생해서 내부 회로를 동작시킬 수 있다. 부전압 발생 회로 자체의 번인시에 있어서는, 더블 부스트 모드가 사용되고 있는 경우에는, 더블 부스트형 기판 바이어스 회로로서 동작시키거나, 또 싱글 부스트 모드의 기판 바이어스 회로로서 동작시킨다. 이것은 전원 전압의 가속 전압 레벨에 따라 결정된다.

도 12d에 도시한 구성에 있어서는, 외부로부터의 커맨드 CMD를 수신하는 모드 설정 회로(80)에 의해 레지스터(81)에 싱글 부스트 모드 또는 더블 부스트 모드를 지정하는 데이터가 저장된다. 이 레지스터(81)에 저장된 신호에 따라서 전환 신호 φSW가 설정된다. 이 레지스터(81)에는 디폴트값(default value)값으로서, 예를 들면 싱글 부스트 모드가 나타내는 데이터가 저장된다. 전원 전압이 낮은 경우에, 모드 설정 커맨드 CMD를 인가하여 소정의 핀 단자로부터의 신호를 레지스터(81)에 설정하고, 이 전환 신호 φSW를 H 레벨로 설정한다. 이것에 의해, 패키지 실장후에 있어서도 용이하게 전환 신호 φSW의 논리 레벨을 외부로부터의 신호에 따라 전환할 수 있다.

이 실시예 6에 있어서 각 전환 신호 φSW를 간단한 회로 구성에 의해 용이하게 생성하여 기판 바이어스 회로를 싱글 부스트 모드 및 더블 부스트 모드에서 동작시킬 수 있다. 또, 이 전환 신호 φSW는 마스크 배선에 의해 그 전압 레벨이 설정되어도 좋다.

(실시예 7)

도 13은 본 발명의 실시예 7에 따른 반도체 장치의 구성을 개략적으로 도시한 도면이다. 이 도 13에 있어서는, 전원 전압 Vcc보다 높은 고전압 Vpp를 발생하는 고전압 발생 회로의 구성을 도시한다. 도 13에 있어서 고전압 발생 회로는 클럭 신호 CLK에 따라서 차지 펌프 동작을 실행하는 캐패시터(90), 클럭 신호 CLK와 전환 신호 φSW에 따라서 외부 전원 전압 Vcc로부터 제어 전압을 생성하는 제어 전압 발생 회로(91) 및 이 제어 전압 발생 회로(91)로부터의 제어 전압을 게이트에서 수신하여 캐패시터(90)로부터의 전하를 출력 노드로 전달해서 고전압 Vpp를 생성하는 전하 전송용 MOS 트랜지스터(92)를 포함한다. 이 전하 전송용 MOS 트랜지스터(92)는 N채널 MOS 트랜지스터로 구성되는 경우를 일예로서 기술했지만, 이 전하 전송용 MOS 트랜지스터(92)는 P채널 MOS 트랜지스터로 구성되어도 좋다.

제어 전압 발생 회로(91)는 전환 신호 φSW의 논리 레벨에 따라서 MOS 트랜지스터(92)에 인가되는 제어 전압의 진폭을 변화시킨다. 즉, 전환 신호 φSW가 싱글 부스트 모드를 나타낼 때에는 이 MOS 트랜지스터(92)의 게이트에 진폭 Vcc의 제어 전압을 인가하고, 한편 전환 신호 φSW가 더블 부스트 모드를 지정할 때에는 MOS 트랜지스터(92)의 게이트에는 진폭 2·Vcc의 전압을 인가한다.

고전압 Vpp는, 예를 들면 반도체 기억 장치에 있어서 선택 워드선을 선택 상태로 구동하기 위해서 이용된다. 또, 반도체 기억 장치(DRAM)에 있어서 소위 「공유 센스 앰프」인 경우, 이 선택 메모리 블럭의 비트선과 센스 앰프를 접속하고, 또한 이 쌍을 이루는 메모리 블럭의 비트선과 센스 앰프를 분리하기 위한 비트선 분리 신호를 생성하기 위해서 이용된다.

따라서, 이러한 고전압 Vpp를 발생하는 회로에 있어서도 전원 전압 Vcc의 전압 레벨에 따라 제어 전압의 진폭을 변경하는 것에 의해, 전원 전압의 전압 레벨에 따라 효율적으로 전하 공급을 실행하는 고전압 발생 회로를 실현할 수 있고, 또 고전압 발생 회로의 신뢰성도 보증할 수 있다.

이 제어 전압 발생 회로(21)의 구성으로서는 상기한 실시예 3∼5 중의 어느 하나가 이용되어도 좋다. 또, 이것 대신에 싱글 부스트 모드의 고전압 발생 회로 및 더블 부스트 모드의 고전압 발생 회로를 따로따로 마련하고, 이들을 전환 신호 φSW에 따라서 선택적으로 활성화시키는 구성이 이용되어도 좋다.

본 발명의 실시예 7에 따르면, 고전압 발생 회로에 있어서도 그 전환 신호에 의해 제어 전압의 진폭을 전환하도록 구성하고 있어, 반도체 장치 전체의 테스트시에 있어서 필요한 전원 전압 레벨을 가속할 수 있고 장치 전체의 신뢰성을 보증할 수 있고, 양품률을 개선할 수 있다.

또, 전원 전압의 사용이 변경되더라도 동일 칩으로 대응할 수 있고, 설계 효율을 개선할 수 있다.

(실시예 8)

상술한 도 4∼도 8에 도시한 구성에 있어서는, 전하 전송용 MOS 트랜지스터 Q6의 게이트 전압의 진폭을 Vcc와 2·Vcc 사이에서 전환하고 있다. 그러나, 도 15에 도시한 지연 회로 DL3과 차지 펌프용 캐패시터 C1의 구성을 도 4∼도 8에 도시한 구성으로 치환할 수도 있다. 즉, 도 15의 구성에 있어서 노드 NA를 도 4∼도 8의 노드 NL에 대응시키고, 또한 차지 펌프용 캐패시터 C1을 도 4∼도 8에 도시한 캐패시터 C6에 대응시키는 것에 의해, 도 15의 노드 NA의 진폭을 Vcc와 2·Vcc 사이에서 전환하는 것이 가능하고, 전하 전송용 MOS 트랜지스터 Q6이 1회의 전송 동작으로 전송할 수 있는 전하량을 변경할 수 있고, 전하 구동 능력이 다른 차지 펌프 회로를 하나의 회로 구성으로 실현할 수 있다.

또 이 경우, 차지 펌프용 캐패시터의 전달 전압의 진폭의 전환의 구성과 전하 전송용 MOS 트랜지스터 Q6의 게이트 전압의 진폭의 전환의 구성을 조합하는 것에 의해, 하나의 회로 구성으로 다른 전원 전압에 대응할 수 있고, 또한 전하 공급 능력을 동일 전원 전압 조건하에서 전환할 수 있다.

이상과 같이, 본 발명에 따르면 전원 전압의 전압 레벨에 따라 내부 전압 발생 회로의 동작 형태 또는 회로 구성을 전환 신호에 따라 전환하고 있어, 내부 전압 발생 회로를 전원 전압의 전압 레벨에 따른 최적한 구성으로 동작시킬 수 있고, 설계 효율이 우수하고, 또한 신뢰성이 높은 반도체 장치를 실현할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 소정의 전압 레벨의 내부 전압을 발생시키기 위한 제 1 동작 형식의 제 1 내부 전압 발생 회로와,

   상기 제 1 동작 형식과는 다른 제 2 동작 형식을 갖고 상기 소정의 전압 레벨의 내부 전압을 발생시키기 위한 제 2 내부 전압 발생 회로

   를 구비하되,

   상기 제 1 내부 전압 발생 회로와 상기 제 2 내부 전압 발생 회로는 택일적으로 동작 가능하게 되는

   반도체 장치.
2. 출력 노드로 전하를 전송하는 전송 게이트의 제어 게이트에 제 1 진폭의 제어 신호를 인가하여 상기 출력 노드에 전압을 발생시키는 내부 전압 발생 회로를 구비하되, 상기 내부 전압의 최대 절대값은 상기 제어 신호의 진폭에 의해 규정되며,

   전환 신호에 응답하여 상기 내부 전압 발생 회로의 상기 제어 신호의 진폭을 상기 제 1 진폭과는 다른 제 2 진폭으로 변경하기 위한 회로를 더 구비하는

   반도체 장치.
3. 출력 노드로 전하를 전송하는 전송 게이트의 제어 게이트에 제어 신호를 인가하여 상기 출력 노드에 내부 전압을 발생시키기 위한 내부 전압 발생 회로를 구비하되, 상기 내부 전압의 최대 절대값은 상기 제어 신호의 진폭에 의해 규정되며,

   전환 신호에 응답하여 상기 내부 전압 발생 회로의 상기 제어 신호의 진폭을 제 1 진폭과 상기 제 1 진폭보다 작은 제 2 진폭 중의 어느 하나로 설정하는 회로를 더 구비하는

   반도체 장치.