KR20030061291A - 발진기 회로, 발진기 회로를 구비한 반도체 장치 및반도체 메모리 장치와, 발진기 회로의 제어 방법 - Google Patents

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Abstract

본 발명에 따르면, 작동/정지의 제어가 가능한 형태의 발진기 회로가 발진을 시작할 때 일어날 수 있는 주파수가 불안정한 출력을 하지 않음으로써, 안정된 주파수를 얻는 것이 가능한 발진기 회로가 제공된다. 이러한 발진기 회로에서, 발진 허가 신호(EN)는 발진부를 발진 가능 상태로 설정하고, 이에 따라 제어부는 동작을 개시한다. 동작을 개시한 제어부는 발진 주파수 제어 신호(VR)를 소정 발진 주파수에 대응하는 신호값에까지 변화시켜 발진부에서의 발진 주파수를 설정한다. 또한, 검출부에 입력되어 소정의 신호값과 비교되어 입력된 값이 소정 신호값에 도달한 것을 검출한 후에 출력되는 검출 신호(MON)에 응답하여, 발진부는 발진 신호를 출력한다. 이에 의해, 발진 주파수 제어 신호(VR)의 과도 상태를 검출할 수 있다. 즉, 과도적인 발진 주파수 제어 신호(VR)에 의한 불안정한 발진 신호가 출력되어 버리는 일을 회피할 수 있다.

Description

발진기 회로, 발진기 회로를 구비한 반도체 장치 및 반도체 메모리 장치와, 발진기 회로의 제어 방법{OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE PROVIDED WITH THE OSCILLATOR CIRCUIT, AND CONTROL METHOD OF THE OSCILLATOR CIRCUIT}
본 발명은 작동/정지의 제어가 가능한 발진기 회로, 발진기 회로를 구비한 반도체 장치 및 반도체 메모리 장치와, 발진기 회로의 제어 방법에 관한 것으로서, 보다 구체적으로는 발진 개시 시의 안정 동작에 관한 것이다.
최근의 전자 기기에서의 고기능화의 진전에 따라, 반도체 장치나 반도체 메모리 장치의 회로에 있어서는 회로의 고기능화에 대한 요구와 더불어 소비 전류의 감소가 강하게 요구되고 있다. 소비 전류를 감소시키기 위한 기술들은 휴대용 전기 기기에 있어서 필요할 뿐만 아니라, 최근의 환경 문제 고조에 기인하는 에너지 절감의 경향과도 관련하여 금후의 제품에 있어서 필수적인 것으로 생각되고 있다.
이러한 요구를 만족하기 위해서, 회로 동작에 필요한 바이어스 전류는 극한까지 감소시키고, 또한 불필요한 회로 동작은 정지시키는 제어가 행해진다. 발진기 회로의 발진 동작에 관해서도 동일한 제어가 행해진다. 발진 동작에 필요한 바이어스 전류를 극한까지 감소시킨 회로가 제안되고 있다. 한정된 회로의 동작만이 행해지는 파워 다운 모드 등의 스탠바이 기간에 있어서, 발진기 회로의 발진 동작을 멈추고 또 바이어스 회로의 전류 경로도 차단하는 등의 소비 전류를 감소시키기 위한 제어가 행해지고 있다.
도 22에 도시하는 반도체 장치(1000)에서는, 자신의 전원 전압보다 높은 전압의 외부 인터페이스가 필요한 경우나 메모리 셀에 액세스하는 경우에, 전원 전압보다 높은 승압 전압이 필요해지거나, MOS 트랜지스터의 백 게이트 바이어스용으로서 부전압이 필요해질 수 있다. 따라서, 승압/부전원 회로(200)가 설치되어 있다. 일반적으로, 반도체 장치(1000)에서, 전원 전압보다 높은 승압 전압이나 역극성의 부전압을 디바이스 내부에서 생성하기 위해서는, 차지 펌프 방식 등으로 커패시터로 전하가 공급되어야 하거나, 또는 커패시터로부터 전하가 방출되어야 할 필요가 있다. 이와 같이, 발진 신호가 발진기 회로(100)로부터 승압/부전원 회로(200)로 입력되고 있다.
여기서, 도 22에 있어서 2 세트의 발진기 회로(100)가 설치되어 있는 이유는, 반도체 장치(1000)에서의 동작 상태에 따른 발진 신호를 승압/부전원 회로(200)에 공급하기 위해서이다. 한쪽의 발진기 회로(100)에서는, 활성화 신호(ACT)가 인에이블(EN) 단자에 입력된다. 다른 쪽의 발진기 회로(100)에서는, 활성화 신호(ACT)로부터 반전된 스탠바이(stand-by) 신호(SBY)가 인에이블(EN) 단자에 입력된다.
활성화 신호(ACT)가 활성화 상태에 있는 경우에는, 내부 회로(400)가 동작 상태에 있기 때문에, 승압/부전원 회로(200)는 충분한 전원 공급 능력을 가져야 한다. 따라서, 활성화 신호(ACT)에 의해 활성화되는 발진기 회로(100)는 승압/부전원 회로(200)로부터 충분한 전원 공급 능력을 확보하기 위해서 고주파수의 발진 주파수로 발진 신호를 출력해야 한다. 이 때, 스탠바이 신호(SBY)에 의해 활성화되는 발진기 회로(100)는 정지 상태에 있다.
또한, 스탠바이 신호(SBY)가 활성화 상태에 있는 경우에는, 내부 회로(400)가 스탠바이 상태에 있다. 이 경우에는, 반도체 장치(1000)에서 소비된 전류를 최소한으로 감소해야 한다. 따라서, 승압/부전원 회로(200)는 내부 회로(400)에서의 바이어스 상태를 유지하기 위해서 최저한의 필요 전원을 공급하기만 하면 된다. 따라서, 스탠바이 신호(SBY)에 의해 활성화되는 발진기 회로(100)는 활성화 상태인 경우에 비하여 저주파수로 동작할 수 있다. 이 때, 활성화 신호(ACT)에 의해 활성화되는 발진기 회로(100)는 정지 상태에 있다.
도 23에 도시하는 반도체 메모리 장치(2000)에서도, 반도체 장치(1000)(도 22)의 경우와 마찬가지로, 내부 회로(410)에 승압 전압이나 부전압을 공급하기 위한 승압/부전원 회로(200)가 필요할 수 있다. 활성화 중에 높은 주파수로 발진 동작하는 발진기 회로(100)와, 스탠바이 기간에 낮은 주파수로 발진 동작하는 발진기 회로(100)를 절환하여 사용한다. 또, 반도체 메모리 장치(2000)에서는, 메모리 셀(500)에 축적된 전하를 리프레시하는 리프레시 제어 회로(300)가 설치되어 있다. 발진기 회로(100)에서는 리프레시 동작을 주기적으로 행하기 위해 리프레시 주기의 시간을 재고 있다. 반도체 메모리 장치(2000)에서, 이 발진기 회로(100)는 활성화 신호(ACT)가 활성화 상태에 있을 때 동작하도록 구성되어 있다. 휴대 기기 등에서 활성화 상태에서만 데이터의 유지 동작이 필요한 동작 사양에서는, 스탠바이 상태에서 발진기 회로(100)를 정지시켜 리프레시 동작을 멈춤으로써, 스탠바이 기간 동안의 소비 전류를 극한까지 감소시킬 수 있다.
이하에, 제1 종래 기술인 발진기 회로(100)에 대해 기술한다. 도 24의 발진기 회로(100)는 발진부(5) 외에 제어부(4)를 구비하고 있고, 제어부(4)로부터의 발진 주파수 제어 신호(VR)에 의해 발진부(5)의 발진 주파수를 소정 주파수로 제어하고 있다. 제어부(4)와 발진부(5)는 인에이블 신호(EN)에 의해 제어되고, 인에이블 신호(EN)에 따라서 작동/정지가 행해진다. 제어부(4)와 발진부(5)는 인에이블 신호(EN)의 제어에 의해 불필요한 발진 동작이 정지됨으로써 소비 전류를 감소시키도록 설계되어 있다. 또한, 필요 최소한의 소비 전류로 소정 주파수의 발진 동작을 달성하기 위해서, 제어부(4)는 발진부(5)와 다른 구성으로 되어 있어 필요 최소한의 바이어스를 공급하고 있다. 정지시에는 동작을 중지하여 소비 전류를 감소시키고 있다.
도 25는 제1 종래 기술에서의 제1 구체예의 발진기 회로이다. 제어부(410)에는, 인에이블 신호(EN)에 의해 제어되는 스위치 소자(S100)가 전원 전압(VDD) 및 PMOS 트랜지스터(TP100)의 소스 단자에 접속되어 있고, 서로 접속된 게이트 단자와 드레인 단자로부터 발진 주파수 제어 신호(VR)가 출력된다. 또한, 저항 소자(R100)를 통해 접지 전압(VSS)에도 접속되어 있다. 발진 주파수 제어 신호(VR)는 스위치 소자(S100), PMOS 트랜지스터(TP100) 및 저항 소자(R100)를 통해 형성되는 전류 경로에 흐르는 바이어스 전류(IC)에 의해 생성된다. 여기서, 바이어스 전류(IC)는 저소비 전류 동작의 요청에 의해 한정된 작은 전류값으로 설정되는 것이 일반적이다. 예컨대, 저항 소자(R100)의 저항값을 1 MΩ으로 설정하면, 바이어스 전류(IC)는 약 수마이크로 암페어 정도로 설정된다.
발진부(500)에서, 홀수단(도 25에서는 3 단을 예시)의 인버터 소자(INV100 내지 INV102)가 루프 형태로 접속되어 링 발진기를 구성하고 있다. 각 인버터 소자(INV100 내지 INV102)의 전원 단자는 PMOS 트랜지스터(TP101)를 통해 전원전압(VDD)에 접속되어 있다. PMOS 트랜지스터(TP101)의 게이트 단자는 발진 주파수 제어 신호(VR)에 의해 제어된다. 발진 신호(VOSC)는 인에이블 신호(EN)에 의해 제어되는 스위치 소자(S101)를 통해 인버터 소자(INV102)로부터 출력된다.
도 26은 제1 종래 기술의 제2 구체예의 발진기 회로이다. 제1 구체예의 발진부(500) 대신에 발진부(54)가 설치되어 있다. 발진부(54)는 인버터 소자(INV102) 대신에 NOR 소자(NOR100)를 포함하고 있고, NOR 소자(NOR100)의 다른 쪽 입력 단자에 인에이블 신호(EN)가 입력된다.
제1 및 제2 구체예에서는, 인에이블 신호(EN)가 로우 레벨의 상태에서 활성화된다. 스위치 소자(S100)가 도통하게 됨으로써 제어부(410)로 바이어스 전류(IC)가 공급되고, 제어선(VR)이 발진 주파수 제어 신호(VR)에 의해 바이어스된다. 발진 주파수 제어 신호(VR)를 수신하는 발진부(54, 500) 각각에서는, 구동 전류로서 제어부(410)와 동등한 바이어스 전류(IC)가 흐르고, 링 발진기가 발진 동작을 행한다. 제1 구체예에서, 스위치 소자(S101)가 도통 상태에 있기 때문에 발진 신호(VOSC)가 출력된다. 제2 구체예에서, 로우 레벨의 인에이블 신호(EN)를 수신하는 NOR 소자(NOR100)가 논리 반전 소자로서 기능하기 때문에, 링 발진기가 동작하여 발진 신호(VOSC)를 출력한다.
도 28은 제1 종래 기술의 제3 구체예의 발진기 회로이다. 제2 구체예의 제어부(410) 대신에 제어부(420)가 설치되어 있다. 제어부(420)에서, 스위치 소자(S100) 대신에 스위치 소자(S102)가 저항 소자(R100)와 접지 전압(VSS) 사이에 삽입되어 있다. 스위치 소자(S102)는 인에이블 신호(EN)에 의해 제어된다. 인에이블 신호(EN)는 인버터 소자(INV103)에 의해 반전되어, NOR 소자(NOR100)의 다른 쪽 입력 단자에 입력된다.
제3 구체예에서는, 도 29에 도시한 바와 같이, 인에이블 신호(EN)가 하이 레벨의 상태에서 활성화된다. 스위치 소자(S102)가 도통하여 제어부(420)에 바이어스 전류(IC)를 공급하고, 제어선(VR)은 발진 주파수 제어 신호(VR)에 바이어스된다. 발진부(54)에도 바이어스 전류(IC)가 흐르고, 이에 따라 링 발진기가 발진 동작을 행한다. 제3 구체예에서, 인에이블 신호(EN)는 인버터 소자(INV103)에 의해 반전되어 NOR 소자(NOR100)에 로우 레벨로 입력된다. NOR 소자(NOR100)는 논리 반전 소자로서 기능하며, 링 발진기는 동작하여 발진 신호(VOSC)를 출력한다.
발진기 회로(100)의 제2 종래 기술로서, 일본 특허 공개 평11-317623호 공보에 개시되어 있는 발진기 회로를 도 30에 도시한다. 도 30의 발진기 회로는 발진부(910)와 펄스 발생부(920)를 포함한다. 펄스 발생부(920)의 단안정 멀티 바이브레이터(MM)는 전원 전압(VCC)의 상승을 검출하여, 일정 시간 t1의 하이 레벨 제어 펄스(P)를 생성한다. 이에 따라, 발진부(910)에 전원이 투입되고 나서 일정 시간 t1 동안은 스위치(SW)가 온 상태가 되어, 압전 진동자(X)에 큰 초기 전류를 공급한다.
도 31은 기동시의 동작 파형을 도시한 것이다. 시각 T1에서 전원 전압(VCC)이 상승하면, 이 상승을 멀티 바이브레이터(MM)가 검출하여 시간 t1의 제어 펄스(P)를 생성한다. 스위치(SW)는 온 상태로 되어 압전 진동자(X)에 큰 초기 전류를 공급한다. 이 스위치(SW)에 의해, 발진은 시간 t2 만큼 빨리 시작된다.
그러나, 제1 종래 기술의 발진기 회로(100)(도 24)에서는, 제1 내지 제3 구체예(도 25, 도 26, 도 28)의 회로도에 도시한 바와 같이, 인에이블 신호(EN)가 발진부(5, 54, 500)에 입력되어, 발진 동작의 작동/정지를 제어하고, 또한 발진 신호(VOSC)의 출력을 허가/금지하는 제어를 행할 수도 있다. 인에이블 신호(EN)가 입력되는 제어부(4, 410, 420)는 발진부(5, 54, 500)의 발진 주파수를 제어하는 발진 주파수 제어 신호(VR)를 제어한다. 인에이블 신호(EN)의 활성화 후에 제어선(VR)이 발진 주파수 제어 신호(VR)에 도달할 때까지는 소정 시간이 필요하기 때문에, 발진 신호(VOSC)가 소정의 주파수로 발진하는 안정 상태로 이행하기까지의 기간 동안 발진 주파수가 불안정해진다. 활성화 후에 일정한 불안정 기간이 존재한다는 것이 문제이다. 이러한 불안정 기간의 존재로 인해, 이하에 설명하는 구체적인 문제들이 발생할 수 있다.
발진부(5, 54, 500)에서는, 인에이블 신호(EN)의 논리 레벨만으로 제어 상태가 확정되기 때문에, 인에이블 신호(EN)가 활성화됨과 동시에 발진 동작 상태가 된다. 한편으로, 제어부(4, 410, 420)에서는, 스탠바이 상태에서 차단되어 있던 전류 경로가 인에이블 신호(EN)의 활성화에 의해 확립되어 바이어스 전류(IC)를 공급함으로써, 제어선(VR)이 발진 주파수 제어 신호(VR)까지 설정되어 간다. 여기서, 바이어스 전류(IC)는 저소비 전류 동작의 요청에 의해 한정된 작은 전류값이기 때문에, 제어선(VR)이 발진 주파수 제어 신호(VR)에 도달할 때까지는 소정 시간이 필요하게 된다. 발진부(5, 54, 500)는 인에이블 신호(EN)의 활성화와 동시에 발진된다. 발진 주파수 제어 신호(VR)에 도달하기까지의 과도적인 전압 레벨에 대하여,소정 주파수와 다른 발진 주파수로 발진 신호(VOSC)가 출력되게 된다. 이 기간이 불안정 기간이 되며, 회로 동작상 여러 가지 문제를 일으킨다.
도 27에 도시하는 불안정 기간(X1)은 제1 및 제2 구체예(도 25, 도 26)에서 발생한다. 제1 및 제2 구체예의 제어부(410)에서는, 인에이블 신호(EN)가 하이 레벨에 있는 비활성 기간에 제어선(VR)은 접지 전압(VSS)까지 저하한다. 인에이블 신호(EN)가 로우 레벨이 되어 활성화되면, 제어선(VR)은 서서히 상승해 간다. 그렇지만, 바이어스 전류가 작은 전류값인 경우에는, 발진 주파수 제어 신호(VR)에 도달할 때까지 소정의 시간[불안정 기간(X1)]이 필요하게 된다. 그 때문에, 이 기간에는 발진 주파수 제어 신호(VR)에 의해 저전압이 발진부(54, 500) 각각의 PMOS 트랜지스터(TP101)에 인가되어, 설정된 바이어스 전류(IC)보다 큰 구동 전류로 링 발진기가 구동되게 된다. 이에 따라, 발진 신호(VOSC)는 소정 주파수보다 고주파수에서 발진하게 된다.
불안정 기간(X1)에는, 발진기 회로(100) 자신의 소비 전류가 증대하는 것에 더하여, 반도체 장치(1000)나 반도체 메모리 장치(2000)에서의 승압/부전원 회로(200) 등의 회로 동작도 필요 이상으로 고속인 동작이 된다. 반도체 메모리 장치(2000)에서는, 리프레시 제어 회로(300)가 필요 이상으로 짧은 주기로 리프레시 동작을 실행하여, 많은 전류 소비를 초래한다. 전지 구동과 같이 전원 공급 능력이 한정된 환경에서 동작시키거나, 전원 공급 경로의 임피던스가 무시할 수 없는 환경에서 동작시키는 경우에, 불안정 기간(X1)에서의 많은 전류 소비에 의해, 반도체 장치(1000)나 반도체 메모리 장치(2000)에 공급되는 전원 전압이 필요 이상으로감소하여 동작 불량을 초래할 수 있다.
승압/부전원 회로(200)가 필요 이상의 고주파수로 동작하면, 설정값 이상의 전압이 발생될 수 있어, 디바이스의 신뢰성에 악영향을 미칠 수 있다. 특히, 이것은 인에이블 신호(EN)의 활성화/비활성화가 빈번히 반복되는 셀룰러 전화 등의 사용 환경에서 문제가 된다.
도 29에 도시하는 불안정 기간(X2)은 제3 구체예(도 28)에서 발생한다. 제3 구체예의 제어부(420)에서는, 인에이블 신호(EN)가 로우 레벨이 되는 비활성시에, 제어선(VR)은 전원 전압(VDD)에서 PMOS 트랜지스터의 임계 전압(Vthp)을 뺀 전압(VDD-Vthp) 근처까지 상승한다. 인에이블 신호(EN)가 하이 레벨이 되어 활성화되면, 제어선(VR)의 전압 레벨은 서서히 발진 주파수 제어 신호(VR)까지 감소해 간다. 그렇지만, 바이어스 전류(IC)가 작은 전류값인 경우에는, 소정 시간[불안정 기간(X2)]이 필요하게 된다. 따라서, 이 기간에는 발진 주파수 제어 신호(VR)에 의해 고전압이 발진부(54)의 PMOS 트랜지스터(TP101)에 인가되고, 링 발진기는 설정된 바이어스 전류(IC)보다 작은 구동 전류로 구동되거나, 혹은 구동되지 않을 수 있다. 이에 따라, 발진 신호(VOSC)는 소정 주파수보다 낮은 주파수에서의 발진, 혹은 발진 정지의 상태가 된다.
불안정 기간(X2)에는, 발진 신호(VOSC)의 발진 주파수가 소정 주파수보다 낮은 주파수로 되기 때문에, 반도체 장치(1000)나 반도체 메모리 장치(2000)에서의 승압/부전원 회로(200) 등에서 생성되는 전압이 불충분하게 된다. 승압 전압이 부족하면, 외부 인터페이스 부분의 동작 불량이나, 메모리 셀로의 액세스 불량이 발생할 수 있다. 부전압이 부족하면, MOS 트랜지스터의 백 게이트 바이어스가 부족해, 임계 전압의 변동이나 노이즈 내성의 악화 등을 초래할 수 있다.
반도체 메모리 장치(2000)에서는, 리프레시 제어 회로(300)에서 제어해야 할 리프레시 동작의 주기가 필요 이상으로 길어져, 데이터 유지 특성에 따라서는 데이터의 소실이 발생할 수 있다.
이제부터, 발진 주파수 제어 신호(VR)와 발진 신호(VOSC)의 발진 주파수 간의 관계를 설명한다. 발진 주파수는 링 발진기를 구성하는 인버터(INV100 내지 INV102) 등의 전파 지연 시간에 의해 결정된다. 인버터 소자(INV100 내지 INV102)를 구성하는 트랜지스터의 구동 능력이 충분 큰, 제1 내지 제3 구체예의 경우에, 이 전파 지연 시간은 각 전원 단자에 공급되는 구동 전류인 바이어스 전류(IC)에 의해 결정된다. 바이어스 전류(IC)에 의해 각 단의 입력 커패시터의 충방전 시간이 전파 지연 시간으로 되기 때문이다. 다시 말하면, 발진 신호(VOSC)의 발진 주파수는 바이어스 전류(IC)에 비례하게 된다.
바이어스 전류(IC)는 PMOS 트랜지스터(TP101)의 포화 특성에 의해 동작하여,
IC = K ×[(VDD-VR)-Vthp]2
= K ×[(VDD-Vthp)-VR]2
의 관계를 갖는다. 여기서, K는 PMOS 트랜지스터(TR101)가 갖는 물리 상수이고, Vthp은 정의(+) 값을 나타내고 있다. 따라서, 임계 전압은 -Vthp가 된다. 이 식이 성립하는 것은 게이트와 소스 사이의 전압이 임계 전압을 밑돌지 않는다는조건에 기초하기 때문에, VR < VDD - Vthp 일 때 성립한다.
따라서, VR = VDD - Vthp 일 때, IC = 0 이 성립되어, 발진 동작은 정지해 버린다. VR < VDD - Vthp 의 영역에서는, VR의 변화에 대하여 제곱 특성으로 바이어스 전류(IC)가 변화하게 된다. 즉, VR의 변화에 대하여 제곱 특성으로 발진 주파수가 변화되고, 불안정 기간(X1, X2) 중에는 발진 신호(VOSC)의 발진 주파수가 크게 변화되어 버린다.
제2 종래 기술의 발진 회로(도 30)에서는, 발진이 스위치(SW)에 의해 시간 t2 만큼 빨리 시작된다. 그렇지만, 발진 개시 직후의 발진 신호(OUT)는 작은 진폭을 가지며, 서서히 커져 안정된다. 발진 개시까지의 시간이 단축되었다고 해도, 발진 개시 후의 불안정 기간의 문제가 여전히 남는다.
제2 종래 기술은 전원 투입을 기동 신호로 하여 동작을 시작하는 경우의 회로에 관한 것이다. 이 때의 전원 전압(VCC)의 상승 파형은 도 31에 도시한 바와 같이 급경사인 전압 천이를 상정하고 있다. 따라서, 회로가 반도체 장치(1000)나 반도체 메모리 장치(2000)에 탑재되어, 전원 전압이 투입된 상태에서 파워 다운 모드 등의 스탠바이 상태와 활성 상태 사이를 이행하는 기능을 지니고, 인에이블 신호(EN) 등의 제어 신호의 입력에 기초하여 기동 동작을 행하는 경우에는, 전술한 회로를 적용할 수 없다.
제어 펄스(P)가 하이 레벨에 있는 일정 기간 t1은 수동 소자인 저항 소자(Ra)와 커패시터 소자(Ca)에 의해 설정된다. 이에 대하여, 하이 레벨의 제어 펄스(P)에 의해 온 상태로 제어되는 스위치(SW)는 능동 소자이다. 또 압전진동자(X)로 초기 전류를 공급하는 일정 기간 t1은 기동 시간을 가장 짧게 할 수 있도록 실험에 의해서 선택된다. 수동 소자나 능동 소자는 각각 다른 요소나 구조로 이루어져 있기 때문에, 이 두가지 소자가 개별적으로 제조된다는 사실로부터 이 둘 사이에는 몇가지 차이점이 있는 것이 일반적이다. 그 때문에, 수동 소자(Ra, Ca)에 의해 결정되는 일정 시간 t1과, 구동 소자(SW)의 온 상태로의 임계값 및 구동 능력은 임의로 조합되어, 실험에 의해 선택된 조건을 유지하는 것이 어렵게 된다.
예컨대, 일정 시간 t1이나 구동 능력의 부족으로 인해 압전 진동자(X)의 기동이 불충분해지는 경우에는, 일정 시간 t1의 종료 후에 기동 시간이 더 필요하게 된다. 반대로, 일정 시간 t1이 과도한 경우에는, 압전 진동자(X)의 기동 시간이 필요 이상으로 계속되게 된다. 어느 경우에서도, 기동 시간의 최적화를 할 수 없다는 것이 문제이다.
본 발명은 전술한 종래 기술의 문제점들을 해소하기 위해서 이루어진 것이다. 본 발명의 주된 목적은, 안정된 발진 주파수를 갖는 발진 신호를 출력할 수 있는 발진기 회로, 이 발진기 회로를 구비하는 반도체 장치 및 반도체 메모리 장치와, 상기 발진기 회로의 제어 방법을 제공하는 데 있다. 이 주된 목적을 달성하기 위해, 발진 동작의 작동/정지의 제어가 가능한 본 발명의 발진기 회로의 발진 개시시에 이하의 대응책을 취한다. 즉, 취할 대응책은, (1) 과도적인 발진 주파수가 불안정한 동안, 발진 동작을 정지시키고 발진 신호의 출력을 허가하지 않거나, 또는 (2) 과도적인 발진 주파수가 불안정한 기간을 단축시키는 것이다.
이 목적을 달성하기 위해, 본 발명의 제1 특징에 따르면, 발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부와, 발진 허가 신호에 따라 발진부의 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부와, 발진 주파수 제어 신호를 검출하고 검출 결과에 따라 발진부를 제어하는 검출 신호를 출력하는 검출부를 구비하는 발진기 회로가 제공된다.
본 발명의 제1 특징에 따른 발진기 회로에서는, 검출부는 발진 허가 신호에 따라 제어부로부터 출력되는 발진 주파수 제어 신호를 검출하고, 검출 결과에 따라 검출 신호를 출력하여 발진부의 발진 동작을 제어한다.
이에 따라, 검출부에서 얻은 검출 결과에 따른 소정의 발진 주파수로 발진 동작이 행해질 수 있다. 제어부는 발진 허가 신호의 수신 시에 동작을 시작하고, 제어부로부터의 발진 주파수 제어 신호가 불안정한 과도 기간에도, 발진부는 불안정한 발진 동작을 하는 일 없이 안정된 발진 주파수로 발진시킬 수 있다.
본 발명의 제2 특징에 따르면, 발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부와, 발진 허가 신호에 따라 발진부의 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부와, 발진 허가 신호에 대하여 소정 지연 시간을 부가한 지연 신호를 발진부에 출력하는 지연부를 구비하는 발진기 회로가 제공된다.
본 발명의 제2 특징에 따른 발진기 회로에서, 지연부는 발진 허가 신호에 대해 소정 지연 시간을 부가한 지연 신호를 출력하여 발진부의 발진 동작을 제어한다.
이에 따라, 발진 주파수 제어 신호의 신호값이 안정되는 시간을 소정 지연 시간으로 하여 부가할 수 있다. 게다가, 발진 주파수 제어 신호가 안정되어 소정 발진 주파수에 대응하는 신호값에 도달한 이후에 안정된 발진 신호를 얻을 수 있다.
게다가, 본 발명의 제3 특징에 따르면, 발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부와, 발진 허가 신호에 따라 발진 주파수를 제어하는 발진 주파수 제어 신호를 발진부로 출력하는 제어부를 포함하는 발진기 회로의 제어 방법으로서, 발진 주파수 제어 신호가 자신의 상태를 발진 허가 신호에 따라 초기 상태로부터 소정 발진 주파수를 지시하는 상태로 변경하는 단계, 및 발진 허가 신호로 인한 발진 동작 가능 상태 하에서, 발진 주파수 제어 신호가 소정 발진 주파수를 지시하는 상태에 도달한 시점 이후의 소정 타이밍에, 발진부의 발진 동작의 개시 또는 발진부로부터의 발진 신호의 출력 중 적어도 어느 한쪽을 행하는 단계를 포함하는 발진기 회로의 제어 방법이 제공된다.
이에 따라, 발진 주파수 제어 신호가 발진부에 대해 소정 발진 주파수로 발진하도록 지시를 하는 상태에 도달한 이후에 취한 소정의 타이밍에서 안정된 발진 신호가 얻어질 수 있다.
게다가, 본 발명의 제4 특징에 따르면, 발진 주파수 제어 신호에 따른 발진 주파수로 발진 동작을 행하는 발진부와, 발진 허가 신호의 활성화 시에 제어선을 통해 발진 주파수 제어 신호를 발진부로 출력하는 제어부와, 외부의 신호 발생 회로와 제어선 사이에 배치되고, 발진 허가 신호의 비활성시에 도통하여, 신호 발생 회로로부터 제어선에 소정 신호를 공급하는 스위치부를 구비하는 발진기 회로가 제공된다.
본 발명의 제4 특징에 따른 발진기 회로에서, 발진 허가 신호는 활성화 상태에 있고, 발진부와 제어부가 활성화되어 발진 동작이 행해진다. 발진 주파수는 제어선을 통해 제어부에 출력되는 발진 주파수 제어 신호에 의해 설정된다. 발진 허가 신호가 비활성일 경우, 발진부와 제어부도 비활성화된다. 그렇지만, 스위치부를 통해 신호 발생 회로로부터 제어선으로 소정 신호가 공급된다.
또한, 본 발명의 제5 특징에 따르면, 발진 주파수 제어 신호에 따라 발진 동작이 행해질 때, 발진 주파수의 제어 동작을 발진 허가 신호의 활성화 시에 활성화시키는 단계, 및 제어 상태가 미리 정해진 설정 상태로 이행해 감으로써 발진 주파수가 설정값으로 이행해 가도록 하는 단계를 포함하며, 발진 허가 신호의 비활성 시에, 제어 상태가 외부의 신호 발생부로부터의 신호에 의해 소정 상태로 유지되는 발진기 회로의 제어 방법이 제공된다.
게다가, 본 발명의 제6 특징에 따르면, 발진 주파수 제어 신호에 따른 발진 주파수로 발진 동작을 행하는 발진부와, 발진 허가 신호의 활성화 시에 제어선을 통해 발진 주파수 제어 신호를 발진부로 출력하는 제1 제어부와, 발진 허가 신호가 활성화될 때 펄스 신호를 출력하는 펄스 생성부와, 펄스 신호에 의해 활성화되어 소정 신호를 출력하는 제2 제어부와, 제2 제어부와 제어선 사이에 배치되고, 펄스 신호에 의해 도통하여 제어선에 소정 신호를 공급하는 스위치부를 구비하는 발진기회로가 제공된다.
본 발명의 제6 특징에 따른 발진기 회로에서, 발진 허가 신호가 활성화 상태에 있는 동안에, 발진부와 제1 제어부가 활성화되어 발진 동작이 행해진다. 발진 주파수는 제1 제어부로부터 제어선을 통해 발진부로 출력되는 발진 주파수 제어 신호에 의해 설정된다. 발진 허가 신호가 활성화되는 타이밍과 동시에, 펄스 생성부로부터 출력되는 펄스 신호의 기간 동안, 스위치부와 제2 제어부가 활성화된다. 이어서, 제2 제어부로부터 스위치부를 통해 제어선에 소정 신호가 공급된다.
또한, 본 발명의 제7 특징에 따르면, 발진 주파수 제어 신호에 따라 발진 동작이 행해질 때, 발진 주파수의 제1 제어 동작이 발진 허가 신호의 활성화 시에 활성화시키는 단계와, 제어 상태가 미리 정해진 설정 상태로 이행해 감으로써 발진 주파수가 설정값으로 이행해 가도록 하는 단계를 포함하는 발진기 회로의 제어 방법으로서, 발진 허가 신호가 활성화된 이후의 소정 기간 동안, 제어 상태를 소정 상태로 이행시키는 제2 제어 동작이 활성화되도록 제어하는 발진기 회로의 제어 방법이 제공된다.
이에 따라, 발진 허가 신호가 비활성으로 되고 그에 따라 제어부가 비활성인 상태이거나, 또는 발진 허가 신호가 펄스 신호와 함께 활성 상태로 천이할 때의 소정 기간에, 제어선에 소정 신호를 공급할 수 있다. 따라서, 발진 허가 신호의 활성화 시에 제어부 또는 제1 제어부가 활성화될 때에, 제어선의 신호가 발진 주파수 제어 신호로 설정되기까지의 시간 지연을 단축할 수 있다. 따라서, 발진 허가시의 발진 주파수의 불안정 기간을 단축할 수 있다.
본 발명의 전술한 그리고 추가의 목적 및 신규 특징들은 첨부한 도면들과 관련하여 이하의 상세한 설명을 살펴보면 보다 명백하게 될 것이다. 그렇지만, 이들 도면은 본 발명을 한정하는 의미로 해석되어서는 안되며 단지 예시의 목적상 제시된 것에 불과하다는 것을 이해하여야 한다.
도 1은 본 발명의 제1 원리를 나타낸 블록도.
도 2는 본 발명의 제2 원리를 나타낸 블록도.
도 3은 본 발명의 제3 원리를 나타낸 블록도.
도 4는 본 발명의 제4 원리를 나타낸 블록도.
도 5는 본 발명의 제5 원리를 나타낸 블록도.
도 6은 제1 실시예를 나타낸 회로도.
도 7은 제1 실시예의 동작을 나타낸 동작 파형도.
도 8은 제2 실시예를 나타낸 회로도.
도 9는 제2 실시예의 동작을 나타낸 동작 파형도.
도 10은 제3 실시예를 나타낸 회로도(클램프부).
도 11은 제4 실시예를 나타낸 회로도(클램프부).
도 12는 제5 실시예를 나타낸 회로도(검출부).
도 13은 제6 실시예를 나타낸 회로도.
도 14는 제6 실시예의 동작을 나타낸 동작 파형도.
도 15는 제7 실시예를 나타낸 회로도.
도 16은 제7 실시예의 동작을 나타낸 동작 파형도.
도 17은 제8 실시예를 나타낸 회로도.
도 18은 제8 실시예의 동작을 나타낸 동작 파형도.
도 19는 제9 실시예를 나타낸 회로도.
도 20은 프리셋부를 포함하는 실시예들의 제1 변형례의 회로도.
도 21은 프리셋부를 포함하는 실시예들의 제2 변형례의 회로도.
도 22는 발진기 회로를 포함하는 반도체 장치의 회로도.
도 23은 발진기 회로를 포함하는 반도체 메모리 장치의 회로도.
도 24는 제1 종래 기술의 회로도.
도 25는 제1 종래 기술의 제1 구체예의 회로도.
도 26은 제1 종래 기술의 제2 구체예의 회로도.
도 27은 제1 종래 기술의 제1 및 제2 구체예의 동작을 나타낸 동작 파형도.
도 28은 제1 종래 기술의 제3 구체예의 회로도.
도 29는 제1 종래 기술의 제3 구체예의 동작을 나타낸 동작 파형도.
도 30은 제2 종래 기술의 회로도.
도 31은 제2 종래 기술의 동작을 나타낸 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 12, 13 : 검출부
2, 21, 22 : 클램프부
3, 6, 31 : 지연부
4, 41, 42, 410, 420 : 제어부
5, 51, 52, 54, 500, 910 : 발진부
6, 61 : 스위치부
920 : 펄스 발생부
100, 101, 102, 104 : 발진기 회로
200 : 승압/부전원 회로
300 : 리프레시 제어 회로
1000 : 반도체 장치
2000 : 반도체 메모리 장치
A1, A2 : 프리셋부
VR : 제어선
EN : 인에이블 신호
IC, IC1, IC2 : 바이어스 전류
MON, MON1, MON2 : 검출 신호
SET : 펄스 신호
VOSC : 발진 신호
VR : 발진 주파수 제어 신호
이제부터, 본 발명의 제1 내지 제9 실시예에 따른 발진기 회로, 이 발진기 회로를 구비한 반도체 장치 및 반도체 메모리 장치, 그리고 상기 발진기 회로의 제어 방법에 대해 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 발진기 회로(100)의 제1 원리도이다. 제어부(4)와 발진부(5)는 발진 허가 신호(EN)에 의해 제어된다. 발진 허가 신호(EN)에 의해, 발진부(5)는 발진 동작 가능 상태로 설정되고, 제어부(4)는 동작을 시작한다. 동작을 시작한 제어부(4)는 발진 주파수 제어 신호(VR)를 소정 발진 주파수에 대응하는 신호값까지 변화시킨다. 이 발진 주파수 제어 신호(VR)는 발진부(5)에 입력되어 발진 주파수를 설정하는 동시에, 검출부(1)에도 입력되어 신호값의 검출이 행해진다. 검출부(1)에 의한 검출 신호(MON)는 발진부(5)에 입력되어 있다.
제어부(4)에서 출력되는 발진 주파수 제어 신호(VR)는 발진 허가 신호(EN)에 의한 기동된 이후부터 소정 주파수에 대응하는 신호값에 도달할 때까지 소정 시간을 필요로 한다. 그래서, 검출부(1)에 의해 발진 주파수 제어 신호(VR)의 신호값을 소정 신호값과 비교하여, 발진 주파수 제어 신호(VR)가 소정 신호값에 도달한 것을 검출한 뒤에 검출 신호(MON)를 발진부(5)로 출력한다. 발진부(5)는 발진 허가 신호(EN)에 의해 발진 가능 상태에 있고, 검출 신호(MON)가 입력된 시점에서 발진 신호를 출력하도록 제어한다. 이에 따라, 제어부(4)의 기동 후의 발진 주파수 제어 신호(VR)가 과도 상태에 있는 과도 기간을 검출할 수 있어, 과도적인 발진 주파수 제어 신호(VR)의 설정으로 인한 불안정한 발진 신호가 발진부(5)로부터 출력되어 버리는 일은 없다.
도 2는 본 발명의 발진기 회로(100)의 제2 원리도이다. 제1 원리도의 구성 요소에 덧붙여, 발진 주파수 제어 신호(VR)를 소정값으로 클램프하는 클램프부(2)를 구비하고 있다. 클램프부(2)는 발진 허가 신호(EN)에 의해 제어된다.
검출부(1)는 전류 소비의 관점에서 발진 허가 신호(EN)에 의한 제어부(4)의 기동 후에 활성화되기만 하면 되며, 발진 허가 신호(EN)가 출력되지 않는 발진 금지 상태에서는 비활성 상태에 있는 것이 바람직하다. 따라서, 발진 허가 신호(EN)에 의해 제어되는 클램프부(2)를 구비함으로써, 발진 금지 상태에서 발진 주파수 제어 신호(VR)를 소정의 클램프값으로 유지해 둔다. 이 클램프값을 검출부(1)의 입력단에서의 비활성인 신호값으로 설정함으로써, 검출부(1)에서의 검출 동작이 정지 상태로 유지될 수 있다. 발진 금지 상태에서, 검출부(1)에서 불필요한 전류 소비가 일어나지 않아 저소비 전류화에 기여할 수 있다.
검출부(1)를 비활성화 상태로 유지하는 다른 방법으로서, 발진 허가 신호(EN)에 의해 검출부(1) 자신을 제어할 수 있는 구성으로 할 수도 있다. 발진 금지 상태에서 검출부(1)의 회로 동작을 비활성으로 함으로써, 발진 주파수 제어 신호(VR)의 신호값에 관계없이 검출부(1)의 동작을 정지시킬 수 있다.
도 3은 본 발명의 발진기 회로(100)의 제3 원리도이다. 제1 원리도의 검출부(1) 대신에 지연부(3)를 구비하고 있다. 지연부(3)는 발진 허가 신호(EN)를 입력받아, EN에 소정 지연 시간을 부가한 지연 신호(D)를 발진부(5)로 출력한다. 발진 허가 신호(EN)에 의해 제어부(4)가 기동된 후에 발진 주파수 제어 신호(VR)가 변화되는 과도 기간에 맞춰 소정 지연 시간이 설정된다.
지연부(3)에서는, 발진 주파수 제어 신호(VR)가 소정 신호에 도달하기까지의 과도 기간 이상의 소정 시간을 측정하고, 지연 신호(D)를 발진부(5)에 출력한다. 발진부(5)는 발진 허가 신호(EN)에 의해 발진 가능 상태에 있고, 지연 신호(D)가 입력된 시점에서 발진 신호를 출력하도록 제어된다. 이에 따라, 발진 주파수 제어 신호(VR)가 과도 상태를 넘어 안정된 신호값에 도달한 시점 이후에 발진부(5)를 동작시킬 수 있어, 과도적인 발진 주파수 제어 신호(VR)의 설정에 의한 불안정한 발진 신호가 발진부(5)에서 출력되어 버리는 일은 없다.
도 4는 본 발명의 발진기 회로(100)의 제4 원리도이다. 제어부(4)와 발진부(5)는 제어선(VR)을 통해 서로 접속되어 있고, 이 모두는 발진 허가 신호(EN)에 의해 제어된다. 발진 허가 신호(EN)에 의해, 발진부(5)는 발진 동작 가능 상태로 되고, 제어부(4)는 제어 동작을 시작한다. 제어 동작을 시작한 제어부(4)는 소정 발진 주파수에 대응하여 설정된 발진 주파수 제어 신호(VR)를 제어선(VR)을 통해 발진부(5)로 출력한다. 발진기 회로(100)의 외부에 구비되어 있는 신호 발생부(7)는 스위치부(6)를 통해 제어선(VR)에 접속되어 있다. 스위치부(6)는 발진 허가 신호(EN)에 의해 제어된다.
제어부(4)는 발진 허가 신호(EN)에 의해 기동되어 제어 동작을 시작한다. 그렇지만, 저소비 전류 등의 요청에 의해 구동 능력이 작게 제한될 수 있다. 제한된 구동 능력에서는 제어선(VR)이 설정된 발진 주파수 제어 신호(VR)에 도달할 때까지 장시간을 필요로 할 수 있다. 따라서, 발진 허가 신호(EN)의 비활성 상태에서 스위치부(6)를 도통시킴으로써, 신호 발생부(7)로부터의 소정 신호가 제어선(VR)에 미리 공급된다. 여기서, 신호 발생부(7)는 발진기 회로(100)의 외부에 미리 구비되어, 발진기 회로(100) 이외에 소정 신호를 공급하고 있는 유닛이다. 본 발명의 제4 원리에서는, 이 소정 신호를 이용한다.
도 4에서, 외부의 신호 발생부(7)와 스위치부(6)에 의해 프리셋부(A1)가 구성된다. 발진 허가 신호(EN)가 비활성인 상태에 있을 때 제어선(VR)에 소정 신호가 공급되고 있기 때문에, 발진 허가 신호(EN)가 활성 상태로 천이했을 때에, 제어부(4)가 제한된 구동 능력을 가지고 있더라도 제어선(VR)을 단시간에 발진 주파수 제어 신호(VR)에 설정할 수 있다. 따라서, 과도적인 제어선(VR)의 신호로 인한 불안정한 발진 신호가 발진부(8)로부터 출력되는 일을 방지할 수 있다.
도 5는 본 발명의 발진기 회로(100)의 제5 원리도이다. 제4 원리도에서의 제어부(4) 대신에 제1 제어부(4)를 구비하고, 또 신호 발생부(7) 대신에 제2 제어부(8)를 구비하고 있다. 또한, 제4 원리도에 더하여 펄스 생성부(9)를 구비하고 있다. 펄스 생성부(9)는 발진 허가 신호(EN)가 입력될 때에, 펄스 신호를 스위치부(6) 및 제2 제어부(8)에 출력한다. 펄스 신호는 발진 허가 신호(EN)의 활성화 천이에 따라서 출력된다. 펄스 신호가 입력됨으로써, 스위치부(6)는 도통하게 되고, 제2 제어부(8)가 활성화에 의해 출력되는 소정 신호를 제어선(VR)에 공급한다.
본 발명의 제5 원리에서는, 제1 제어부(4)의 제한된 구동 능력을 보충하기 위해서, 발진 허가 신호(EN)의 활성화 천이로부터의 소정 기간 동안, 제1 제어부(4)에 더하여 제2 제어부(8)를 구동하여, 제어선(VR)이 발진 주파수 제어 신호(VR)에 이르기까지 구동 능력을 증강시킨다. 제1 제어부(4)의 구동 능력을 제한하여 저소비 전류 동작을 유지하면서, 발진 허가 신호(EN)의 활성화에 대하여 제어선(VR)을 단시간에 설정된 발진 주파수 제어 신호(VR)로 설정할 수 있어, 과도적인 제어선(VR)의 신호에 의한 불안정한 발진 신호가 발진부(8)로부터 출력되는 일을 방지할 수 있다.
다음에, 본 발명의 제4 및 제5 원리도에서, 점선으로 표시된 검출부(1), 지연부(3)에 관해 설명한다. 이들 구성 요소(1, 3)는 제4 및 제5 원리도에서 필수적인 것은 아니다. 어느 한쪽 또는 쌍방을 구비함으로써, 더욱 확실하게 발진 허가 신호(EN)의 활성화 동안의 불안정한 동작 기간을 제거할 수 있다.
검출부(1)는 제어선(VR)의 신호가 입력되어 설정된 발진 주파수 제어 신호(VR)에 동등한 신호에 도달했는지의 여부에 관한 검출을 행한다. 검출 결과는 검출 신호(MON)로서 발진부(5)에 입력되어 발진 동작의 제어가 행해진다. 제어선(VR)의 신호가 설정된 발진 주파수 제어 신호(VR)에 동등한 신호에 도달한 것을 나타내는 검출 신호(MON)에 의해, 발진부(5)는 발진 허가 신호(EN)와 함께 발진 동작의 개시 또는 발진 신호의 출력을 행하도록 제어된다.
지연부(3)는 발진 허가 신호(EN)에 소정 지연 시간을 부가하여 발진부(5)에출력하고 있다. 발진 허가 신호(EN)의 활성화에 의해 제어선(VR)의 신호가 설정된 발진 주파수 제어 신호(VR)에 동등한 신호로 변화되는 과도 기간에 맞춰 소정 지연 시간이 설정되어 있다. 제어선(VR)의 신호가 발진 주파수 제어 신호(VR)에 동등한 신호에 도달한 이후에, 발진부(5)의 발진 동작의 개시 또는 발진 신호의 출력을 할 수 있도록 제어된다. 따라서, 과도적인 발진 주파수 제어 신호(VR)의 설정에 의한 불안정한 발진 신호가 발진부(5)로부터 출력되는 일을 방지할 수 있다.
검출부(1)를 비활성화 상태로 유지하는 다른 방법으로서, 발진 허가 신호(EN)에 의해 검출부(1)를 제어하는 구성으로 할 수도 있다. 비활성 상태에서 검출부(1)의 회로 동작을 비활성함으로써, 제어선(VR)의 신호에 관계없이 검출부(1)의 동작을 정지시켜 놓을 수 있다.
도 6 내지 도 9에 도시한 발진기 회로(101, 102)는 제1 원리도(도 1)의 제1 및 제2 실시예의 발진기 회로이다. 도 6은 제1 실시예의 발진기 회로(101)이다. 제어부(41)는 제1 종래 기술의 제1 구체예에서의 제어부(410)에 구비되어 있는 스위치 소자(S100) 대신에 PMOS 트랜지스터(TP1)를 포함하고 있다. 발진부(51)는 제1 종래 기술의 제2 구체예에서의 발진부(54)로부터 스위치 소자인 PMOS 트랜지스터(TP4)를 통해 발진 신호(VOSC)가 출력되도록 구성되어 있다. PMOS 트랜지스터(TP4)의 게이트 단자는 후술하는 검출부(11)로부터 출력된 검출 신호(MON)에 의해 제어된다.
검출부(11)에 있어서, 발진 주파수 제어 신호(VR)는 NMOS 트랜지스터(TN1)의 게이트 단자에 입력된다. NMOS 트랜지스터(TN1)의 소스 단자는 접지 전압(VSS)에접속되어 있다. 드레인 단자는 소스 단자에 전원 전압(VDD)이 접속되어 있고 게이트 단자에 접지 전압이 접속되어 있는 PMOS 트랜지스터(TP2)의 드레인 단자에 접속되어 있고, 이 접속점을 출력 단자로 사용하는 논리 반전 게이트가 구성되어 있다. 이 논리 반전 게이트의 논리 반전 임계 전압은 PMOS 트랜지스터(TP2)의 컨덕턴스와 NMOS 트랜지스터(TN1)의 컨덕턴스간에 균형을 이루게 설정되어, 발진부(51)가 소정 발진 주파수로 발진 동작을 행할 때의 발진 주파수 제어 신호(VR)의 전압값에 대하여 논리 반전하도록 설정되어 있다. 발진 주파수 제어 신호(VR)가 소정 전압값에 도달한 것을 검출할 수 있는 전압값을 임계 전압으로 미리 설정해 두고, 발진 주파수 제어 신호(VR)가 안정된 전압값을 출력하는 상태에서 검출 신호(MON)가 활성화된다. 제어부(41)의 기동에 뒤따라, 발진 주파수 제어 신호(VR)는 접지 전압(VSS)으로부터 소정 발진 주파수를 지시하는 소정 전압값까지 상승된다. 따라서, 소정 전압값에 이르기까지 일정한 전압값을 임계 전압으로서 설정해 둠으로써, 확실하게 논리 반전시켜 검출 신호(MON)를 활성화시킬 수 있다. 초단의 논리 반전 게이트의 출력은 2 단의 인버터 소자(INV1, INV2)에 의해 파형 정형, 구동 능력의 확보, 및 논리의 정합 등을 행한 뒤에 검출 신호(MON)로서 발진부(51)로 출력된다.
발진부(51)는 링 발진기의 최종단 인버터 소자 대신에 NOR 소자(NOR1)를 구비되어 있고, 이 때 NOR1는 발진 허가 신호인 인에이블 신호(EN)로 제어된다. 인에이블 신호(EN)가 로우 논리 레벨이 되는 발진 가능 상태에서, NOR 소자(NOR1)는 논리 반전 게이트로서 기능하여 링 발진기를 구성한다. 따라서, 발진부(51) 내에서 발진 동작이 행해진다. 한편, NOR 소자(NOR1)의 출력은 PMOS 트랜지스터(TP4)를 통해 발진 신호(VOSC)로서 출력된다. PMOS 트랜지스터(TP4)는 검출 신호(MON)에 의해 제어된다. 검출 신호(MON)는 인에이블 신호(EN)가 활성화되어 제어부(41)를 기동시켜 발진 주파수 제어 신호(VR)가 소정 전압값에 도달한 단계에서 로우 논리 레벨이 되고, PMOS 트랜지스터(TP4)는 도통하여 발진 신호(VOSC)를 출력한다. 인에이블 신호(EN)의 활성화로 발진부(51) 내의 링 발진기가 구성되어 발진 동작이 시작된 뒤, 발진 주파수가 소정 주파수에 도달한 시점에서 출력 신호인 발진 신호(VOSC)가 출력된다. 발진 동작은 이들 2 단계로 행해진다. 따라서, 발진 신호(VOSC)로서 안정된 소정 발진 주파수의 신호가 출력된다.
도 7은 발진 동작 파형을 도시한 것이다. 인에이블 신호(EN)가 로우 논리 레벨로 천이하면, 제어부(41)가 기동하는 동시에 발진부(51)에 링 발진기가 구성되어 발진 동작을 시작한다. 제어부(41)의 기동에 의해, 발진 주파수 제어 신호(VR)는 접지 전압(VSS)으로부터 소정 전압값까지 서서히 상승한다. 그렇지만, 이 과도 기간(도 7의 X1)에는 그 전압이 소정 전압값보다 낮기 때문에, 링 발진기로의 제어전류(IC)는 안정 상태에 비해 많아진다. 그 때문에, 링 발진기는 고주파수로 발진한다(노드 N1). 그러나 검출 신호(MON)가 비활성이고 PMOS 트랜지스터(TP4)가 비도통 상태에 있기 때문에, 발진 신호(VOSC)에 고주파수의 발진 신호가 출력되는 일은 없다. 그 후, 검출부(11)는 발진 주파수 제어 신호(VR)가 소정 전압값에 도달한 것을 검출하고, 검출 신호(MON)는 반전된다. 이 시점에서, PMOS 트랜지스터(TP4)는 도통하고, 소정 발진 주파수로 안정되어 발진하고 있는 링 발진기의 발진 신호가 발진 신호(VOSC)로서 출력된다.
도 8은 제2 실시예의 발진기 회로(102)이다. 제1 실시예의 제어부(41) 대신에 제1 종래 기술의 제3 구체예에서의 제어부(420)에 구비되어 있는 스위치 소자(S102) 대신에 NMOS 트랜지스터(TN2)를 구비한 제어부(42)가 설치되어 있다. 또한, 제1 실시예의 발진부(51)에서의 PMOS 트랜지스터(TP4)를 제거하고, 인에이블 신호(EN)와 검출 신호(MON)가 입력되는 NOR 소자(NOR2)와 인버터 소자(INV3)를 통해, 발진 개시 신호(ON)가 NOR 소자(NOR1)에 입력되고 있다. 발진 신호(VOSC)는 NOR 소자(NOR1)로부터 출력되도록 구성된다.
검출부(12)는 제1 실시예의 검출부(11)에서의 인버터 소자(INV2)를 제외한 구성을 하고 있으며, 또 로우 활성(low-active)의 검출 신호(MON)가 출력되도록 구성되어 있다. 검출부(12)의 초단에는, 검출부(11)의 초단과 동일한 논리 반전 게이트가 구비되어 있다. 제어부(42)의 기동에 뒤따라, 발진 주파수 제어 신호(VR)는 높은 전압 레벨로부터 소정 발진 주파수를 지시하는 소정 전압값까지 떨어진다. 따라서, 소정 전압값에 이르기까지의 소정의 전압값을 임계값으로 설정해 둠으로써 확실하게 논리 반전시켜 검출 신호(MON)를 활성화시킬 수 있다. 제어부(42)의 구성이 제1 실시예의 제어부(41)와는 반전된 극성을 가지고 동작하기 때문에, 이것에 맞춰 검출부(12)의 인버터 소자의 구성이 제1 실시예의 검출부(11)에 비하여 1 단 적은 구성으로 되어 있다.
도 9는 발진 동작 파형을 도시한 것이다. 인에이블 신호(EN)가 로우 논리 레벨로 천이하면, 제어부(42)가 기동하고, 발진 주파수 제어 신호(VR)는 전원 전압(VDD)에서 PMOS 트랜지스터의 임계 전압(Vthp)만큼 저하한 고전압 레벨(VDD-Vthp)에서 소정 전압치까지 서서히 감소된다. 그렇지만, 이 과도 기간(도 9에서, X2)에서는 그 전압이 소정 전압값보다 높기 때문에, 링 발진기로의 제어 전류(IC)는 안정 상태에 비해 적다. 이 때의 검출부 초단은 반전하지 않기 때문에, 검출 신호(MON)는 하이 논리 레벨을 유지하고 있고, 발진 신호(VOSC)는 NOR 소자(NOR2)를 통해 로우 레벨에 고정되어 있다. 즉, 링 발진기에서의 발진 동작을 정지하는 동시에 발진 신호(VOSC)도 로우 레벨에 고정되어 있다. 그 후, 검출부(12)는 발진 주파수 제어 신호(VR)가 소정 전압값에 도달한 것을 검출하고, 검출 신호(MON)는 로우 논리 레벨로 반전된다. 이 시점에서 NOR 소자(NOR2)의 입력 신호도 로우 논리 레벨이 되어 출력은 하이 논리 레벨로 반전하고, NOR 소자(NOR1)는 논리 반전 게이트로서 기능하여 링 발진기의 발진 동작을 개시시킨다. 이 시점에서, 발진 주파수 제어 신호(VR)가 소정 전압값에 도달해 있기 때문에, 발진 동작은 소정 발진 주파수로 안정되어 행해지게 되어, 안정된 발진 출력이 발진 신호(VOSC)로서 출력된다.
이상에 설명한 바와 같이, 제1 및 제2 실시예에 따르면, 검출부(11, 12) 각각의 검출 결과인 검출 신호(MON)에 따라서, 발진 주파수 제어 신호(VR)에 의해 설정되는 원하는 발진 주파수로 발진 동작을 행하게 할 수 있다. 발진 허가 신호인 인에이블 신호(EN)에 의해 동작을 시작하는 제어부(41, 42) 각각으로부터의 발진 주파수 제어 신호(VR)가 안정되지 않는 과도 기간(도 7의 X1, 도 9의 X2)에서도 불안정한 발진 동작을 하는 일없이 안정된 발진 주파수로 발진시킬 수 있다.
또한, 검출부(11, 12)의 초단 회로에서, 발진 주파수 제어 신호(VR)의 신호값을 소정 주파수의 신호값과 비교하여, 발진부(51, 52)에서의 발진 주파수를 소정 주파수로 설정할 수 있다.
아날로그 전압값인 발진 주파수 제어 신호(VR)는 소정 발진 주파수에 대응하는 신호값을 임계 전압으로 갖는 검출부(11, 12) 각각의 초단 회로의 논리 반전 게이트에 의해 검출될 수 있다. 검출 신호(MON)는 디지털 신호로서 출력될 수 있다. 후단의 발진부(51, 52)에서의 발진 개시 등의 처리는 디지털 신호에 의해 행해질 수 있다. 이에 따라 소규모인 회로에서 저소비 전류 동작에 의해 고속 처리를 행할 수 있다.
발진부(51)의 NOR 소자(NOR1) 및 발진부(52)의 NOR 소자(NOR2)가 신호 합성부로서 기능함으로써, 발진 허가 신호인 인에이블 신호(EN)가 검출 신호(MON)와 논리 합성되어 출력된다. 이에 따라, 양 신호가 함께 로우 논리 레벨에 있는 것을 검출한 뒤에, 작동 제어 수단인 링 발진기의 최종단을 구성하는 NOR 소자(NOR1)를 제어할 수 있다.
도 10 내지 도 12는 제2 원리도(도 2)에 대응하는 제3 내지 제5 실시예를 나타낸 것이다. 도 10의 제3 실시예에서는 클램프부(21)가 도시되어 있다. 검출부(11 또는 12)에 입력되는 발진 주파수 제어 신호(VR)와 소정 전압(V) 사이에 NMOS 트랜지스터(TN3)가 구비되어 있고, 이 TN3는 인에이블 신호(EN)로 제어되고 있다. 여기서, 인에이블 신호(EN)는 로우 활성인 경우를 예시하고 있다. 즉, 인에이블 신호(EN)가 로우 논리 레벨이 되어 발진 가능 상태로 설정되어 있을 때는, NMOS 트랜지스터(TN3)는 비도통이 되어, 제어부에서 생성되는 발진 주파수 제어 신호(VR)가 검출부(11 또는 12)로 입력되어 검출 동작을 행하게 된다. 인에이블 신호(EN)가 하이 논리 레벨이 되어 발진 금지 상태로 설정되어 있을 때는, NMOS 트랜지스터(TN3)는 도통하여, 발진 주파수 제어 신호(VR)가 소정 전압(V)으로 클램프된다. 여기서, 소정 전압(V)은 검출부(11 또는 12)의 초단 회로에서의 논리 반전 이전의 전압으로 설정되어 있기 때문에, 검출 신호(MON)가 출력되는 일은 없다. 구체적으로는, 발진 금지 상태에서 발진 주파수 제어 신호(VR)가 접지 전압(VSS)으로 되는 제1 실시예에서는, 소정 전압(V)이 접지 전압(VSS)으로 설정될 수 있다. 발진 금지 상태에서 발진 주파수 제어 신호(VR)가 (VDD-Vthp)의 높은 전압으로 되는 제2 실시예에서는, 소정 전압(VDD-Vthp) 또는 그 이상의 전압으로 설정될 수 있다.
도 11의 제4 실시예에서는 클램프부(22)가 도시되어 있다. 제3 실시예의 클램프부(21)에 덧붙여, 검출부(11 또는 12)의 입력 단자와 발진 주파수 제어 신호(VR)를 출력하는 제어부(4)의 출력 단자를 차단하는 트랜스퍼 게이트(T1)를 구비하고 있다. 트랜스퍼 게이트(T1)의 PMOS 트랜지스터의 게이트 단자에는 로우 활성의 인에이블 신호(EN)가 입력되고, NMOS 트랜지스터의 게이트 단자에는 인에이블 신호(EN)가 인버터 소자(INV4)에 의해 반전되어 입력된다. 인에이블 신호(EN)가 로우 논리 레벨이 되어 발진 가능 상태에 있을 때는, NMOS 트랜지스터(TN3)가 비도통이 되는 동시에, 트랜스퍼 게이트(T1)가 도통하여 발진 주파수 제어 신호(VR)가 검출부(11 또는 12)에 입력되어 검출 동작을 시작한다. 인에이블 신호(EN)가 하이 논리 레벨이 되어 발진 금지 상태에 있을 때는, NMOS 트랜지스터(TN3)가 도통하는 동시에, 트랜스퍼 게이트(T1)가 비도통이 되어 검출부(11 또는 12)의 입력 단자가소정 전압(V)으로 클램프된다.
도 12의 제5 실시예는 검출부(13)를 도시하고 있다. 검출부(13)는 인에이블 신호(EN)에 따라 활성/비활성이 절환되는 회로를 갖는다. 제1 실시예의 검출부(11)의 초단 회로에 NMOS 트랜지스터(TN4)가 부가되어 있다. NMOS 트랜지스터(TN4)는 NMOS 트랜지스터(TN1)와 초단 회로의 출력 단자 사이에 접속되고, 게이트 단자에는 인에이블 신호(EN)가 인버터 소자(INV5)에 의해 반전되어 입력된다. 인에이블 신호(EN)가 로우 논리 레벨이 되어 발진 가능 상태에 있을 때는, NMOS 트랜지스터(TN4)가 도통하여 초단 회로가 활성화됨으로써, 검출 동작을 실행한다. 인에이블 신호(EN)가 하이 논리 레벨이 되어 발진 금지 상태에 있을 때는, NMOS 트랜지스터(TN4)가 비도통이 되어 초단 회로의 출력 단자는 전원 전압(VDD)에 고정됨으로써 검출 동작은 행해지지 않는다.
제5 실시예의 검출부(13)에서는, 검출부(11)에 대응하는 회로 구성을 예시하였다. 그렇지만, 제2 실시예의 검출부(12)에 대응하는 회로 구성을 사용할 수도 있다. 이 경우에는 검출부(13)에서의 NMOS 트랜지스터(TN4) 대신에, PMOS 트랜지스터(TP2)와 초단 회로의 출력 단자 사이에 PMOS 트랜지스터가 삽입될 수 있고, 게이트 단자에는 인에이블 신호(EN)가 입력될 수 있다. 인에이블 신호(EN)가 로우 논리 레벨이 되어 발진 가능 상태에 있을 때는, 새롭게 접속된 PM0S 트랜지스터가 도통하여 검출 동작을 실행한다. 인에이블 신호(EN)가 하이 논리 레벨이 되어 발진 금지 상태에 있을 때는, 새롭게 접속된 PM0S 트랜지스터가 비도통이 되어 초단 회로의 출력 단자는 접지 전압(VSS)에 고정되어 검출 동작은 행해지지 않는다.
이상에 설명한 바와 같이, 제3 및 제4 실시예에 따르면, 발진 주파수 제어 신호(VR)를 소정 발진 주파수에 대응하는 신호값 이외의 신호값으로 유지해 둘 수 있고, 검출부(11 또는 12)에서의 검출 동작을 정지시킬 수 있어 발진 출력을 정지시켜 둘 수 있다.
또한, 이 경우 소정 클램프값이 제1 실시예의 구성에서 접지 전압(VSS)으로 설정되고, 제2 실시예의 구성에서 전원 전압(VDD-Vthp) 등의 보다 높은 전압 레벨로 설정해 두면, 확실하게 검출부(11 또는 12)에서의 검출 동작을 정지시킬 수 있어 발진 출력을 정지시켜 둘 수 있다.
제5 실시예에 따르면, 인에이블 신호(EN)에 의해 검출부(13) 자체의 회로 동작을 비활성으로 할 수 있기 때문에, 발진 금지 상태에서 불필요한 전류 소비를 줄일 수 있다.
도 13은 제3 원리도(도 3)에 대한 제6 실시예의 발진기 회로(103)를 도시한 것이다. 제2 실시예의 발진기 회로(102)에서의 검출부(12) 대신에 지연부(31)를 구비하고 있다. 발진부(53)에서는, 발진부(52)에서의 2 입력의 NOR 소자(NOR2) 대신에 3 입력의 NOR 소자(NOR3)를 구비하고 있다. NOR 소자(NOR3)의 각 입력 단자에는 인에이블 신호(EN)가 직접 입력되고, 지연부(31)의 제1 지연부(D1)로부터의 지연 신호 및 지연부(31)의 제2 지연부(D2)로부터의 지연 신호도 각각 입력된다.
제1 지연부(D1)는 직렬로 접속된 짝수단의 인버터 소자(도 13은 4 단의 경우를 예시)를 포함한다. 제2 지연부(D2)는 인에이블 신호(EN)가 로우 레벨로 천이한 후, 소정 지연 시간을 측정하는 지연 회로를 포함한다. 인에이블 신호(EN)는 인버터 소자에 의해 반전되어 NAND 소자(NA1)의 한쪽 입력 단자에 입력된다. 소정 지연 시간의 지연을 받은 신호가 다른 쪽의 입력 단자에 인버터 소자나 CR 지연 소자 등으로 구성되는 지연 유닛(τ)을 통해 입력된다. 여기서, 지연 유닛(τ)의 입력과 출력 사이의 논리 레벨이 반전된다. 이에 따라, NAND 소자(NA1)의 출력으로부터 인버터 소자에 의해 논리 반전된 출력 단자에는, 인에이블 신호(EN)의 저 레벨로의 천이로부터 지연 유닛(τ)에 의해 설정되어 있는 소정 지연 시간의 펄스 폭을 갖는 하이 레벨의 펄스 신호가 지연 신호(D)로서 얻어진다.
인에이블 신호(EN)가 로우 레벨로 천이하고 나서 지연 신호(D)가 하이 레벨로 천이되기까지의 동안에 회로상에 지연 시간이 존재하기 때문에, 인버터 소자(INV3)로부터 로우 레벨의 해저드가 발생할 가능성이 있다. 제1 지연부(D1)는 이 해저드에 대한 대책으로서 구비되어 있다. 즉, 제1 지연부(D1)에 의한 지연 신호에 의해 인에이블 신호(EN)의 로우 레벨로의 천이로부터의 회로상의 지연 시간 동안에, NOR 소자(NOR3)의 적어도 하나의 입력 단자에 하이 레벨 신호가 입력되게 되어 해져드를 방지할 수 있다.
도 14는 발진 동작 개시시의 동작 파형을 도시한 것이다. 인에이블 신호(EN)가 로우 레벨로 천이하면, 제어부(42)가 기동하여 발진 주파수 제어 신호(VR)는 고전압 레벨(VDD-Vthp)로부터 소정 전압값까지 서서히 하강한다. 그러나, 이 과도 기간(도 14의 X2)에 발진 주파수 제어 신호(VR)가 소정 전압값보다 더 높기 때문에, 링 발진기로의 제어 전류(IC)는 안정 상태에 비해 적다. 그래서, 이 기간에 발진 동작을 정지시켜 두기 위해서, 지연부(31)에서의 제1 지연부(D1)의 지연 시간에 이어 제2 지연부(D2)에 의해 하이 레벨의 지연 신호(D)가 출력된다. 이에 따라, 발진부(53)의 NOR 소자(NOR3)의 적어도 하나의 입력 단자는 하이 레벨로 유지되고, 발진 개시 신호(ON)는 하이 레벨로 유지된다. 그 때문에, 발진부(53)의 링 발진기가 동작하는 일은 없다. 이 기간은 제2 지연부(D2)의 지연 유닛(τ)에 의해 설정되는 소정 지연 시간 동안, 지연 신호(D)를 하이 레벨로 유지함으로써 계속된다. 소정 지연 시간 후, 지연 신호(D)가 로우 레벨로 반전되면, NOR 소자(NOR3)의 다른 입력 단자에 입력되어 있는 신호도 로우 레벨이기 때문에, 발진 개시 신호(ON)가 로우 레벨로 반전되어 발진부(53)에서의 발진 동작을 시작함으로써, 발진 신호(VOSC)를 출력한다. 소정 지연 시간을 발진 주파수 제어 신호(VR)가 소정 전압값에 도달하는 시점 이후에 설정함으로써, 발진 동작은 안정된 소정 발진 주파수로 행해지게 되어, 안정된 발진 출력으로서 발진 신호(VOSC)가 출력된다.
이상 설명한 바와 같이, 제6 실시예에 따르면, 발진 허가 신호인 인에이블 신호(EN)에 의해 동작을 개시하는 제어부(42)로부터의 발진 주파수 제어 신호(VR)의 신호값이 안정되는 시간을 소정 지연 시간으로서 지연부(31)의 제2 지연부(D2)에 설정할 수 있어, 발진 주파수 제어 신호(VR)가 안정되어 소정 발진 주파수에 대응하는 신호값에 도달한 시점 이후에 안정된 발진 신호(VOSC)를 얻을 수 있다.
또한, 여기서 제2 지연부(D2)에서의 지연 유닛을 구성하는 CR 지연 회로 등이 제어부(42)에서의 제어 전류(IC)의 전류 경로 등의 저항 성분과, PMOS 트랜지스터(TP1, TP3)의 게이트 커패시터 등의 용량 성분으로 구성되는 CR 지연 회로 구성의 시상수에 대응시켜 설정된다. 따라서, 발진 주파수 제어 신호(VR)가 안정 상태에 도달하기까지의 시간과 동등한 시간이 지연부(31)에 의해 재어질 수 있다. 이와 같이, 지연부(31)에서의 최적의 타이밍에 의해 소정 지연 시간을 잴 수 있다.
이상 설명한 제1, 제2, 및 제6 실시예에 따르면, 발진부(51 내지 53)로부터의 발진 신호(VOSC)의 출력은 작동 제어 수단인 NOR 소자(NOR1)에 의한 링 발진기의 발진 동작의 작동/정지, 및 출력 제어 수단인 PM0S 트랜지스터(TP4)에 의한 발진 신호(VOSC)의 출력/정지 어느 쪽의 수단에 의해서도 제어될 수도 있고, 이들 2개의 수단을 모두 사용하여 제어될 수도 있다.
또한, 제1 실시예의 발진부(51)의 경우에서와 같이 인에이블 신호(EN)가 NOR 소자(NOR1)를 활성화하여 발진 동작을 시작한 다음에, 검출 신호(MON)가 PMOS 트랜지스터(TP4)를 활성화하여 발진 신호(VOSC)를 출력하는 2 단계의 구성으로 되어 있다면, 검출 신호(MON)에 의해 발진 신호(VOSC)가 출력되기 이전에, 인에이블 신호(EN)에 의한 링 발진기의 발진 동작을 개시시킬 수 있어, 발진 신호(VOSC)가 출력될 때에 발진부(51)에서의 발진 동작이 안정화될 수 있다. 또한, 이 2 단계 구성은 제2 실시예의 발진부(52) 및 제6 실시예의 발진부(53)에도 마찬가지로 적용될 수 있다.
이상에 설명한 발진기 회로를 발진기 회로(100) 대신에 반도체 장치(1000)(도 22)나 반도체 메모리 장치(2000)(도 23)에 구비함으로써, 반도체 장치(1000)나 반도체 메모리 장치(2000)는 전압 발생 회로인 승압/부전원 회로(200)에서 발진기 회로(100)로부터 출력되는 발진 신호(VOSC)에 대응하는 전압을 안정되게 발생할 수 있다. 또한, 리프레시 제어 회로(300)에서는, 발진기 회로(100)로부터 출력되는발진 신호(VOSC)에 따라서 안정된 리프레시 주기로 제어할 수 있다.
이에 따라, 인에이블 신호(EN)에 의해 동작을 시작하는 제어부(41, 42) 각각으로부터의 발진 주파수 제어 신호(VR)가 안정되지 않는 과도 기간에, 불안정한 발진 신호(VOSC)가 승압/부전원 회로(200)나 리프레시 제어 회로(300)에 출력되는 일이 없어, 안정된 회로 동작을 시킬 수 있다.
구체적으로는, 불안정한 고주파수의 발진 신호(VOSC)의 출력으로 인한 많은 소비 전류나 이에 뒤따르는 전원 전압의 강하로 인한 오동작, 또는 과도한 전압 발생으로 인한 반도체 장치(1000)나 반도체 메모리 장치(2000)에서의 신뢰성의 문제 등을 방지할 수 있다. 또한, 반대로 불안정한 저주파수의 발진 신호(VOSC)의 출력에 의한 트랜지스터 특성의 변동이나, 이에 뒤따르는 노이즈 내성의 악화, 또는 반도체 메모리 장치(2000)에서의 기억된 데이터의 소실 등을 방지할 수 있다. 여기서, 트랜지스터 특성 변동이나 노이즈 내성의 악화로는, MOS 트랜지스터에서의 백 게이트 바이어스 전압의 변동 등을 생각할 수 있다.
검출부(11, 12, 13) 각각에서, 아날로그 전압값인 발진 주파수 제어 신호(VR)는 소정 발진 주파수에 대응하는 신호값이 임계 전압으로서 조정되어 있는 논리 게이트 소자에 의해 검출될 수 있고, 디지털 신호가 검출 결과로서 얻어질 수 있다. 후속 단의 처리는 디지털 신호에 의해 실행될 수 있으며, 따라서 소규모 회로에서의 저 소비 전류의 동작에 의해 고속 처리를 행할 수 있다.
검출부(13)에서, 검출부(13)의 활성/비활성은 인에이블 신호(EN)에 의해 제어될 수 있기 때문에, 발진 금지 상태에서 검출부(13)를 비활성으로 함으로써 불필요한 전류 소비를 줄일 수 있다.
게다가, 지연부에 의해 측정되는 소정 지연 시간으로서 제6 실시예의 지연부(31)에서의 지연 유닛(τ) 대신에, 소정 지연 시간을 측정하는 회로가 인에이블 신호(EN)에 따라 제어부(42)에서 발진 주파수 제어 신호(VR)를 발생하는 회로 구성과 동등한 회로 구성을 갖는 경우, 소정 지연 시간은 최적 타이밍으로 설정될 수 있다.
또한, 인에이블 신호(EN)와, 검출 신호(MON)나 지연 신호(D)가 신호 합성부에서 합성되어 출력 신호로서 출력되는 구성으로 함으로써, 두 신호 모두가 소정 상태에 있는 것을 검출한 후에 발진부의 작동 제어 유닛이나 출력 제어 유닛을 제어할 수 있다.
도 15는 제4 원리도(도 4)의 제7 실시예에 대응하는 발진기 회로(104)를 도시한 것이다. 제어부(43)는 제1 종래 기술의 제1 구체예에서의 제어부(410)에 구비되어 있는 스위치 소자(S100) 대신에 PMOS 트랜지스터(TP5) 및 NMOS 트랜지스터(TN5)를 포함하고 있다. 로우 활성의 인에이블 신호(EN)는 인에이블 단자(E)에 입력되어, PMOS 트랜지스터(TP5)의 게이트 단자를 직접 제어하는 동시에, 인버터 소자(INV6)를 통해 NMOS 트랜지스터(TN5)의 게이트 단자를 제어한다. 제어부(43)에서, 바이어스 전류(IC)는 저소비 전류 동작의 요청에 의해 제한된 작은 전류값으로 설정되는 것이 일반적이다. 예컨대, 저항 소자(R100)의 저항값을 1 MΩ으로 설정하면, 바이어스 전류(IC)는 약 수마이크로 암페어 정도로 설정된다.
발진부(54)는 제1 종래 기술의 제2 구체예에서의 발진부(54)와 유사하게 구성되어 있다. 인에이블 신호(EN)는 인에이블 단자(E)를 통해 링 발진기를 구성하는 NOR 소자(NOR4)의 한쪽 입력 단자에 입력된다.
스위치부(61)는 PMOS 트랜지스터와 NMOS 트랜지스터의 소스 단자들 사이 및 드레인 단자들 사이를 접속한, 소위 트랜스퍼 게이트(SW1)를 포함하고 있다. 로우 활성의 인에이블 신호(EN)가 비활성으로 되는 하이 레벨시에 도통하도록, 인에이블 신호(EN)는 NMOS 트랜지스터의 게이트 단자에 직접 입력되는 동시에, PMOS 트랜지스터의 게이트 단자에 인버터 소자(I2)를 통해 논리 반전되어 입력된다. 스위치 소자(61)는 제어선(VR)과 발진기 회로(104)의 외부에 구비되어 있는 전위 발생 회로(71)를 서로 도통시킨다. 스위치부(61)와 전위 발생 회로(71)는 제어선(VR)의 프리셋 회로(A11)를 구성하고 있다.
도 16은 동작 파형을 도시한 것이다. 인에이블 신호(EN)가 로우 레벨일 경우에, 제어부(43)의 PMOS 트랜지스터(TP5) 및 NMOS 트랜지스터(TN5)는 모두 도통하여 바이어스 전류(IC)를 공급한다. 이 바이어스 전류(IC)는 다이오드 접속되어 있는 PMOS 트랜지스터(TP600)으로 흐름으로써 전압값으로 변환된 다음에, 제어선(VR)에 설정된 발진 주파수 제어 신호(VR)로서 출력된다.
제어선(VR)으로 출력된 설정된 발진 주파수 제어 신호(VR)는 발진부(54)의 PMOS 트랜지스터(TP7)의 게이트 단자에 입력되고, 바이어스 전류(IC)가 링 발진기를 구성하고 있는 각 인버터 소자 및 NOR 소자(NOR4)의 전원 단자에 공급된다. 여기서, PMOS 트랜지스터(TP600, TP7)는 동일 사이즈라고 가정하여, 양자를 흐르는 바이어스 전류가 모두 동일한 바이어스 전류(IC)라고 가정하고 설명하였다. 그렇지만, 양 트랜지스터의 사이즈를 적절히 변경하여 구동 능력에 차이가 있도록 해 주면, 구동 능력의 차이에 따른 바이어스 전류비를 설정할 수 있음은 물론이다.
이 때, 로우 레벨의 인에이블 신호(EN)가 발진부(54)의 인에이블 단자(E)에 입력되고, NOR 소자(NOR4)는 논리 반전 소자로서 기능하고 있다. 따라서, 발진부(54)에서는, 링 발진기의 루프가 구성되어, 바이어스 전류(IC)에 의해 구동되는 각 소자에 의해 소정 주파수의 발진 신호(VOSC)가 출력된다.
발진 신호(VOSC)의 발진 주파수는 바이어스 전류(IC)에 의해 결정된다. 이 바이어스 전류(IC)는 제어부(43)에서 생성되는 설정된 발진 주파수 제어 신호(VR)에 의해 결정된다. 즉, 설정된 발진 주파수 제어 신호(VR)는 다이오드 접속된 소정의 구동 능력을 갖는 PMOS 트랜지스터(TP600)에 흐르는 바이어스 전류(IC)에 의해 결정되어, 소정의 구동 능력을 갖는 PMOS 트랜지스터(TP7)의 게이트 단자에 공급된다. 따라서, 소정의 바이어스 전류(IC)는 링 발진기를 구성하는 각 소자의 전원 전류로서 결정된다. 각 단의 입력 커패시터의 충방전 시간에 의한 전파 지연 시간은 바이어스 전류(IC)에 의해 결정되고, 이 전파 지연 시간을 링 발진기의 1회 순환(one round) 동안 가산하여 얻은 시간은 정상 상태에서의 발진 주기(T0)로 설정된다.
이 때, 스위치부(61)는 오프 상태에 있기 때문에, 제어선(VR)과 전위 발생 회로(71)의 출력 전압은 서로 분리되어 있다.
다음에, 인에이블 신호(EN)가 하이 레벨로 천이하여, 비활성의 상태로 설정된다고 가정하면, 제어부(43)에서, PMOS 트랜지스터(TP5) 및 NMOS 트랜지스터(TN5)는 모두 오프 상태가 되고, 바이어스 전류(IC)의 전류 경로가 차단되어, 제어선(VR)으로의 출력은 부유 상태(floating state)가 된다. 동시에, 발진부(54)에서, NOR 소자(NOR4)의 출력 신호는 로우 레벨에 고정되어 링 발진기의 루프를 차단하고, 발진 신호(VOSC)는 로우 레벨에 고정되어 발진 동작을 정지시킨다.
이 때, 스위치부(61)는 도통(ON)하고, 부유 상태로 되어 있는 제어부(43) 대신에 전위 발생 회로(71)에 의해 제어선(VR)의 전압 레벨이 소정 레벨로 된다. 여기서, 소정 전압(VR2)은 설정된 발진 주파수 제어 신호(VR)와 동등한 전압 레벨인 것이 바람직하다.
인에이블 신호(EN)가 다시 로우 레벨로 천이하여 활성 상태로 설정되면, 스위치부(61)는 비활성(OFF)으로 되어 전위 발생 회로(71)를 제어선(VR)으로부터 분리되고, 제어부(43) 및 발진부(54)는 모두 활성화된다.
이상, 상세하게 설명한 바와 같이, 제7 실시예에 따르면, 저소비 전류 동작 등의 요청에 의해 제어부(43)의 구동 능력이 작은 값으로 제한되어 있는 경우에, 스위치부(61)와 전위 발생 회로(71)에 의해 구성되는 프리셋부(A11)에 의해, 인에이블 신호(EN)에 의한 비활성 기간 중에, 제어선(VR)의 전압 레벨은 설정된 발진 주파수 제어 신호(VR)와 동등한 전압 레벨인 소정 전압(VR2)으로 유지될 수 있다. 따라서, 짧은 복귀 시간(X01)내에 정상 상태로 복귀할 수 있다. 복귀 시간이 짧은 것에 의해, 과도적인 발진 주파수의 발생 기간이 짧아질 수 있다. 게다가, 비활성 기간 중에 소정 전압(VR2)이 설정된 발진 주파수 제어 신호(VR)와 동등하다는 것에 의해 바이어스 전류(IC)의 차가 근소해져, 복귀 기간 중의 과도적인 발진주기(TS1)는 정상 상태에서의 발진 주기(T0)에 가깝게 설정될 수 있다.
이 경우, 제어부(43)와 전위 발생 회로(71)는 동등한 회로 요소를 포함하는 동등한 회로 구성을 구비하고 있는 것이 바람직하다. 이에 따라, 제조 공정 등에 의한 소자 파라미터들의 차이가 동등하게 영향을 주게 되어, 소자 파라미터들의 차이에 대하여 동등한 바이어스 조건이 유지된다. 구체적으로는, 전위 발생부(71)가 제어부(43)와 동등한 회로 구성을 구비하고 있으면, 동등한 소자 차이가 적용된다. 따라서, 제어부(43)로부터 출력되는 설정된 발진 주파수 제어 신호(VR)의 전압 레벨과 전위 발생 회로(71)로부터 출력되는 소정 전압(VR2)은 항상 일정한 상관 관계를 갖도록 설정되는 것이 유리하다.
발진 허가 신호인 인에이블 신호(EN)가 하이 레벨로 되어 비활성으로 되고 제어부(43)가 비활성인 상태에 있을 때, 제어선(VR)에 소정 신호인 소정 전압(VR2)이 공급될 수 있다. 따라서, 인에이블 신호(EN)가 로우 레벨이 되는 활성화에 의해 제어부(43)가 활성화될 때에, 제어선(VR)의 전압 레벨이 설정된 발진 주파수 제어 신호(VR)로 충전되기까지의 시간 지연을 단축할 수 있어, 활성화 기간 중의 발진 주파수의 불안정 기간을 단축할 수 있다.
불안정 기간에서의 발진 주파수 변동 및 발진 주파수 변동에 뒤따르는 소비 전류의 증대나 전압 변동, 또 이들에 의한 오동작 등을 억제할 수 있다. 따라서, 통상의 사용 상태와 파워 다운 모드 등의 소비 전류가 낮게 유지되는 스탠바이 상태 사이에서 동작 상태가 전환되는 휴대 기기 분야로 대표되는 전력 절감 용도에 사용하기 적합하다.
도 17은 제5 원리도(도 5)에 대응하는 제8 실시예에 따른 발진기 회로(105)를 도시한 것이다. 제7 실시예의 발진기 회로(104)에서의 제어부(43) 대신에 제1 제어부(41)를 구비하고 있다. 또 제7 실시예의 발진기 회로(104)의 구성 요소에 더하여, 펄스 생성부(91) 및 제2 제어부(81)를 구비하고 있다. 제7 실시예에서 사용한 전위 발생 회로(71)는 제8 실시예에서는 사용되지 않는다. 스위치부(61), 펄스 생성부(91) 및 제2 제어부(81)이 프리셋부(A21)를 구성하고 있다.
제1 제어부(41)는 제1 종래 기술의 제1 구체예에서의 제어부(410)에 구비되어 있는 스위치 소자(S100) 대신에 PMOS 트랜지스터(TP1)를 포함하고 있다. 로우 활성의 인에이블 신호(EN)는 인에이블 단자(E)에 입력되어, PMOS 트랜지스터(TP1)의 게이트 단자를 직접 제어한다. 또한, PMOS 트랜지스터(TP100)와 저항 소자(R100) 대신에 PMOS 트랜지스터(TP8)와 저항 소자(R11)를 구비하고 있다. 여기서, PMOS 트랜지스터(TP8)의 게이트 폭 및 게이트 길이를 W1과 L1로 표기한다. PMOS 트랜지스터(TP8)의 게이트 폭과 게이트 길이와의 비(게이트 폭/게이트 길이 = W1/L1)와, 저항 소자(R11)의 저항값에 기초하여 바이어스 전류(IC1)가 설정된다. 제7 실시예의 제어부(43)의 경우에서와 같이, 바이어스 전류(IC1)는 저소비 전류 동작의 요청에 의해 제한된 작은 전류값으로 설정되는 것이 일반적이다. 예컨대, 저항 소자(R11)의 저항값이 1 MΩ으로 설정되면, 바이어스 전류(IC1)는 약 수마이크로 암페어 정도로 설정된다.
펄스 생성부(91)는 NOR 소자(NOR5)와, 직렬로 접속된 홀수단(도 17에서는 3단을 예시)의 인버터 소자로 구성된 tX02의 지연 시간을 측정하는 지연 회로를 구비하고 있다. NOR 소자(NOR5)의 한쪽 입력 단자와 지연 회로의 입력 단자는 인에이블 단자(E)에 접속된다. NOR 소자(NOR5)의 다른 쪽 입력 단자는 지연 회로의 출력 단자에 접속되어 있다. 펄스 생성부(91)에서는, 인에이블 신호(EN)의 로우 레벨 천이를 트리거 신호로 하여 하이 레벨의 펄스 신호(SET)가 출력된다. 이 경우, 펄스 폭은 tX02로 된다. 출력된 펄스 신호(SET)는 스위치부(61)에 입력되고, 스위치부(61)의 인버터 소자(INV7)에 의해 반전되어, 제2 제어부(81)의 인에이블 단자(E)에 입력된다.
제2 제어부(81)는 제1 제어부(41)와 유사한 구성을 가지고 있다. 제1 제어부(41)의 각 구성 요소인 PMOS 트랜지스터(TP1, TP8) 및 저항 소자(R11) 대신에, PMOS 트랜지스터(TP9, TP10) 및 저항 소자(R12)를 구비하고 있다. 펄스 신호(SET)는 스위치(61)에서 반전된 후, 인에이블 단자(E)에 입력되어, PMOS 트랜지스터(TP9)의 게이트 단자를 직접 제어한다. PMOS 트랜지스터(TP10)의 게이트 폭 및 게이트 길이는 W2와 L2로 표기되어 있다. 전류 경로에 흐르는 바이어스 전류(IC2)는 PMOS 트랜지스터(TP10)의 게이트 폭과 게이트 길이와의 비(게이트 폭/게이트 길이 = W2/L2)와, 저항 소자(R12)의 저항값에 기초하여 설정된다.
제2 제어부(81)의 바이어스 전류(IC2)는 바이어스 전류(IC1)에 비해 큰 전류값이 되도록 설정된다. 이 경우에, 제2 제어부(81)의 바이어스 조건이 제1 제어부(41)의 바이어스 조건과 유사해지도록, 전류값의 증대에 따라 W2/L2가 W1/L1보다 크게 설정되고, 또한 저항 소자(R12)의 저항값이 저항 소자(R11)의 저항값보다 작다. 따라서, 다이오드 접속되어 있는 PMOS 트랜지스터(TP10)에 바이어스 전류(IC2)가 흘러 출력되는 제2 제어부(81)로부터의 출력은, 제1 제어부(72)로부터의 출력에 비해 더욱 급격하게 천이하여 설정되어 발진 주파수 제어 신호(VR)의 전압 레벨과 동등한 전압 레벨로 된다. 제2 제어부(81)의 출력 단자는 펄스 신호(SET)의 출력 기간 중에 스위치부(61)를 통해 제어선(VR)에 접속되어, 제어선(VR)이 설정되어 있는 발진 주파수 제어 신호(VR)와 동등한 전압 레벨로 급속히 충방전된다.
도 18은 동작 파형을 도시한 것이다. 인에이블 신호(EN)가 로우 레벨일 경우에는, 펄스 생성부(91)의 출력은 로우 레벨로 유지되어 있고, 스위치부(61)는 비도통 상태에 있다. 발진 동작은 제7 실시예의 동작 파형(도 16)과 유사한 동작이 행해지기 때문에, 여기서의 설명은 생략한다.
인에이블 신호(EN)가 하이 레벨로 천이하여, 비활성 상태로 설정되는 경우, 제1 제어부(41)에서 PMOS 트랜지스터(TP1)가 오프 상태가 되면, 바이어스 전류(IC1)의 전류 경로가 차단되고, 제어선(VR)으로의 출력 단자는 저항 소자(R11)를 통해 접지 전압(VSS)에 접속된다. 또한 이 때의 펄스 생성부(91)의 출력은 로우 레벨로 유지되어 있고, 스위치부(61)는 비도통 상태에 있다. 따라서, 제어선(VR)의 전압은 대략 접지 전압(VSS)까지 강하한다. 동시에, 발진부(54)의 NOR 소자(NOR4)의 출력 신호가 로우 레벨에 고정되어 링 발진기의 루프를 차단시키고, 발진 신호(VOSC)는 로우 레벨에 고정되어 발진 동작을 정지시킨다.
인에이블 신호(EN)가 다시 로우 레벨로 천이되면, 제1 제어부(41)가 활성화되어 바이어스 전류(IC1)를 공급한다. 동시에, 펄스 생성부(91)로부터 펄스 신호(SET)가 출력된다. 펄스 신호(SET)는 스위치부(61)를 도통시켜 제2 제어부(81)의 출력 단자를 제어선(VR)에 접속시키는 동시에, 제2 제어부(81)를 활성화시킨다. 제2 제어부(81)는 스위치부(61)를 통해 제어선(VR)을 설정된 발진 주파수 제어 신호(VR)와 동등한 전압 레벨로 충전한다.
이상, 설명한 바와 같이, 제8 실시예에 따르면, 저소비 전류 동작 등의 요청에 의해 구동 능력이 작게 제한되어 있는 제1 제어부(41)에 비하여, 제2 제어부(81)의 구동 능력을 충분히 크게 설정해 둠으로써, 펄스 신호(SET)의 출력 기간 내에 제어선(VR)의 전압 레벨이 설정된 발진 주파수 제어 신호(VR)의 전압 레벨과 동등한 전압 레벨로 충전될 수 있다. 이 경우, 바이어스 전류(IC2)의 전류값과 펄스 신호(SET)의 출력 기간의 조정에 의해, 펄스 기간(tX02)은 제어선(VR)의 전압 레벨이 설정된 발진 주파수 제어 신호(VR)의 전압 레벨과 동등한 전압 레벨로 충전되는 시간 이상의 시간으로 설정되는 것이 바람직하다.
이 경우, 제2 제어부(81)와 제1 제어부(41)는 동등한 회로 요소를 포함하는 동등한 회로 구성을 갖는 것이 바람직하다. 이에 따라, 제조 차이 등에 의한 소자 파라미터들의 차이는, 양 제어부(81, 41)에 대하여 동등하게 영향을 미친다. 동등한 회로 구성을 갖는 제어부(81, 41)에서, 소자 파라미터의 차이에 대하여 동등한 바이어스 조건이 유지되고, 동등한 작용/효과가 유지될 수 있다. 또, 펄스 생성부(91)와 스위치부(61)가 동등한 회로 요소를 구비하는 경우, 제조 차이 등에 의한 소자 파라미터의 차이에 대하여, 양 제어부(81, 41), 펄스 생성부(91) 및 스위치부(61)는 소정의 상관 관계를 가지고 변동되도록 설정될 수 있어, 소자 파라미터의 차이에 대하여 동등한 작용/효과가 유지될 수 있다.
구체적으로는, 제1 제어부(41)로부터 출력되는 설정된 발진 주파수 제어 신호(VR)의 전압 레벨과 제2 제어부(81)로부터 출력되는 소정 전압은 항상 일정한 상관 관계를 가지도록 설정된다. 또한, 펄스 생성부(91)로부터 출력되는 펄스 신호(SET)의 펄스 기간(tX02)과 제2 제어부(31)의 바이어스 전류(IC2)는 모두 PMOS 트랜지스터의 구동 능력과 상관 관계를 가지고 있다. 상관 관계란, 이 경우에, 구동 능력이 작은 경우에는, 펄스 생성부(91)의 지연부에서의 지연 시간(tX02)이 더 길어지는 동시에, 바이어스 전류(IC2)가 작아진다는 것이고, 또 바이어스 전류(IC2)가 작은 경우에는 펄스 기간(tX02)이 더 길어지고, 또 바이어스 전류(IC2)가 큰 경우에는 펄스 기간(tX02)이 더 짧아진다는 것을 의미한다. 소자 파라미터의 차이에 상관없이, 펄스 신호(SET)의 출력 기간 중에 제어선(VR)이 충전될 수 있다.
프리셋부(A21)에 의해, 인에이블 신호(EN)가 로우 레벨로 천이하여 활성 상태로 설정되어 있을 때의 펄스 기간(TX02) 중에, 제2 제어부(81)에 의해 제어선(VR)의 전압 레벨은 신속히 설정된 발진 주파수 제어 신호(VR)와 동등한 전압 레벨로 충전될 수 있다. 따라서, 짧은 복귀 시간(X02)내에 정상 상태로 복귀할 수 있다. 복귀 시간이 짧기 때문에, 과도적인 발진 주파수의 발생 기간이 단시간인 것에 덧붙여, 설정된 발진 주파수 제어 신호(VR)의 전압 레벨로의 신속한 충전에 의해, 복귀 기간 중의 과도적인 발진 주기(TS2)는 정상 상태에서의 발진 주기(T0)에 가깝게 설정될 수 있다.
인에이블 신호(EN)가 로우 레벨이 되어 활성 상태로 천이했을 때, 소정기간(TX02)의 펄스 신호(SET)에 의해, 설정된 발진 주파수 제어 신호(VR)와 동등한 전압 레벨의 소정 신호가 제2 제어부(81)로부터 제어선(VR)으로 공급될 수 있다. 따라서, 제1 제어부(41)가 인에이블 신호(EN)의 활성화에 의해 활성화될 때에, 제어선(VR)의 전압 레벨이 설정된 발진 주파수 제어 신호(VR)와 동등한 전압 레벨로 충전되기까지의 시간 지연을 단축할 수 있어, 활성화 중의 발진 주파수의 불안정 기간을 단축할 수 있다.
불안정 기간에서의 발진 주파수 변동 및 발진 주파수 변동에 뒤따르는 소비 전류의 증대나 전압 변동, 또 이들로 인한 오동작 등을 억제할 수 있다. 통상의 사용 상태와 파워 다운 모드 등에서 소비 전류가 낮게 유지되는 스탠바이 사용 상태 사이에서 동작 상태가 전환되는 휴대 기기 분야로 대표되는 전력 절감 용도에 사용하기 적합하다.
여기서, 제7 또는 제8 실시예에서는, 검출부(11, 12, 13)(도 6, 도 8, 도 12) 또는 지연부(31)(도 13)를 구비할 수 있다. 따라서, 제어선(VR)의 전압 레벨이 소정의 전압 레벨에 도달한 것을 검출하거나 소정의 전압 레벨에 도달하는 시간을 측정함으로써 기동시킨 직후의 불안정한 발진 동작을 더욱 확실하게 제거할 수 있게 된다.
구체적으로는, 검출부(11, 12, 13)를 구비하는 구성에서는, 제어선(VR)의 전압 레벨이 미리 검출되고, 소정의 발진 주파수에 대응하는 신호에 도달한 경우에, 발진부(54)를 제어함으로써 발진 동작이 시작되거나, 또는 발진 신호가 출력될 수 있다. 인에이블 신호(EN)의 활성화에 의해 제어부(43) 또는 제1 제어부(41)가 활성화될 때에, 제어선(VR)의 전압 레벨이 발진 주파수 제어 신호(VR)와 동등한 전압 레벨에 도달하고 있지 않은 경우를 검출함으로써, 활성 상태시의 불안정한 발진 주파수의 출력을 방지할 수 있다.
지연부(31)를 구비하는 구성에서는, 제어부(43) 또는 제1 제어부(41)로부터 출력되는 발진 주파수 제어 신호(VR)를 설정된 값으로 안정화시키는 데 필요한 시간이 소정 지연 시간(τ)으로서 부가될 수 있다. 따라서, 제어선(VR)의 전압 레벨이 안정된 시점 이후에 안정된 발진 신호를 얻을 수 있다.
또한, 여기서, 지연부(31)의 제2 지연부(D2)에서의 지연 유닛(τ)을 구성하는 CR 지연 회로 등이, 제어부(43), 제1 제어부(41), 또는 제2 제어부(81)에서의 바이어스 전류(IC, IC1, 또는 IC2)의 전류 경로 등의 저항 성분과, PMOS/NMOS 트랜지스터, 저항 소자, 배선 커패시터 등의 용량 성분으로 구성되는 CR 지연 회로 구성의 시상수에 대응하여 설정되면, 제어선(VR)의 전압 레벨이 안정 상태에 도달하기까지의 시간과 동등한 시간이 지연부(31)에 의해 측정될 수 있다. 또, 지연 유닛(τ)을 제어부(43), 제1 제어부(41), 또는 제2 제어부(81)와 동등한 회로 구성으로 구성함으로써, 제어선(VR)의 전압 레벨이 안정 상태에 도달하기까지의 시간과 동등한 시간이 측정될 수 있다. 이에 따라, 지연부(31)에서 최적의 타이밍에 소정 지연 시간을 측정할 수 있다.
도 19에 도시하는 제9 실시예는 발진부(55)의 구동 전원 전압을 제어하여 발진 주파수를 설정하는, 소위 전압 제어형 발진기 회로(106)의 일례에 관한 것이다. 제어부(44)는 저항 소자열과 버퍼 회로를 구비하고 있다. 저항 소자열의 소정 위치의 전압은 버퍼 회로에서 구동 능력을 부가한 뒤에, 발진부(55)의 구동 전원 전압으로서 공급된다. 제어부(44)의 저항 소자열 및 버퍼 회로에는, NMOS 트랜지스터(TN6, TN7)가 각각 저항 소자열 및 버퍼 회로의 전류 경로에 구비되어 있어, 인에이블 신호(EN)가 인버터 소자에 의해 논리 반전되어 얻어진 신호에 의해 제어된다.
인에이블 신호(EN)가 하이 레벨이 되는 비활성 상태에서, 전류 경로는 차단되어 발진부(55)로의 전원 공급이 정지됨으로써 발진 동작을 정지시킨다. 인에이블 신호(EN)가 로우 레벨이 되는 활성 상태에서, 전류 경로는 도통되어 발진부(55)에 전원을 공급함으로써 발진 동작을 실행한다.
발진기 회로(106)에서도, 프리셋부(A1 또는 A2)를 구비함으로써, 제7 또는 제8 실시예의 경우와 동등은 작용/효과를 얻을 수 있다. 또, 검출부(11, 12, 13)(도 6, 도 8, 도 12), 또는 지연부(31)(도 13)를 구비할 수도 있다.
도 20 및 도 21은 설정된 발진 주파수 제어 신호(VR)의 제어 형식의 변형예를 도시한 것이다. 제7 또는 제8 실시예는 발진부(55)에서 바이어스 전류(IC)를 구동 전원 전류로서 사용하여 발진 주파수가 제어되는 전류 제어형 발진기 회로(104, 105)이다. 발진기 회로(104, 105)는, 설정된 발진 주파수 제어 신호(VR)로서 제어부(43) 또는 제1 제어부(41)에 의해 바이어스 전류(IC 또는 IC1)가 전압값으로 변환되어 제어선(VR)을 전파되고, 발진부(54)에서 구동 전원 전류로 재변환하여 제어하는 회로 구성의 일례이다.
도 20의 제1 변형예에서는, 제어부(45)와 발진부(56)를 구비하고 있다. 제어부(45)는 제7 또는 제8 실시예의 발진부(54)에서의 PMOS 트랜지스터(TP7)가 제어부(43) 또는 제1 제어부(41)에 포함되어 있는 회로 구성을 가지며, PM0S 트랜지스터를 포함하는 전류 미러 회로로부터의 바이어스 전류(IC)의 출력이 제어선(VR)으로 공급된다. 발진부(56)는 발진부(54)로부터 PMOS 트랜지스터(TP7)가 제거되고, 제어선(VR)으로부터 공급되는 바이어스 전류가 구동 전원 전류로서 직접 사용되는 회로 구성을 갖는다.
따라서, 제어부(45)와 발진부(56)간의 인터페이스가 바이어스 전류(IC)이기 때문에, 제어선(VR)에 대한 고전압 노이즈 내성이 우수하다.
도 21의 제2 변형예에서는, 제1 변형예(도 20)의 발진부(56) 대신에 발진부(57)를 구비하고 있다. 발진부(57)는 구동 전원 전압에 의해 제어되는 회로 형식이다. 제어선(VR)을 통해 전파되는 바이어스 전류(IC)가 저항 소자(R)에 의해 전압 신호로 변환된다. 변환된 전압 신호는 버퍼 회로를 통해 구동 전원 전압으로서 공급된다. 이것은 구동 전원 전압에 의해 발진 주파수가 제어되는 발진부(57)를 구비하여, 제어선(VR)에 대한 전압 노이즈 내성을 확보하는 경우에 적합한 회로 형식이다.
제1 또는 제2 변형예에 있어서도, 프리셋부(A1 또는 A2)를 구비함으로써 제7 또는 제8 실시예와 유사한 작용/효과가 얻어질 수 있다. 또, 검출부(11, 12, 13)(도 6, 도 8, 도 12), 또는 지연부(31)(도 3)를 구비할 수도 있다.
제9 실시예는, 구동 전원 전류에 의해 발진 주파수가 제어되는 전압 제어형 발진기 회로와는 달리, 설정된 발진 주파수 제어 신호(VR)로서 제어부(44)에 의해구동 전원 전압이 제어되는 회로 구성의 일례이다.
이상에 설명한 발진기 회로를 반도체 장치(1000)(도 22)나 반도체 메모리 장치(2000)(도 23)에 구비함으로써, 반도체 장치(1000)나 반도체 메모리 장치(2000)에서는, 전압 발생 회로인 승압/부전원 회로(200)에서 발진기 회로(100)로부터 출력되는 발진 신호(VOSC)에 대응하는 전압이 활성화 신호(ACT)에 의한 활성화 후에 신속히 안정적으로 발생될 수 있다. 또한, 리프레시 제어 회로(300)에서, 발진기 회로(100)로부터 출력되는 발진 신호(VOSC)에 대응하는 리프레시 주기가 활성화 신호(ACT)에 의한 활성화 후에 신속히 안정적으로 제어될 수 있다.
이에 따라, 활성화 신호(ACT)에 의해 동작을 시작할 때의 불안정한 발진 신호(VOSC)의 출력 기간을 최소한으로 한정시켜, 승압/부전원 회로(200)나 리프레시 제어 회로(300)의 불안정 동작 기간을 단축시킴으로써, 활성화 직후에 안정된 회로 동작을 시킬 수 있다.
구체적으로는, 불안정한 고주파수의 발진 신호(VOSC)가 출력되는 것에 의한 많은 소비 전류나 이것에 뒤따르는 전원 전압의 전압 강하에 의한 오동작, 또는 과도한 전압 발생에 의한 반도체 장치(1000)나 반도체 메모리 장치(2000)에서의 신뢰성 문제 등을 방지할 수 있다. 또한, 반대로 불안정한 저주파수의 발진 신호(VOSC)가 출력되는 것에 의한 트랜지스터 특성의 변동이나 이것에 뒤따르는 노이즈 내성의 악화, 또는 반도체 메모리 장치(2000)에서의 기억된 데이터의 소실 등을 방지할 수 있다. 여기서, 트랜지스터 특성의 변동이나 노이즈 내성의 악화로는 MOS 트랜지스터에서의 백 게이트 바이어스 전압의 변동 등을 생각할 수 있다.
또한, 본 발명은 이상의 실시예들에 한정되는 것이 아니라, 본 발명의 사상 및 범위를 벗어나지 않는 범위 내에서 여러 가지 개량, 변경 및 수정이 가능하다는 것은 말할 필요도 없다.
예컨대, 각각의 실시예는 전류 구동형 발진기 회로에 관한 것이었다. 그렇지만, 본 발명은 이것에 한정되는 것이 아니라, 전압 구동형 발진기 회로에도 마찬가지로 적용될 수 있다.
전류 구동형 시스템 및 전압 구동형 시스템 모두에서, 제어해야 할 구동 전류나 구동 전압은 고전원 전압측이나 저전원 전압측 중 어느 한쪽에 구비할 수도 있다. 또한, 고전원 전압측 및 저전원 전압측 모두에 구비할 수도 있다. 이 경우에, 제어부의 회로 구성은 구동 전류나 구동 전압의 삽입 위치에 따라 적절히 변경된다. 또, 발진 주파수를 제어하는 제어선(VR)의 제어 신호에 관해서도, 전류 신호와 전압 신호의 각각에 관해서 구성할 수 있다. 구동 전류나 구동 전압 및 제어 전류나 제어 전압이 적절히 조합될 수 있다. 이 경우, 구동 전류나 구동 전압의 삽입 위치에 따라 제어부 및 검출부 등의 회로 구성이 적절하게 변경되는 것은 물론이다. 그 외, 인에이블 신호(EN)의 논리 레벨, 제어선의 전압 레벨이 적절히 변경될 수 있다. 이 경우에도 제어부나 검출부 등의 논리 레벨을 적절히 변경함으로써 대응할 수 있는 것은 물론이다.
또한, 발진부에서의 발진 동작의 작동/정지에 관해서는, 제1 실시예가 그 구성을 나타낸 바와 같이, 링 발진기의 동작 제어는 인에이블 신호(EN)에 의해 행해졌으며, 발진 신호(VOSC)의 출력 제어는 검출 신호(MON)에 의해 행해졌다. 제2 및제6 실시예는 일례를 나타낸 것으로서, 링 발진기의 동작 제어는 인에이블 신호(EN)와 검출 신호(MON)나 지연 신호(D)의 논리적 합성에 의해 발생된 발진 개시 신호(ON)에 의해 수행되었다. 그렇지만, 본 발명은 이들 실시예에 한정되는 것이 아니라, 발진 동작의 작동/정지 유닛에서의 제어 신호의 조합에 있어서 기술된 것들 이외의 선택적인 조합이 사용될 수 있다.
이상의 설명에서, 발진 주파수 제어 신호(VR)에 의해 설정되는 발진 주파수는 고정되어 있었다. 그렇지만, 제어부에서의 저항 소자를 변화시킴으로써, 저항값에 따라 발진 주파수 제어 신호(VR)의 전압 레벨이 변화될 수 있어, 발진 주파수를 변화시킬 수 있다. 이 경우, 가변 저항으로서는, 저항 소자를 전환하는 것 외에, 게이트 단자로의 바이어스를 변화시킴으로써 MOS 트랜지스터의 온 저항을 이용할 수도 있다.
발진부에 관해서는 링 발진기로 구성하는 경우에 관해서 설명하였다. 그렇지만, 본 발명은 이것에 한정되는 것이 아니라, 쌍안정 멀티 바이브레이터나 커패시터 성분으로의 충방전을 반복하는 방식 등, 발진 동작을 행하는 회로 구성이면 회로 방식에 관계없이 적용할 수 있다.
또한, 제8 실시예에서 검출부를 제공하는 경우, 제1 제어부의 신호 출력(VR)과 제2 제어부의 신호 출력(VR2)를 비교하여, 검출부로부터의 검출 신호가 스위치부를 절환 및 제어할 수 있는 구성으로 할 수 있다.
본 발명은, 작동/정지의 제어가 가능한 발진기 회로의 발진 개시시에서의 발진 주파수의 과도적인 불안정 기간에, 발진 동작을 정지시키거나 또는 어떤 발진 신호도 출력시키지 않음으로써, 또는 작동/정지의 제어가 가능한 발진기 회로의 발진 개시시에서의 발진 주파수의 과도적인 불안정 기간을 단축시킴으로써, 그 후에 출력되는 발진 신호의 발진 주파수를 안정화시킬 수 있는 발진기 회로, 발진기 회로를 구비한 반도체 장치 및 반도체 메모리 장치, 그리고 발진기 회로의 제어 방법을 제공할 수 있게 된다.

Claims (42)

  1. 발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부,
    상기 발진 허가 신호에 따라 상기 발진부의 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부, 및
    상기 발진 주파수 제어 신호를 검출하고, 검출 결과에 따라 상기 발진부를 제어하는 검출 신호를 출력하는 검출부를 포함하는 발진기 회로.
  2. 제1항에 있어서, 상기 검출부는 입력되는 상기 발진 주파수 제어 신호의 신호값과 미리 정해진 발진 주파수에 대응하는 신호값을 비교하는 비교부를 포함하는 것인 발진기 회로.
  3. 제2항에 있어서, 상기 신호값은 아날로그 전압값이고,
    상기 비교부는 상기 미리 정해진 발진 주파수에 대응하는 신호값을 임계 전압으로 설정하는 논리 게이트 소자를 포함하는 것인 발진기 회로.
  4. 제1항에 있어서, 상기 검출부는 상기 발진 허가 신호에 기초하여 제어되고, 발진 불가능 상태 하에서 비활성화되는 것인 발진기 회로.
  5. 제1항에 있어서, 상기 발진 허가 신호에 의해 제어되고, 발진 불가능 상태하에서 상기 발진 주파수 제어 신호를 미리 정해진 클램프값으로 클램프하는 클램프부를 더 포함하는 발진기 회로.
  6. 제5항에 있어서, 상기 미리 정해진 클램프값은 상기 발진부를 발진 정지 상태로 설정하거나 또는 발진 신호의 출력 정지 상태로 제어하는 신호값인 것인 발진기 회로.
  7. 발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부,
    상기 발진 허가 신호에 따라 상기 발진부의 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부, 및
    상기 발진 허가 신호에 대해 미리 정해진 지연 시간을 부가한 지연 신호를 상기 발진부로 출력하는 지연부를 포함하는 발진기 회로.
  8. 제7항에 있어서, 상기 미리 정해진 지연 시간은 상기 발진 허가 신호에 따라 상기 발진 주파수 제어 신호의 신호값이 미리 정해진 발진 주파수에 대응하는 신호값에 도달할 때까지의 시간 이상인 것인 발진기 회로.
  9. 제7항에 있어서, 상기 지연부는 상기 발진 주파수 제어 신호를 생성하는 회로 구성과 동등한 회로 구성을 갖는 것인 발진기 회로.
  10. 제1항에 있어서, 상기 발진부는 상기 발진 동작의 작동 제어 수단 또는 발진 신호의 출력 제어 수단 중 적어도 어느 하나를 포함하고,
    상기 검출 신호는 상기 발진 허가 신호에 의한 발진 가능 상태 하에서 상기 발진 주파수 제어 신호가 미리 정해진 발진 주파수를 지시하는 경우에 상기 작동 제어 수단의 활성화에 의한 발진 동작의 개시, 또는 상기 출력 제어 수단의 활성화에 의한 상기 발진 신호의 출력 중 적어도 어느 하나를 제어하는 것인 발진기 회로.
  11. 제10항에 있어서, 상기 발진부는 상기 발진 허가 신호와 상기 검출 신호를 합성하는 신호 합성부를 포함하고, 상기 신호 합성부로부터의 출력 신호에 따라 상기 작동 제어 수단 또는 상기 출력 제어 수단 중 적어도 어느 하나를 활성화시키는 것인 발진기 회로.
  12. 제10항에 있어서, 상기 발진부에서, 상기 발진 허가 신호는 상기 작동 제어 수단을 활성화시키고, 상기 검출 신호는 상기 출력 제어 수단을 활성화시키는 것인 발진기 회로.
  13. 제1항에 있어서, 구동 전원 전류에 의해 전원을 공급받는 상기 발진부는 발진 주파수를 제어하고,
    상기 발진 주파수 제어 신호는 상기 구동 전원 전류이거나, 또는 상기 구동전원 전류를 공급하기 위한 정전류원을 제어하는 전류 신호 또는 전압 신호인 것인 발진기 회로.
  14. 제1항에 있어서, 상기 발진부는 구동 전원 전압에 의해 전원을 공급받는 상기 발진부는 발진 주파수를 제어하고,
    상기 발진 주파수 제어 신호는 상기 구동 전원 전압이거나, 또는 상기 구동 전원 전압을 공급하기 위한 정전압원을 제어하는 전류 신호 또는 전압 신호인 것인 발진기 회로.
  15. 발진 주파수 제어 신호에 따른 발진 주파수로 발진 동작을 행하는 발진부,
    발진 허가 신호의 활성화 시에 제어선을 거쳐 상기 발진 주파수 제어 신호를 상기 발진부로 출력하는 제어부, 및
    외부의 신호 발생 회로와 상기 제어선 사이에 배치되고, 상기 발진 허가 신호의 비활성화 시에 도통하여 상기 신호 발생 회로로부터 상기 제어선으로 미리 정해진 신호를 공급하는 스위치부를 포함하는 발진기 회로.
  16. 발진 주파수 제어 신호에 따른 발진 주파수로 발진 동작을 행하는 발진부,
    발진 허가 신호의 활성화 시에 제어선을 통해 상기 발진 주파수 제어 신호를 상기 발진부로 출력하는 제1 제어부,
    상기 발진 허가 신호가 활성화될 때 펄스 신호를 출력하는 펄스 생성부,
    상기 펄스 신호에 의해 활성화되어 미리 정해진 신호를 출력하는 제2 제어부, 및
    상기 제2 제어부와 상기 제어선 사이에 배치되고, 상기 펄스 신호에 의해 도통하여 상기 제어선에 상기 미리 정해진 신호를 공급하는 스위치부를 포함하는 발진기 회로.
  17. 제15항에 있어서, 상기 미리 정해진 신호는 미리 정해진 발진 주파수에 대응하는 상기 발진 주파수 제어 신호와 동등한 신호인 것인 발진기 회로.
  18. 제16항에 있어서, 상기 제2 제어부의 출력 구동 능력은 상기 제1 제어부의 출력 구동 능력보다 큰 것인 발진기 회로.
  19. 제16항에 있어서, 상기 제1 제어부와 상기 제2 제어부는 거의 동등한 회로 요소에 의해 구성되는 거의 동등한 회로 구성을 구비하는 것인 발진기 회로.
  20. 제16항에 있어서, 상기 펄스 신호는 상기 제1 제어부로부터 소정의 상기 발진 주파수에 대응하는 상기 발진 주파수 제어 신호가 출력될 때까지 계속되는 것인 발진기 회로.
  21. 제15항에 있어서, 상기 제어선으로부터 신호를 검출한 검출 신호에 따라 상기 발진부를 제어하는 검출부를 더 포함하는 것인 발진기 회로.
  22. 제21항에 있어서, 상기 검출부는 상기 제어선으로부터의 신호를 소정의 발진 주파수에 대응하는 상기 발진 주파수 제어 신호에 동등한 신호와 비교하는 비교부를 포함하는 것인 발진기 회로.
  23. 제15항에 있어서, 상기 발진 허가 신호에 대하여 미리 정해진 지연 시간을 부가한 것에 해당하는 지연 신호를 상기 발진부로 출력하여 상기 발진부를 제어하는 지연부를 더 포함하는 것인 발진기 회로.
  24. 제23항에 있어서, 상기 지연부는 상기 제어부와 동등한 회로 요소에 의해 구성되는 동등한 회로 구성을 구비하는 것인 발진기 회로.
  25. 발진기 회로와,
    상기 발진기 회로로부터 출력되는 발진 신호에 응답하여 전압을 발생하는 전압 발생 회로를 포함하며,
    상기 발진기 회로는,
    발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부,
    상기 발진 허가 신호에 따라 상기 발진부로 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부, 및
    상기 발진 주파수 제어 신호를 검출하고, 검출 결과에 따라 상기 발진부를 제어하는 검출 신호를 출력하는 검출부를 포함하는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 상기 전압 발생 회로는 상기 발진 신호에 따른 승압 전압을 발생하는 승압 전압 발생 회로인 것인 반도체 장치.
  27. 제25항에 있어서, 상기 전압 발생 회로는 상기 발진 신호에 따른 부전압을 발생하는 부전압 발생 회로인 것인 반도체 장치.
  28. 발진기 회로와,
    상기 발진기 회로로부터 출력되는 발진 신호에 응답하여 전압을 발생하는 전압 발생 회로를 포함하며,
    상기 발진기 회로는,
    발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부,
    상기 발진 허가 신호에 따라 상기 발진부로 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부, 및
    상기 발진 주파수 제어 신호를 검출하고, 검출 결과에 따라 상기 발진부를 제어하는 검출 신호를 출력하는 검출부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 전압 발생 회로는 상기 발진 신호에 따른 승압 전압을 발생하는 승압 전압 발생 회로인 것인 반도체 메모리 장치.
  30. 제28항에 있어서, 상기 전압 발생 회로는 상기 발진 신호에 따른 부전압을 발생하는 부전압 발생 회로인 것인 반도체 메모리 장치.
  31. 발진기 회로와,
    상기 발진기 회로로부터 출력되는 발진 신호에 응답하여 리프레시 주기를 제어하는 리프레시 제어 회로를 포함하며,
    상기 발진기 회로는,
    발진 허가 신호에 따라 발진 동작이 가능하게 되는 발진부,
    상기 발진 허가 신호에 따라 상기 발진부로 발진 주파수를 제어하는 발진 주파수 제어 신호를 출력하는 제어부, 및
    상기 발진 주파수 제어 신호를 검출하고, 검출 결과에 따라 상기 발진부를 제어하는 검출 신호를 출력하는 검출부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 발진 허가 신호에 따라서 발진 동작이 가능하게 되는 발진부와, 상기 발진 허가 신호에 따라 발진 주파수를 제어하는 발진 주파수 제어 신호를 상기 발진부로출력하는 제어부를 포함하는 발진기 회로의 제어 방법으로서,
    상기 발진 주파수 제어 신호가 자신의 상태를 상기 발진 허가 신호에 따라 초기 상태로부터 미리 정해진 발진 주파수를 지시하는 상태로 변경하는 단계, 및
    상기 발진 허가 신호로 인한 발진 가능 상태 하에서, 상기 발진 주파수 제어 신호가 미리 정해진 발진 주파수를 지시하는 상태에 도달한 시점 이후의 미리 정해진 타이밍에, 상기 발진부의 발진 동작의 개시 또는 상기 발진부로부터의 발진 신호의 출력 중 적어도 어느 한쪽을 행하는 단계를 포함하는 것을 특징으로 하는 발진기 회로의 제어 방법.
  33. 제32항에 있어서, 상기 미리 정해진 타이밍은 상기 발진 주파수 제어 신호의 신호값과 상기 미리 정해진 발진 주파수에 대응하는 신호값의 비교에 의해 검출되는 것인 발진기 회로의 제어 방법.
  34. 제33항에 있어서, 상기 발진 허가 신호에 의한 발진 불가능 상태하에서, 상기 발진 주파수 제어 신호의 신호값과 상기 미리 정해진 발진 주파수에 대응하는 신호값을 비교하는 비교 동작은 비활성화되는 것인 발진기 회로의 제어 방법.
  35. 제33항에 있어서, 상기 발진 허가 신호에 의한 발진 불가능 상태하에서, 상기 발진 주파수 제어 신호는 상기 미리 정해진 발진 주파수를 지시하는 상태에 도달하지 않고 비활성인 신호값으로 유지되는 것인 발진기 회로의 제어 방법.
  36. 제32항에 있어서, 상기 미리 정해진 타이밍은 상기 발진 허가 신호의 출력으로부터 미리 정해진 지연 시간의 경과 이후의 타이밍으로서 설정되는 것인 발진기 회로의 제어 방법.
  37. 제36항에 있어서, 상기 미리 정해진 지연 시간은 상기 발진 허가 신호에 따라 상기 발진 주파수 제어 신호의 신호값이 미리 정해진 주파수에 대응하는 신호값에 도달하기까지의 시간 이상인 것인 발진기 회로의 제어 방법.
  38. 제32항에 있어서, 상기 발진부는 상기 발진 허가 신호에 의한 발진 가능 상태하에서 발진 동작을 시작하고,
    상기 발진부는 상기 미리 정해진 타이밍에 발진 신호를 출력하는 것인 발진기 회로의 제어 방법.
  39. 발진 주파수 제어 신호에 따라 발진 동작이 행해질 때, 발진 주파수의 제어 동작을 발진 허가 신호의 활성시에 활성화시키는 단계, 및
    제어 상태가 미리 정해진 설정 상태로 이행해 감으로써 상기 발진 주파수가 설정값으로 이행해 가도록 하는 단계를 포함하며,
    상기 발진 허가 신호의 비활성 시에, 상기 제어 상태가 외부의 신호 발생부로부터의 신호에 의해 미리 정해진 상태로 유지되는 것을 특징으로 하는 발진기 회로의 제어 방법.
  40. 발진 주파수 제어 신호에 따라 발진 동작이 행해질 때, 발진 주파수의 제1 제어 동작을 발진 허가 신호의 활성시에 활성화시키는 단계, 및
    제어 상태가 미리 정해진 설정 상태로 이행해 감으로써 상기 발진 주파수가 설정값으로 이행해 가도록 하는 단계를 포함하며,
    상기 발진 허가 신호가 활성화된 이후의 미리 정해진 기간 동안, 상기 제어 상태를 미리 정해진 상태로 이행시키는 제2 제어 동작을 활성화시키도록 제어하는 것을 특징으로 하는 발진기 회로의 제어 방법.
  41. 제39항에 있어서, 상기 미리 정해진 상태는 상기 설정 상태와 동등한 상태인 것인 발진기 회로의 제어 방법.
  42. 제40항에 있어서, 상기 제2 제어 동작이 상기 미리 정해진 상태로 이행시키는 이행 능력은 상기 제1 제어 상태가 미리 정해진 설정 상태로 이행시키는 이행 능력보다 큰 것인 발진기 회로의 제어 방법.
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