JPH09245475A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09245475A JPH09245475A JP8046435A JP4643596A JPH09245475A JP H09245475 A JPH09245475 A JP H09245475A JP 8046435 A JP8046435 A JP 8046435A JP 4643596 A JP4643596 A JP 4643596A JP H09245475 A JPH09245475 A JP H09245475A
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Abstract
(57)【要約】
【課題】基板電圧発生機能手段を内蔵する半導体記憶装
置におけるラッチアップの発生を抑制防止する。 【解決手段】半導体記憶装置に内蔵される基板電圧発生
機能手段は、基板電圧を出力する基板電圧発生回路１
と、前記基板電圧の出力レベルを監視し、当該出力レベ
ルを規定レベル値に調整する制御信号Ａを出力する基板
電圧監視回路３と、ビット線／メモリセル対極に対する
プリチャージ電圧を発生するプリチャージ電圧発生回路
５と、前記プリチャージ電圧のレベルを監視するプリチ
ャージ電圧監視回路６と、基板電圧監視回路３より出力
される制御信号Ａと、プリチャージ電圧監視回路６より
出力される制御信号Ｂの論理和を出力するＯＲ回路４
と、ＯＲ回路４の論理和出力による制御信号により制御
されて、基板電圧発生回路１の出力電圧を制御調整する
基板電圧発生出力調整回路２とを備えて構成される。
置におけるラッチアップの発生を抑制防止する。 【解決手段】半導体記憶装置に内蔵される基板電圧発生
機能手段は、基板電圧を出力する基板電圧発生回路１
と、前記基板電圧の出力レベルを監視し、当該出力レベ
ルを規定レベル値に調整する制御信号Ａを出力する基板
電圧監視回路３と、ビット線／メモリセル対極に対する
プリチャージ電圧を発生するプリチャージ電圧発生回路
５と、前記プリチャージ電圧のレベルを監視するプリチ
ャージ電圧監視回路６と、基板電圧監視回路３より出力
される制御信号Ａと、プリチャージ電圧監視回路６より
出力される制御信号Ｂの論理和を出力するＯＲ回路４
と、ＯＲ回路４の論理和出力による制御信号により制御
されて、基板電圧発生回路１の出力電圧を制御調整する
基板電圧発生出力調整回路２とを備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に基板電圧発生機能手段を内蔵する半導体記憶装
置に関する。
し、特に基板電圧発生機能手段を内蔵する半導体記憶装
置に関する。
【０００２】
【従来の技術】従来の、この種の基板電圧発生機能手段
を内蔵する半導体記憶装置には、基板電圧が所定電圧レ
ベルの状態にあるか否かを判断する機能が備えられてお
り、この機能により常時基板電圧が所定レベルに制御調
整されている。図３は、従来の半導体記憶装置における
基板電圧調整機能手段の構成を示すブロック図である。
図３に示されるように、本従来例における基板電圧発生
機能手段は、基板電圧を発生する基板電圧発生回路１
と、基板電圧発生回路１より発生される基板電圧を監視
し、当該基板電圧レベルが所定電圧レベル値となるよう
に調整するための制御信号を出力する基板電圧監視回路
３と、基板電圧監視回路３より出力される制御信号Ａの
入力を受けて、基板電圧発生回路１の出力電圧を調整す
る基盤電圧発生出力調整回路２とを備えて構成される。
この構成により、基板電圧発生回路１より出力される基
板電圧が、所定レベル値よりも低下した場合には、基板
電圧監視回路３からは当該基板電圧のレベルを上昇させ
るように作用する制御信号Ａが出力されて基板電圧発生
出力調整回路２に入力され、これを受けて、基板電圧発
生出力調整回路２による制御調整作用により、基板電圧
発生回路１より出力される基板電圧は上昇し、所定電圧
レベルに復旧して半導体記憶装置の内部回路に供給され
る。また、逆に、基板電圧発生回路１より出力される基
板電圧が、所定レベル値よりも高い場合には、基板電圧
監視回路３からは当該基板電圧を低下させるように作用
する制御信号Ａが出力されて基板電圧発生出力調整回路
２に入力され、これを受けて、基板電圧発生出力調整回
路２による制御調整作用により、基板電圧発生回路１よ
り出力される基板電圧は低下し、所定電圧レベルに復旧
して半導体記憶装置の内部回路に供給される。
を内蔵する半導体記憶装置には、基板電圧が所定電圧レ
ベルの状態にあるか否かを判断する機能が備えられてお
り、この機能により常時基板電圧が所定レベルに制御調
整されている。図３は、従来の半導体記憶装置における
基板電圧調整機能手段の構成を示すブロック図である。
図３に示されるように、本従来例における基板電圧発生
機能手段は、基板電圧を発生する基板電圧発生回路１
と、基板電圧発生回路１より発生される基板電圧を監視
し、当該基板電圧レベルが所定電圧レベル値となるよう
に調整するための制御信号を出力する基板電圧監視回路
３と、基板電圧監視回路３より出力される制御信号Ａの
入力を受けて、基板電圧発生回路１の出力電圧を調整す
る基盤電圧発生出力調整回路２とを備えて構成される。
この構成により、基板電圧発生回路１より出力される基
板電圧が、所定レベル値よりも低下した場合には、基板
電圧監視回路３からは当該基板電圧のレベルを上昇させ
るように作用する制御信号Ａが出力されて基板電圧発生
出力調整回路２に入力され、これを受けて、基板電圧発
生出力調整回路２による制御調整作用により、基板電圧
発生回路１より出力される基板電圧は上昇し、所定電圧
レベルに復旧して半導体記憶装置の内部回路に供給され
る。また、逆に、基板電圧発生回路１より出力される基
板電圧が、所定レベル値よりも高い場合には、基板電圧
監視回路３からは当該基板電圧を低下させるように作用
する制御信号Ａが出力されて基板電圧発生出力調整回路
２に入力され、これを受けて、基板電圧発生出力調整回
路２による制御調整作用により、基板電圧発生回路１よ
り出力される基板電圧は低下し、所定電圧レベルに復旧
して半導体記憶装置の内部回路に供給される。
【０００３】一方において、最近の半導体記憶装置にお
いてはＣＭＯＳプロセスが採用されるようになり、また
更には、半導体集積回路の大容量化に伴い、ビット線〜
基板およびメモリセル対極〜基板に介在する寄生容量が
増大する傾向にあるために、図４の動作電圧特性図に示
されるように、電源投入時に、ビット線およびメモリセ
ル対極を所定の電位（一般には、ＶCC／２）に充電する
際に、コンデンサの一方の電極に電圧を加えた場合に、
他方の電極の電圧もこれに追随するのと同様の現象が発
生して、基板電圧が浮き上がるなどという事態が生じ、
これによりラッチアップが発生し易くなってきている。
このような現象を防止するためには、電源投入後に可能
な限り速く基板電圧を下げる必要があるが、この対応策
として、図５に示されるように、基板電圧発生回路１、
基板電圧発生出力調整回路２、基板電圧監視回路３を含
む基板電圧調整回路に対して、新たにＯＲ回路４および
リセット・パルス発生回路７を付加することにより、Ｏ
Ｒ回路４による、基板電圧監視回路３より出力される制
御信号Ａと、リセット・パルス発生回路５より出力され
るリセット・パルスＣとの論理和出力を制御信号として
基板電圧発生出力調整回路２の出力を制御することによ
り、基板電圧監視回路３の制御信号Ａとは別に、リセッ
ト・パルスＣによる独立した制御作用により、電源投入
時点から一定期間の間、強制的に基板電圧発生回路１の
出力電圧を強めて出力するという方法が採られている。
この方法による本従来例における動作電圧特性図が図６
に示されている。
いてはＣＭＯＳプロセスが採用されるようになり、また
更には、半導体集積回路の大容量化に伴い、ビット線〜
基板およびメモリセル対極〜基板に介在する寄生容量が
増大する傾向にあるために、図４の動作電圧特性図に示
されるように、電源投入時に、ビット線およびメモリセ
ル対極を所定の電位（一般には、ＶCC／２）に充電する
際に、コンデンサの一方の電極に電圧を加えた場合に、
他方の電極の電圧もこれに追随するのと同様の現象が発
生して、基板電圧が浮き上がるなどという事態が生じ、
これによりラッチアップが発生し易くなってきている。
このような現象を防止するためには、電源投入後に可能
な限り速く基板電圧を下げる必要があるが、この対応策
として、図５に示されるように、基板電圧発生回路１、
基板電圧発生出力調整回路２、基板電圧監視回路３を含
む基板電圧調整回路に対して、新たにＯＲ回路４および
リセット・パルス発生回路７を付加することにより、Ｏ
Ｒ回路４による、基板電圧監視回路３より出力される制
御信号Ａと、リセット・パルス発生回路５より出力され
るリセット・パルスＣとの論理和出力を制御信号として
基板電圧発生出力調整回路２の出力を制御することによ
り、基板電圧監視回路３の制御信号Ａとは別に、リセッ
ト・パルスＣによる独立した制御作用により、電源投入
時点から一定期間の間、強制的に基板電圧発生回路１の
出力電圧を強めて出力するという方法が採られている。
この方法による本従来例における動作電圧特性図が図６
に示されている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置に内蔵される基板電圧発生機能手段において、
図３の基板電圧発生機能手段に改善が加えられた図５の
基板電圧発生機能手段においては、リセット・パルスＣ
自体は、図６の動作電圧特性図に見られるように、電源
の投入とともにビルドアップするものの、基板電圧の浮
き上がりの要因となるビット線およびメモリセル対極な
どに対する充電の完了／不完了の如何には関係なく立ち
下がるために、これらのビット線およびメモリセル対極
などに対する充電完了前の時点においてリセット・パル
スＢが終焉するような場合には、基板電圧における浮き
現象を抑制することが不可能な状態となり、従前の場合
と同様にラッチアップを引き起す可能性が高く、必らず
しも改善効果が得られないという欠点がある。
記憶装置に内蔵される基板電圧発生機能手段において、
図３の基板電圧発生機能手段に改善が加えられた図５の
基板電圧発生機能手段においては、リセット・パルスＣ
自体は、図６の動作電圧特性図に見られるように、電源
の投入とともにビルドアップするものの、基板電圧の浮
き上がりの要因となるビット線およびメモリセル対極な
どに対する充電の完了／不完了の如何には関係なく立ち
下がるために、これらのビット線およびメモリセル対極
などに対する充電完了前の時点においてリセット・パル
スＢが終焉するような場合には、基板電圧における浮き
現象を抑制することが不可能な状態となり、従前の場合
と同様にラッチアップを引き起す可能性が高く、必らず
しも改善効果が得られないという欠点がある。
【０００５】本発明の目的は、基板電圧発生機能手段を
内蔵する半導体記憶装置において、基板電圧の浮き上が
りの要因となるビット線およびメモリセル対極に対する
初期化充電が完了する時点まで、当該基板電圧発生機能
手段に含まれる基板電圧発生回路の出力電圧を強めて保
持することにより前記基板電圧の浮き上がりを抑制し、
電源投入時におけるラッチアップを防止することのでき
る半導体記憶装置を提供することにある。
内蔵する半導体記憶装置において、基板電圧の浮き上が
りの要因となるビット線およびメモリセル対極に対する
初期化充電が完了する時点まで、当該基板電圧発生機能
手段に含まれる基板電圧発生回路の出力電圧を強めて保
持することにより前記基板電圧の浮き上がりを抑制し、
電源投入時におけるラッチアップを防止することのでき
る半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、基板電圧発生機能手段を内蔵する半導体記憶装置に
おいて、前記基板電圧発生機能手段が、所定の基板電圧
を生成して出力する基板電圧発生手段と、前記基板電圧
発生回路より出力される基板電圧が第１の規定レベル値
に保持されているか否かをチェックし、前記基板電圧が
前記第１の規定レベル値より偏位している場合に、当該
基板電圧のレベル調整用として機能する第１の制御信号
を生成して出力する基板電圧監視手段と、電源投入時
に、充電電圧を生成して前記半導体記憶装置内のデジッ
ト線およびメモリセル対極に対する初期化充電を行うと
ともに、当該初期化充電が完了し前記充電電圧が第２の
規定レベル値に到達するまでの期間にわたり、前記基板
電圧のレベル調整用の第２の制御信号を生成して出力す
る初期化電圧生成監視手段と、前記第１および第２の制
御信号の入力を受けて、当該両制御信号の論理和による
制御信号を生成して出力する論理回路手段と、前記論理
回路手段より出力される制御信号の入力を受けて、前記
基板電圧発生回路より出力される基板電圧の出力レベル
を制御調整する基板電圧発生出力調整手段とを備えて構
成されることを特徴としている。
は、基板電圧発生機能手段を内蔵する半導体記憶装置に
おいて、前記基板電圧発生機能手段が、所定の基板電圧
を生成して出力する基板電圧発生手段と、前記基板電圧
発生回路より出力される基板電圧が第１の規定レベル値
に保持されているか否かをチェックし、前記基板電圧が
前記第１の規定レベル値より偏位している場合に、当該
基板電圧のレベル調整用として機能する第１の制御信号
を生成して出力する基板電圧監視手段と、電源投入時
に、充電電圧を生成して前記半導体記憶装置内のデジッ
ト線およびメモリセル対極に対する初期化充電を行うと
ともに、当該初期化充電が完了し前記充電電圧が第２の
規定レベル値に到達するまでの期間にわたり、前記基板
電圧のレベル調整用の第２の制御信号を生成して出力す
る初期化電圧生成監視手段と、前記第１および第２の制
御信号の入力を受けて、当該両制御信号の論理和による
制御信号を生成して出力する論理回路手段と、前記論理
回路手段より出力される制御信号の入力を受けて、前記
基板電圧発生回路より出力される基板電圧の出力レベル
を制御調整する基板電圧発生出力調整手段とを備えて構
成されることを特徴としている。
【０００７】なお、前記初期化電圧生成監視手段は、電
源投入時に所定のプリチャージ電圧を生成して出力する
プリチャージ電圧発生回路と、前記プリチャージ電圧発
生回路より出力されるプリチャージ電圧が前記第２の規
定レベル値に到達したか否かをチェックし、電源投入時
直後より前記プリチャージ電圧が前記第２の規定レベル
値に到達するまでの期間にわたり前記第２の制御信号を
生成して出力するプリチャージ電圧監視回路とを備えて
構成し、且つ、前記論理回路手段はＯＲ回路により構成
するようにしてもよい。
源投入時に所定のプリチャージ電圧を生成して出力する
プリチャージ電圧発生回路と、前記プリチャージ電圧発
生回路より出力されるプリチャージ電圧が前記第２の規
定レベル値に到達したか否かをチェックし、電源投入時
直後より前記プリチャージ電圧が前記第２の規定レベル
値に到達するまでの期間にわたり前記第２の制御信号を
生成して出力するプリチャージ電圧監視回路とを備えて
構成し、且つ、前記論理回路手段はＯＲ回路により構成
するようにしてもよい。
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の１実施形態に内蔵される基
板電圧発生機能手段の構成を示すブロック図である。図
１に示されるように、本実施形態における基板電圧発生
機能手段は、基板電圧を発生する基板電圧発生回路１
と、基板電圧発生回路１より発生される基板電圧を監視
し、当該基板電圧レベルが所定電圧レベル値となるよう
に調整するための制御信号Ａを出力する基板電圧監視回
路３と、ビット線およびメモリセル対極に対するプリチ
ャージ電圧を発生するプリチャージ電圧発生回路５と、
プリチャージ電圧発生回路５より出力されるプリチャー
ジ電圧のレベルを監視するプリチャージ電圧監視回路６
と、基板電圧監視回路３より出力される制御信号Ａと、
プリチャージ電圧監視回路６より出力される制御信号Ｂ
の論理和をとって出力するＯＲ回路４と、ＯＲ回路４の
論理和出力により制御されて基板電圧発生回路１の出力
電圧を調整する基板電圧発生出力調整回路２とを備えて
構成される。図５の従来例との対比により明らかなよう
に、本実施形態においては、リセット・パルス発生回路
７の代わりに、ビット線およびメモリセル対極に対する
プリチャージ電圧を発生するプリチャージ電圧発生回路
５と、プリチャージ電圧発生回路５より出力されるプリ
チャージ電圧のレベルを監視するプリチャージ電圧監視
回路６が新たに付加されている。
板電圧発生機能手段の構成を示すブロック図である。図
１に示されるように、本実施形態における基板電圧発生
機能手段は、基板電圧を発生する基板電圧発生回路１
と、基板電圧発生回路１より発生される基板電圧を監視
し、当該基板電圧レベルが所定電圧レベル値となるよう
に調整するための制御信号Ａを出力する基板電圧監視回
路３と、ビット線およびメモリセル対極に対するプリチ
ャージ電圧を発生するプリチャージ電圧発生回路５と、
プリチャージ電圧発生回路５より出力されるプリチャー
ジ電圧のレベルを監視するプリチャージ電圧監視回路６
と、基板電圧監視回路３より出力される制御信号Ａと、
プリチャージ電圧監視回路６より出力される制御信号Ｂ
の論理和をとって出力するＯＲ回路４と、ＯＲ回路４の
論理和出力により制御されて基板電圧発生回路１の出力
電圧を調整する基板電圧発生出力調整回路２とを備えて
構成される。図５の従来例との対比により明らかなよう
に、本実施形態においては、リセット・パルス発生回路
７の代わりに、ビット線およびメモリセル対極に対する
プリチャージ電圧を発生するプリチャージ電圧発生回路
５と、プリチャージ電圧発生回路５より出力されるプリ
チャージ電圧のレベルを監視するプリチャージ電圧監視
回路６が新たに付加されている。
【００１０】図１において、所定の電源が投入される
と、その投入直後から、プリチャージ電圧発生回路５か
らはビット線およびメモリセル対極に対するプリチャー
ジ電圧が出力されて、これらのビット線およびメモリセ
ル対極に対する初期化充電が行われる。また同時に、当
該プリチャージ電圧はプリチャージ電圧監視回路６にも
入力され、その電圧レベルは常時監視されている。そし
て、ビット線およびメモリセル対極に対する初期化充電
が完了し、前記プリチャージ電圧のレベルが所定電圧で
あるＶCC／２の電圧レベルにまで上昇するまでは、当該
プリチャージ電圧レベルを監視しているプリチャージ監
視回路６からの制御信号Ｂは所定レベルに保持されて出
力され、ＯＲ回路４を経由して基板電圧発生出力調整回
路２に入力されて、これにより基板電圧発生回路１より
出力される基板電圧は所定レベルに強められて出力され
る。一方、基板電圧監視回路３より出力される制御信号
Ａは、上記の制御信号Ｂよりは若干の時間遅れで出力さ
れて、ＯＲ回路４において一時的に制御信号Ｂとの論理
和がとられて基板電圧発生出力調整回路２に入力される
が、制御信号Ｂの終焉以後においては、基板電圧発生回
路１より出力される基板電圧が所定の電圧レベルに到達
するまで継続して出力されて基板電圧発生出力調整回路
２に入力される。従って、ＯＲ回路４からは、電源の投
入直後より基板電圧発生回路１より出力される基板電圧
が所定の電圧レベルに到達する時点に至るまで、当該基
板電圧レベルを強めるための制御信号が途切れることな
く出力されて、基板電圧発生出力調整回路２に入力され
る動作状態が継続維持される。
と、その投入直後から、プリチャージ電圧発生回路５か
らはビット線およびメモリセル対極に対するプリチャー
ジ電圧が出力されて、これらのビット線およびメモリセ
ル対極に対する初期化充電が行われる。また同時に、当
該プリチャージ電圧はプリチャージ電圧監視回路６にも
入力され、その電圧レベルは常時監視されている。そし
て、ビット線およびメモリセル対極に対する初期化充電
が完了し、前記プリチャージ電圧のレベルが所定電圧で
あるＶCC／２の電圧レベルにまで上昇するまでは、当該
プリチャージ電圧レベルを監視しているプリチャージ監
視回路６からの制御信号Ｂは所定レベルに保持されて出
力され、ＯＲ回路４を経由して基板電圧発生出力調整回
路２に入力されて、これにより基板電圧発生回路１より
出力される基板電圧は所定レベルに強められて出力され
る。一方、基板電圧監視回路３より出力される制御信号
Ａは、上記の制御信号Ｂよりは若干の時間遅れで出力さ
れて、ＯＲ回路４において一時的に制御信号Ｂとの論理
和がとられて基板電圧発生出力調整回路２に入力される
が、制御信号Ｂの終焉以後においては、基板電圧発生回
路１より出力される基板電圧が所定の電圧レベルに到達
するまで継続して出力されて基板電圧発生出力調整回路
２に入力される。従って、ＯＲ回路４からは、電源の投
入直後より基板電圧発生回路１より出力される基板電圧
が所定の電圧レベルに到達する時点に至るまで、当該基
板電圧レベルを強めるための制御信号が途切れることな
く出力されて、基板電圧発生出力調整回路２に入力され
る動作状態が継続維持される。
【００１１】なお、基板電圧発生回路１は、一般に図７
に示されるように、奇数段のインバータ１０から成る発
振回路８と、容量１１、ダイオード１２および１３を含
む基板電圧発生部９とにより構成されており、基板電圧
発生回路１の出力レベルを強めるためには、容量１１よ
り、単位時間当りに放電出力される電荷量を増やせばよ
い。このことは、発振回路８を形成するインバータ１０
の段数を減らすなどの方法により、当該発振回路８の発
振周波数を高くすることにより実現される。
に示されるように、奇数段のインバータ１０から成る発
振回路８と、容量１１、ダイオード１２および１３を含
む基板電圧発生部９とにより構成されており、基板電圧
発生回路１の出力レベルを強めるためには、容量１１よ
り、単位時間当りに放電出力される電荷量を増やせばよ
い。このことは、発振回路８を形成するインバータ１０
の段数を減らすなどの方法により、当該発振回路８の発
振周波数を高くすることにより実現される。
【００１２】このようにして、電源投入直後から基板電
圧が所定の電圧レベルに到達するまで、途切れることな
く基板電圧発生回路１の電圧出力レベルを上昇させてゆ
くことができるために、電源投入直後のビット線および
メモリセル対極に対する初期充電時に、基板電圧の浮き
上がりに起因するラッチアップが生じるという事態を未
然に回避することができる。
圧が所定の電圧レベルに到達するまで、途切れることな
く基板電圧発生回路１の電圧出力レベルを上昇させてゆ
くことができるために、電源投入直後のビット線および
メモリセル対極に対する初期充電時に、基板電圧の浮き
上がりに起因するラッチアップが生じるという事態を未
然に回避することができる。
【００１３】
【発明の効果】以上説明したように、本発明は、基板電
圧発生機能手段を内蔵する半導体記憶装置に適用され
て、電源投入時にビット線およびメモリセル対極に対し
て初期充電するためのプリチャージ電圧発生回路と、当
該プリチャージ電圧発生回路より出力されるプリチャー
ジ電圧を監視するプリチャージ電圧監視回路を設けるこ
とにより、電源投入時において、前記ビット線およびメ
モリセル対極に対する初期充電経過状況が照合され、電
源の投入直後より基板電圧発生回路より出力される基板
電圧が所定の電圧レベルに到達するまで、当該基板電圧
レベルを強めるための制御信号が途切れることなく出力
されて基板電圧発生出力調整回路に供給され、これによ
り、基板電圧の浮き上がりに起因するラッチアップの発
生を抑制することができるという効果がある。
圧発生機能手段を内蔵する半導体記憶装置に適用され
て、電源投入時にビット線およびメモリセル対極に対し
て初期充電するためのプリチャージ電圧発生回路と、当
該プリチャージ電圧発生回路より出力されるプリチャー
ジ電圧を監視するプリチャージ電圧監視回路を設けるこ
とにより、電源投入時において、前記ビット線およびメ
モリセル対極に対する初期充電経過状況が照合され、電
源の投入直後より基板電圧発生回路より出力される基板
電圧が所定の電圧レベルに到達するまで、当該基板電圧
レベルを強めるための制御信号が途切れることなく出力
されて基板電圧発生出力調整回路に供給され、これによ
り、基板電圧の浮き上がりに起因するラッチアップの発
生を抑制することができるという効果がある。
【図１】本発明の１実施形態における基板電圧発生機能
手段の構成を示すブロック図である。
手段の構成を示すブロック図である。
【図２】前記１実施形態における基板電圧発生機能手段
の動作電圧特性を示す図である。
の動作電圧特性を示す図である。
【図３】従来例における基板電圧発生機能手段の構成を
示すブロック図である。
示すブロック図である。
【図４】前記従来例における基板電圧発生機能手段の動
作電圧特性を示す図である。
作電圧特性を示す図である。
【図５】他の従来例における基板電圧発生機能手段の構
成を示すブロック図である。
成を示すブロック図である。
【図６】前記他の従来例における基板電圧発生機能手段
の動作電圧特性を示す図である。
の動作電圧特性を示す図である。
【図７】一般的な基板電圧発生回路を示す回路図であ
る。
る。
１ 基板電圧発生回路 ２ 基板電圧発生出力調整回路 ３ 基板電圧監視回路 ４ ＯＲ回路 ５ プリチャージ電圧発生回路 ６ プリチャージ電圧監視回路 ７ リセット・パルス発生回路 ８ 発振回路 ９ 基板電圧発生部 １０ インバータ １１ 容量 １２、１３ ダイオード
Claims (2)
- 【請求項１】 基板電圧発生機能手段を内蔵する半導体
記憶装置において、 前記基板電圧発生機能手段が、所定の基板電圧を生成し
て出力する基板電圧発生手段と、 前記基板電圧発生回路より出力される基板電圧が第１の
規定レベル値に保持されているか否かをチェックし、前
記基板電圧が前記第１の規定レベル値より偏位している
場合に、当該基板電圧のレベル調整用として機能する第
１の制御信号を生成して出力する基板電圧監視手段と、 電源投入時に、充電電圧を生成して前記半導体記憶装置
内のデジット線およびメモリセル対極に対する初期化充
電を行うとともに、当該初期化充電が完了し前記充電電
圧が第２の規定レベル値に到達するまでの期間にわた
り、前記基板電圧のレベル調整用の第２の制御信号を生
成して出力する初期化電圧生成監視手段と、 前記第１および第２の制御信号の入力を受けて、当該両
制御信号の論理和による制御信号を生成して出力する論
理回路手段と、 前記論理回路手段より出力される制御信号の入力を受け
て、前記基板電圧発生回路より出力される基板電圧の出
力レベルを制御調整する基板電圧発生出力調整手段と、 を備えて構成されることを特徴とする半導体記憶装置。 - 【請求項２】 前記初期化電圧生成監視手段が、電源投
入時に所定のプリチャージ電圧を生成して出力するプリ
チャージ電圧発生回路と、 前記プリチャージ電圧発生回路より出力されるプリチャ
ージ電圧が前記第２の規定レベル値に到達したか否かを
チェックし、電源投入時直後より前記プリチャージ電圧
が前記第２の規定レベル値に到達するまでの期間にわた
り前記第２の制御信号を生成して出力するプリチャージ
電圧監視回路とを備えて構成され、 且つ、前記論理回路手段がＯＲ回路により構成される請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8046435A JPH09245475A (ja) | 1996-03-04 | 1996-03-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8046435A JPH09245475A (ja) | 1996-03-04 | 1996-03-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09245475A true JPH09245475A (ja) | 1997-09-19 |
Family
ID=12747087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8046435A Pending JPH09245475A (ja) | 1996-03-04 | 1996-03-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09245475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017016960A (ja) * | 2015-07-03 | 2017-01-19 | エスアイアイ・セミコンダクタ株式会社 | バッテリ監視システム |
-
1996
- 1996-03-04 JP JP8046435A patent/JPH09245475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017016960A (ja) * | 2015-07-03 | 2017-01-19 | エスアイアイ・セミコンダクタ株式会社 | バッテリ監視システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990706 |