TW580798B - Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit - Google Patents

Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit Download PDF

Info

Publication number
TW580798B
TW580798B TW091123837A TW91123837A TW580798B TW 580798 B TW580798 B TW 580798B TW 091123837 A TW091123837 A TW 091123837A TW 91123837 A TW91123837 A TW 91123837A TW 580798 B TW580798 B TW 580798B
Authority
TW
Taiwan
Prior art keywords
signal
section
oscillation
oscillator
control
Prior art date
Application number
TW091123837A
Other languages
English (en)
Inventor
Yasushige Ogawa
Satoru Kawamoto
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002003750A external-priority patent/JP3742345B2/ja
Priority claimed from JP2002140123A external-priority patent/JP3925788B2/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Application granted granted Critical
Publication of TW580798B publication Critical patent/TW580798B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/14—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance frequency-determining element connected via bridge circuit to closed ring around which signal is transmitted
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/014—Modifications of generator to ensure starting of oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/19—Monitoring patterns of pulse trains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L3/00—Starting of generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Electronic Switches (AREA)

Description

玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖或簡單說明） 【發明所屬之技術領域】 發明領域 本發明係論及一種可控制其之啟動/停止的振盪器電 路、一種半導體裝置、和一種設有此振盪器電路之半導體 記憶體裝置、及此振盪器電路之一種控制方法。特言之， 本發明係論及其振盪開始時之運作穩定度。 C先前技術】 發明背景 有鑒於一些具有先進功能之電子裝置的近年發展，連 同彼等先進功能之要求，一些半導體裝置和半導體記憶體 裝置之電路，強烈要求降低其電流消耗。一些可用以降低 電流消耗之技術，如今不僅對可攜式電子裝置，被視為係 有其必要性’對其與近年來環保問題之增加所造成的節約 能源之趨勢相關聯的未來產品而言，亦被視為是必要的。 為因應此種需求，已有之控制在執行上，係使將其電 路運作所必需之偏壓電流，降低至其極限，以及使不必要 之電路能停止運作。一振盪器電路之振盪運作，係進行相 同之控制。在已展現之電路系統中，其振盪運作所必需之 偏壓電流，係已降低至其極限。其降低電流消耗之控制， 係類似停止其振盪器電路之振盪運作，以及進一步關閉一 類似其中僅會進行有限之電路的運作等斷電模態之待命周 期中的偏壓電流之電流路徑。 在第22圖中所顯示之半導體裝置1〇〇〇中，當需要一電 壓尚於其自身電源電壓之外部界面，或當對一記憶晶袼做 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
存取時，將可能需要一高於其電源電壓之昇高電壓，或者 一 MOS電晶體之反向閘極偏壓，可能需要一負電壓。因此 ，其係設置有一昇壓/負電源電路2〇〇。通常，在上述之半 導體裝置1000中，為在其裝置内產生一高於一電源電壓之 昇高電壓，或一反向極性之負電壓，電荷務必要藉由一充 電泵系統等，供應至一電容器，或自此電容器抽出。因此 ，一振盪信號係由一振盪器電路100進入，而至其昇壓/負 電源電路200。 其中，第22圖中為何設置兩組振盪器電路1〇〇之理由 疋’為依據該半導體裝置1〇〇〇中之運作狀態，將一振盪信 號，供應給其昇壓/負電源電路2〇〇。就一振盪器電路1〇〇 而吕’會有一激勵信號ACT，進入一致能（EN)端子。就另 一振盪器電路100而言，會有一自上述激勵信號ACT反相 成之待命信號SBY，進入一致能（EN)端子。 若該激勵信號ACT，係在一激勵狀態中，由於一内部 電路400，是在一運作狀態中，其昇壓/負電源電路2〇〇， 務必要有一充分之電力供應能力。因此，為確保一來自其 昇壓/負電源電路200之充分電力供應能力，上述激勵信 號ACT所激勵之振盪器電路1〇〇，必需要在一高振盪頻率 下，輸出一振盪信號。此時，上述待命信號SBY所激勵之 振盪器電路100，係在一停止之狀態中。 若上述之待命信號SBY，係在一激勵狀態中，其内部 電路400，便係在一待命狀態中。在此一情況中，其半導 體裝置1000處所消耗之電流，務必要使其降至最小。因此 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
580798 ，其昇壓/負電源電路200，僅要供應最小必要之電力， 以便能維持其内部電路400中之偏壓狀態。因此，上述待 命信號SBY所激勵之振盪器電路100，可使在一比在其激 勵狀態中為低之頻率下運作。此時，上述激勵信號ACT所 5 激勵之振盪器電路100，係在一停止之狀態中。
在第23圖中所顯示之半導體記憶體裝置2000中，如同 在上述半導體裝置1000(第22圖）之情況中，其可能需要一 昇壓/負電源電路200，來供應一昇高電壓或一負電壓， H 給一内部電路410。一在激勵期間振盪於一高頻下之振盪 10 器電路100，和一在待命周期中振盪於一低頻下之振盪器 電路100，將會做交換以備使用。此外，在其半導體記憶 體裝置2000中，有一更新控制電路300，被設置來更新一 記憶體晶格500内所儲存之電荷。在其振盪器電路100中， 一更新周期，可定時使執行其周期性更新運作。在其半導 15 體記憶體裝置2000中，此振盪器電路100在配置上，可於 上述激勵信號ACT處於一激勵狀態中時運作。在一其中之 春 資料保持運作唯有在一激勵狀態中方有必要之手提式裝置 等的運作規範中，藉由在一待命中停止其振盪器電路100 ，以便懸置其更新運作，而可使一待命周期中之電流消耗 20 ，降低至其極限。 下文中，將說明一作為一第一先存技藝之振盪器電路 100。第24圖中之振盪器電輅100，除一振盪器區段5外， 係包括一控制器區段4，以及其振盪器區段5之振盪頻率， 係被一來自其控制器區段4之一振盪頻率控制信號VR，控 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
580798 制成一預定之頻率。該等控制器區段4和振盪器區段5，係 受控於一致能信號EN，以及會依據此致能信號EN而被致 動/停止。彼等在設計上係藉由此致能信號EN之控制， 停止其不必要之振盪運作，以便降低其電流消耗。為藉由 5 所需最小之電流消耗，達成其一預定之頻率下的振盪運作 ，其控制器區段4在構成上，係與其振盪器區段5分開，藉 以供應一必需之最小偏壓。在停止狀態中，其運作將會停 止，以降低其電流消耗。 ^ 第25圖係顯示其第一先存技藝之第一特定範例的振盪 10 器電路。在此控制器區段410中，一受控於上述致能信號 EN之開關元件S100，係連接至一電源電壓VDD，和一 PMOS電晶體TP100之源極端子，以及會有一振盪頻率控 制信號VR，自一閘極端子和一彼此相連之汲極端子輸出 。此接點亦係經由一電阻元件R100，連接至一接地電壓 15 VSS。上述之振盪頻率控制信號VR，係由一流通於一透過 其開關元件S100、PMOS電晶體TP100、和電阻元件R100 # 所形成之電流路徑上面的偏壓電流1C來產生。在此，此偏 壓電流1C，通常會被設定至一低電流消耗運作有關要求所 限制的小電流值。舉例而言，若其電阻元件R100之電阻值 20 被設定為1 MQ，則其偏壓電流1C，將會被設定至數微安 〇 在一振盪器區段500中，彼等反相器元件INV100至 INV102之奇數級段（第25圖中之3個級段），係被連接成一 迴路，藉以形成一環式振盪器。每一反相器元件INV100 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 9 580798
至INV102之電源端子，係透過一 PMOS電晶體ΤΡ1(Π，連 接至一電源電壓VDD。此PM0S電晶體ΤΡ101之閘極端子 ，係受控於一振盪頻率控制信號VR。其一振盪信號V0SC ，係透過一受控於上述致能信號ΕΝ之開關元件S101，自 5 其反相器元件INV102輸出。 第26圖係顯示其第一先存技藝之第二特定範例的振盪 器電路。其係設置有一振盪器區段54，以取代上述第一特 定範例之振盪器區段500。此振盪器區段54，係包括一 NOR元件NOR100，以取代上述之反相器元件INV102，以 10 及上述之致能信號EN，係進入其NOR元件NOR100之另一 輸入端子内。 在該等第一和第二特定範例中，上述之致能信號EN ，係在一低邏輯位準狀態中被激勵。其開關元件sl〇〇會被 導通’以供應上述之偏壓電流1C，使至其控制器區段41 〇 15 ，以及其一控制線VR，係受到上述振盪頻率控制信號vR 之偏壓。在每一接收此振盪頻率控制信號VR之振盪器區 ί又54和500處，其一與控制器區段41〇者相當之偏壓電流ic ，在流動上係作為一驅動電流，以及其環式振盪器，係執 行上述之振盪運作。在其第一特定範例中，將會有一振盪 20信號vosc，因其開關元件si〇i處於一導通狀態中而輸出 。在其第一特定範例中，其環式振盪器在運作上，將會輸 出一振盪信號V0SC，因為其接收上述低邏輯位準之致能 信號EN的NOR元件NOR100，係作用為一邏輯反相元件。 第28圖係顯示其第一先存技藝之第三特定範例之振盪 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 10
580798 器電路。其係設置有一控制器區段420，藉以取代上述第 二特定範例之控制器區段410。在其控制器區段420中，取 代上述之開關元件S100的，有一開關元件S102，嵌於一電 阻元件R100與一接地電壓之間。此開關元件S102，係受控 5 於上述之致能信號EN。此致能信號EN，會被一反相器元 件INV103所反相，以及會進入一NOR元件NOR100之另一 輸入端子内。 在此第三之特定範例中，如第29圖中所示，上述之致 · 能信號EN，係在一高邏輯位準狀態中受到激勵。其開關 10 元件S102，係使導通，以供應上述之偏壓電流1C，使至其 控制器區段420，以及其一控制線VR，係受到上述振盪頻 率控制信號VR之偏壓。上述之偏壓電流1C，亦會流動至 一振盪器區段54,藉以造成一可振盪之環式振盪器。在此 第三特定範例中，上述之致能信號，將會被其反相器元件 15 INV103反相，以及會在一低邏輯位準下，進入其NOR元 件NOR100内。此NOR元件NOR100，係作用為一邏輯反相 · 元件，以及其環式振盪器在運作上，可輸出一振盪信號 VOSC。 就一第二先存技藝式振盪器電路100而言，日本專利 20 公報第11-317623號中所揭示之振盪器電路，係顯示在第 30圖中。第30圖中之振盪器電路，係包括一振盪器區段 910和一脈波產生器區段920。其脈波產生器區段920之一 單穩多諧振動器MM，可偵測一電源電壓VCC之昇高，以 及可產生一固定時間tl之高邏輯位準控制脈波信號P。因 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 11 580798
τ'、; 保 此’其一開關SW會在電力供應給其振盪器區段910後， 持為ON使長達上述之固定時間。，而供應一大的初始電流 ，給其壓電振動器X。 第31圖係顯示一起動時間下之運作波形。當其一電源 電壓VCC在時刻T1下昇高時，其多諧振動器!^]^，將會偵 測到此一昇高，以及會產生一時間tl之控制脈波p。其開 關SW將會被啟通，以供應一大的初始電流，給其壓電振 動器X。猎由此開關s w，其振盪將會提早一時間t2而開始 然而’在其第一先存技藝式振盪器電路100(第24圖） 中，如同其第一至第三特定範例（第25、26、和28圖）中所 示之電路圖，上述之致能信號EN ,會進入該等振盪器區 段5、54、和500内，藉以控制其振盪之啟動/停止，以及 其控制亦可容許/禁止一振盪信號VOSC之輸出。上述致 15此彳5 ^EN所進入之控制器區段4、410、和420，可控制上 述之振盪頻率控制信號乂尺，藉以控制該等振盪器區段5、 54、和5〇〇之振盪頻率。由於在上述致能信號ENi激勵後 上述之控制線VR，在達至上述之振盪頻率控制信號VR 刖，將需要某-預定之時^，其振盡頻率將會有一段期間 20會變為不穩定，直至上述之振盪信號VOCS，轉換成一發 生振盪之預定頻率下的穩定狀態為止。此係一項問題，因 為在其激勵後會存在有某一定量之不穩定期間。此種不穩 定期間之出現’可能會造成以下之特定問題。 在該等振盪器區段5、54、和500處，由於一控制狀態 >3續次頁（觀晒頁不驗觸，織麵使臟頁） 580798
，僅係由上述致能信號ΕΝ之邏輯位準，來加以決定，當 此致能信號ΕΝ被激勵時，一振盪狀態會同時被設定。反 之，在該等控制器區段4、410、和420處，其在待命狀態 中被關閉之電流路徑，將可由上述致能信號ENi激勵， 5來加以建立，以及因而，上述之控制線VR，將會被建立 成上述之振盪頻率控制信號VR。其中，由於上述之偏壓 電流1C，係一由其低電流消耗運作有關要求所限制之小電 流值，在上述之控制線VR，達至上述之振盪頻率控制信 號VR前，將需要有一段預定之時間。該等振盪器區段5、 1〇 54、和500，係在上述致能信號ENi激勵的同時使之振盪 、、Ό果其振盈彳§说，係在一不同於一相對於一暫態性電 壓位準的預定頻率之振盪頻率下輸出，直至上述之振盪頻 率控制信號VR達到為止。此周期係一不穩定周期，而會 在電路運作中，造成各種問題。 15 第27圖中所顯示之不穩定周期XI，係在該等第一和 第二特定範例（第25和26圖）產生。在此等第一和第二特定 範例之控制器區段41〇處，當上述之致能信號EN，處於一 高邏輯位準時，上述之控制線VR，在一非激勵周期中， 會被降低至上述之接地電壓VSS。當上述之致能信號ΕΝ， 2〇變為低邏輯位準，以及被激勵時，其控制線VR將會逐漸 增加。然而，若上述之偏壓電流IC，係一小電流值時，在 上述之振盈頻率控制信號VR到達前，將需要有一段預定 之時間（不穩定周期X1)。因此，在此一周期中，上述之振 盪頻率控制信號VR，係施加一低電壓，給每一振盪器區 0續次頁（發明翻頁不敷使用時，請註記並使用顏） 580798
段54和500之PMOS電晶體TP101，以及其環式振盪器，將 會受到一大於上述設定之偏壓電流1C的驅動電流之驅動。 此將會造成上述之振盪信號VOSC，使在一高於一預定頻 率之頻率下振盪。 5 在上述之不穩定周期XI中，除其振盪器電路1〇〇本身 之電流消耗會增加外，其半導體裝置1000或半導體記憶體 裝置2000中之昇壓/負電源電路200等的電路運作之速率 ，將會變得高過其所必需。在其半導體記憶體裝置2000中 ，其更新控制電路300，係在一短於所必需之周期下，執 10 行一更新運作，而使得需要消耗大量之電流。在一類似電 池驅動等電力供應能力受到限制之環境中或在其電力供應 路徑之阻抗無法被忽略之環境中的運作情況中，上述不穩 定周期XI中之大量電流消耗，將會使一供應至其半導體裝 置1000或半導體記憶體裝置2000之電源電壓，降低超過其 15 所必需者，而造成一運作失效。 若其昇壓/負電源電路200，係在一高於其所必需之 頻率下運作，便可能會有一等於/高於一設定值之電壓產 生，而不利地影響到其裝置之可靠度。此在上述致能信號 E N之激勵/解激時常會被重複的蜂巢式行動電話等使用 20 環境中，尤其是一項問題。 第29圖中所顯示之不穩定周期X2，係由此第三特定 範例（第28圖）來產生。在此第三特定範例之控制器區段420 處，在上述致能信號EN變為低邏輯位準時之非激勵時刻 下，上述之控制線VR，將會增加接近一自其電源電壓 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 14
580798 VDD減去PMOS電晶體之臨界電壓Vthp所得的電壓（VDD-Vthp)。當上述之致能信號ΕΝ，變為高邏輯位準，以及被 激勵時，上述之控制線VR之電壓位準，將會逐漸降低至 上述之振盪頻率控制信號VR。然而，若上述之偏壓電流 5 1C，係一小電流值時，其將需要有一段預定之時間（不穩 定周期Χ2)。因此，在此一周期中，上述之振盪頻率控制 信號VR，將會施加一高電壓，給其振盪器區段54之PMOS 電晶體ΤΡ101，以及其環式振盪器，可能不會被驅動，或 · 可能受到一小於上述設定之偏壓電流1C的驅動電流之驅動 10 。因此，上述之振盪信號VOSC，將會停止振盪，或在一 低於一預定頻率之頻率下振盪。 在其不穩定周期Χ2中，由於上述振盪信號VOSC之振 盪頻率，會變得低於其預定之頻率，其半導體裝置1000或 半導體記憶體裝置2000中之昇壓/負電源電路200所產生 15 的電壓將會不足。若其中缺乏昇高之電壓，一外部界面區 段内，可能會發生運作失效，或可能發生對記憶體晶格之 · 存取的失效。若其中缺乏負電壓，其MOS電晶體之反向閘 極偏壓，便有可能不足，而造成一臨界電壓中之閃動、雜 訊電阻值等之惡化。 20 在其半導體記憶體裝置2000中，其更新控制電路300 處要加以控制之更新運作的周期，將會被延長超過其所必 需者，而造成一依一資料保持之特性而定的資料損失。 茲將說明上述振盪頻率控制信號VR與上述振盪信號 VOSC之振盪頻率間的關係。上述之振盪頻率，係由上述 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 15
580798 構成其環式振盪器之反相器INV100至INV102等的傳播延 遲時間，來加以決定。在該等構成反相元件INV100至 INV102之電晶體的驅動力充分大之第一至第三的特定範 例之情況中，其傳播延遲時間，係由上述為一供應至每一 5 電源端子之驅動電流的偏壓電流1C，來加以決定。此係由 於每一級段之輸入電容器的充電/放電時間，將會因上述 之偏壓電流1C，而變為一傳播延遲時間。換言之，上述振 盪信號VOSC之振盪頻率，係正比於上述之偏壓電流1C。 · 上述之偏壓電流1C在運作上，係依據其PMOS電晶體 10 ΤΡ101之飽和特性，以及係具有下列之關係： IC=Kx((VDD-VR)-Vthp)2 =Kx((VDD-Vthp)-VR)2 其中，K係表示其PMOS電晶體TR101之物理常數，以 及Vthp係一正值。因此，一臨界電壓將會變為-Vthp。此 15 方程式係於VR<VDD-Vthp時，方會被建立成，因為其係 以彼等閘極與源極間之電壓不低於其臨限電壓的條件為基 · 礎。 因此，IC=0係於VR=VDD-Vthp時，方會被建立成， 因而可停止其振盪運作。在VR<VDD-Vthp之區域中，上 20 述之偏壓電流1C，係因一相對於VR之變化的方根特性而 變化。換言之，上述之振盪頻率，係因一相對於VR之變 化的平方特性而變化，因而可在該等不穩定周期XI和X2期 間，造成上述振盪信號VOSC之振盪頻率中的極大變化。 在其第二先存技藝式振盪器電路（第30圖）中，其振盪 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 16 580798
會因開關SW而提早時間t2開始。然而，緊接其振盪開始 後之振盪#號OUT，係具有一小的振幅，以及其會逐漸增 加而使之穩定。即使其振盪開始前之時間被縮短，其振盪 開始後之不穩定周期的問題，將依然存在。 5 其^第一先存技藝，係針對其中之運作以power-ON(通 電）為起動信號來起動的電路系統。如第31圖中所示，就 上述電源電壓VCC之上昇波形而言，係假定一陡峭之電壓 變遷。因此，此電路系統，係無法被應用來安裝在上述之 半導體裝置1000或半導體記憶體裝置2〇〇〇上面，其中有一 1〇功能係被設置來在其斷電模態等之待命狀態與一電源電壓 為啟通之激勵狀態間變化，以及其一起動運作在實行上， 係基於一類似上述致能信號EN等之控制信號的輸入。 其固定周期tl，於其控制脈波p處於一高邏輯位準時 ，係由彼等身為被動元件之電阻元件!^和電容器元件Ca， 15來加以設定。另一方面，其被此高邏輯位準之控制脈波p 控制成一啟通狀態的開關SW，係一主動元件。此外，其 用以供應一初始電流給其壓電振動器又之固定周期u，係 由實驗來加以選擇，其方式可使一起動時間為最短。當該 等被動和主動元件係由不同之元件和結構所製成時，彼等 20分開製作之事實，通常會在兩者間造成一些差異。因此， 該等被動元件Ra和Ca，係任意地結合出一相對其驅動元件 SW之啟通狀態的臨界值與一驅動力，而使得其报難維持 該等實驗上所選定之條件。 舉例而言，若其壓電振動器X之起動，因翻定時間ti 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798 驗、::灣^^_讎鷄__，續、辭 或驅動力之不足，而變為不足時，在錢定; 、’ ^會進_步需要有起動時間。相反地，若其固定時間U 過里錢電振動器X之起動時間，便會繼續而超過其所必 而者結種情況中，其起動時間之最佳化均屬失敗， 此將為一項問題。 H 日月内穷 發明概要 5 本發明係為解決以上所說明之先存技藝的問題。本發 月之主要目地’旨在提供—種可在穩定之振堡頻率下輸出 10振盪信號的振盪器電路、半導體裝置、和-設有該振盪器 電路之半導體記憶體裝置、與此振盈器電路之-控制方法 為達成此主要目地’在此發明之振電路可控制使運 作/停止其振里的情況下，於起始其振廬之時刻係採取 下列諸對策。亦即，其採取之對策是：⑴使其振盪運作停 15止’以及當其暫態性振盈頻率不穩定時不允許—振逢信 號輸出，·或者⑺縮短其暫態性振蘯頻率為不穩定之周期。 為達成此目地，依據本發明之第一特徵，其中係提供 一種振盪器電路，其係包括··一振盪器區段，其可依據一 振盪谷許信號而做振盪運作；一控制器區段，其可輸出一 2〇可依據該振盪容許信號來控制其振盪器區段之振盪頻率的 振盪頻率控制信號’·和一偵測器區段，其可用以偵測上述 之振盪頻率控制信號，以及可輸出一可依據一偵測結果來 控制其振盪器區段之偵測信號。 在此針對本發明之第一特徵的振盪器電路令，其偵、、則 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798 讎麵麵I聽 器區段，可依據-振I容許信號，來偵測其控制器區段所 輸出之振堡頻率控制信號，以及可依據_偵測結果，輸出
5 一偵測信號，藉以控制其振盪器區段之振盪運作。 因此，其振i運作，可依據其偵測器區段所得之谓測 結果，在其預定之振盪頻率下進行。其控制器區段，可於 接收到一振盪容許信號，而起動其之運作，以及甚至是當 一來自其控制器區&之㈣頻率控制信號為不穩定的暫態 性周期時，_器區段，並不會進行一不穩定之㈣運 作。其振盪係以一些穩定之振盪頻率來完成。
10 15 依據本發明之第二特徵，其中係提供一種㈣器電路 ，其係包括：-振mu區段，其可依據_振蓋容許信號， 來做㈣運作；-控制㈣段，其可輸出_可依據該振堡 容許信號來控制其振I器區段之振M率的振盪頻率控制 信號·’和-延遲區段，其可用以輸出一對應於一附加一預 定之延遲時間的振|容許㈣之延遲信號，給其振盈器區在此針對本發明之第二特徵的振盈器電路中，其摘測 器區段，可輸出-對應於-附加—預定之延遲時間的振盈 容許信號之延遲信號’藉以控制其振盡器區段之振盈運作 20 因此，其中可加入-可使一振靈頻率控制信號之信號 值穩定的時間，而作為-預定之延遲時間。此外，一穩定 之振盪信號，可於—振盪頻率控制信號變為穩定以及達至 一對應於此預定之振盪頻率的信號值後得到。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 19
此外，依據本發明之第三特徵， 器電路之控制方法，此振 湯雪乂么 ，其中係提供一種振盪
«號來控制其朝向振|器區段之振盪頻率，此種振堡器 電路之控方法所包括的步驟有：使上述之振盪頻率控制 L遽，依據上述之振盪容許信號，而使其狀態自_初始狀 態，改變至一預定之振盪頻率所指定的狀態；以及進行至 少其振mu段之振魏作的起始，或_在上述之振盈頻 率控制信號，於其振盪可運作之狀態下，由於上述之振盈 容許信號所致，而達至上述預定之振盪頻率所指定的狀態 後，所成之預定時序巾，來自其振盪器區段之振盪信號的 因此，在其達至一振盪頻率控制信號表示其振盪器區 段係以上述預定之振盪頻率來做振盪的狀態後所採用之預 定時序中，將可得到一穩定之振盪信號。 此外，依據本發明之第四特徵，其中係提供一種振盪 器電路，其係包括：—振㈣區段，其可依據-振盪控制 信號，來進行其振盪運作；一控制器區段，其可於一振盪 容許信號被激勵時，透過一控制線，輸出上述之振盪頻率 控制仏说，給其振堡區段；和一安排在一外部信號產生辱 電路與控制線間之開關區段，此開關區段，可於上述之振 蓋谷_彳§號被解激時變為導通，以及可供應一來自其信號 產生器電路之預定信號，給其控制線。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
在此針對本發明之第四特徵的振盪器電路中，其一振 盪容許信號，係在一激勵之狀態中，其振盪器區段和控制 器區段，將會受到激勵，以及進而，其振盪運作將會進行 —段時間。其一要透過其控制線輸出至其控制區段之振盪 5頻率控制信號，將可設定其振盪頻率。在一振盪容許信號 被解激之情況中，該等振盪器區段和控制器區段亦會被解 激。然而，其一預定之信號，係經由其開關區段，自其外 部信號產生器電路，供應至其控制線。 此外’依據本發明之第五特徵，其中係提供一種振盪 10器電路之控制方法，其所包括之步驟有：依據一振盪頻率 控制信號，當進行其振盪運作時，於激勵一振盪容許信號 之際，激勵其振盪頻率之控制運作；以及容許其控制狀態 本身，能被轉變至上述預定之設定狀態，以使其振盪頻率 ，應能被轉變成一設定值；其中之控制狀態，係藉由一來 15自一外部信號產生器區段的信號，於上述振盪容許信號被 解激之際，而被保持在其預定之狀態中。 此外，依據本發明之第六特徵，其中係提供一種振盪 器電路，其係包括：一振盪器區段，其可依據一振盪控制 信號，而在其振盪頻率下，進行其振盪運作；一第一控制 20器區段，其可於激勵一振盪容許信號之際，經由一控制線 ’輸出上述之振盪頻率控制信號，給其振盪器區段；-脈 波產生器區^又’其可於上述之振盡容許信號被激勵時，輸 出一脈波信號,· -第二控制器區段，其可輸出一預定之信 號，此第二控制器區段，係由上述之脈波信號，來加以激 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
勵，和一安排於該等第二控制器區段與控制線間之開關區 段，此開關區段，係由上述之脈波信號來使其導通，以及 可供應上述預定之信號，給其控制線。 在此針對本發明之第六特徵的振盪器電路中，正當一 振盪容許信號在其激勵狀態中時，該等振盪器區段和第一 控制器區段，會受到激勵，以及進而，將會進行其振盪運 作。其一要透過其控制線自其第一控制區段輸出至其振盪 區#又之振盈頻率控制信號，將可設定其振盪頻率。 在一振盪容許信號被解激之情況中，該等振盪器區段 和控制器區段亦會被解激。然而，其一預定之信號，係經 由其開關n段’自其外部錢產生器電路，供應至其控制 線。隨同-振盪容許信號被激勵之時序，該等開關區段和 第二控制器區段’係於其脈波產生器區段輸出_脈波信號 之期間被激勵。繼而，會有一預定之信號，自其第二控制 區段，經由其開關區段，而供應至其控制線。 此外，依據本發明之第七特徵，其中係提供一種振盪 器電路之控制方法，其所包括之步驟有：依據_振盪頻率 控制信號’當進行其振盪運作時，於激勵一振盪容許信號 之際，激勵其振盪頻率之第一控制運作；以及容許其控制 狀態本身，能被轉變至上述預定之設定狀態，以使其振盪 頻率，應能被轉變成-設定值；其中之控制方法，在控制 上可激勵其第二控制運作，其可使該等控制狀態，能被轉 變至其預定之狀態’以達-在上述振盪容許信號被激勵後 方開始之預定周期。 0續次頁（翻說觀不敷使用時，請註記並使用續頁)
因此，其一預定之信號，可於一振盪容許信號被解激 ，以及其控制器區段繼而被解激時，或可於一振篮容許作 號隨一脈波信號而變遷至激勵狀態的一段預定周期中時， 方供應至其控制線。因此，一在其控制線處之信號達至一 於一振盪容許信號被激勵之際當其控制區段或第一控制區 段被激勵時所設定之振盪頻率控制信號的延遲，將可被縮 短。所以，當其振盪被容許時，其振盪頻率之不穩定周期 ，將可被縮短。 本發明之以上和其他目地和新型特徵，將可藉由配合 所附諸圖’讀取以下之洋細說明’而有更完全之明瞭。然 而，理應明白瞭解的是，所附諸圖僅係為例示計，以及並 非意欲界定本發明之限定範圍。 圖式簡單說明 第1圖係本發明之一第一原理圖； 第2圖係本發明之一第二原理圖； 第3圖係本發明之一第三原理圖； 第4圖係本發明之一第四原理圖； 第5圖係本發明之一第五原理圖； 第6圖係顯示一第一實施例之電路圖； 第7圖係顯示上述第一實施例之運作波形； 第8圖係顯示一第二實施例之電路圖； 第9圖係顯示上述第二實施例之運作波形； 第10圖係顯示一第三實施例之電路圖（箝位器區段）； 第11圖係顯示一第四實施例之電路圖（箝位器區段）； 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798
第12圖係顯示一第五實施例之電路圖（偵測器區段）； 第13圖係顯示一第六實施例之電路圖； 第14圖係顯示上述第六實施例之運作波形； 第15圖係顯示一第七實施例之電路圖； 第16圖係顯示上述第七實施例之運作波形； 第17圖係顯示一第八實施例之電路圖； 第18圖係顯示上述第八實施例之運作波形； 第19圖係顯示一第九實施例之電路圖； 第20圖係顯示一些包括一預設區段之實施例的第一修 ίο
飾體之電路圖； 第21圖係顯示一些包括一預設區段之實施例的第二修 飾體之電路圖； 第22圖係顯示一包括振盪器電路之半導體裝置的電路 圖； 第23圖係顯示一包括振盪器電路之半導體記憶體裝置 的電路圖； 第24圖係顯示一第一先存技藝之電路方塊圖； 第25圖係顯示上述第一先存技藝之第-特定範例的電 路圖； 第26圖係顯示上述第一先存技藝之第二特定範例的電 路圖； 第27圖係顯示上述第一先存技藝之第一和第二特定範 例的運作波形； 第28圖係顯示上述第一先存技藝之第三特定範例的電 21續次頁(翻說明頁不敷使用時，請註記纖臓頁） 24 580798
路圖； 第29圖係顯示上述第一先存技藝之第三特定範例的運 作波形； 第30圖係顯示一第二先存技藝之電路圖；，而 5 第31圖則係顯示上述第二先存技藝之運作波形。 I：實施方式3 較佳實施例之詳細說明 其次，將詳細說明依據本發明參照所附諸圖之第一至 第九實施例的振盪器電路、一設有振盪器電路之半導體裝 10置及半導體記憶體裝置、及該振盡器電路之控制方法 第1圖係本發明之振盪器電路100的第一原理線圖。其 控制器區段4和振盪器區段5，係由其一振盪控制容許信號 (EN)，來加以控制。藉由此振盪控制容許信號（EN)，其振 盪器區段5，可被設定至其振盪運作致能狀態，以及其控 15制器區段4，將可起動其之運作。此已開始其運作之控制 器區段4，可使其一振盪頻率控制信號（VR)，改變成一對 應於一預定之振盪頻率的信號值。該振盪頻率控制信號 (VR)，將會進入其振盪器區段5内，藉以設定一振盪頻率 ，以及亦會進入一_器區段1内，藉以偵測該信號值。 20其侧㈣段1所出之偵測信號(MC)N)，係已進人其振盈 器區段5内。 其控制器區段4被上述振i容許信號(_起動後所輸 出之振I頻率控制信號(VR)，將需要_段預定之時間，來 達至上述對應於其預定之頻率的信號值。因此，上述振盪 0續次頁（翻_顯不_鰣，隱記織纖頁） 25
頻率控制信號（VR)之信號值，將會藉由其偵測器區段1， 與一預定之信號值做比較，以及其偵測信號（MON)，可於 偵測到上述之振盪頻率控制信號（V R)達至上述預定之信號 被偵測到後，輸出至其振盪器區段5。其振盪器區段5，係 5 藉由上述之振盪容許信號(EN)，而處於其振盪致能狀態中 ，以及在控制上可於上述偵測信號（MON)進入之時刻，輸 出一振盪信號。因此，當上述之振盪頻率控制信號（VR)， 在其控制器區段4起動後，處於一暫態中時，其將變為有 可能偵測一暫態性周期，藉以防止輸出一因設定一暫態性 10 振盪頻率控制信號（VR)而造成其振盪器區段5所出之不穩 定性振盪信號。 第2圖係本發明之振盪器電路100的第二原理圖。除上 述第一原理圖之元件外，其一箝位器區段2在設置上，可 使一振盪頻率控制信號（VR)，箝位至一預定之值。此箝位 15 器區段2，係受到一振盪容許信號(EN)之控制。 有鑒於其電流消耗，其一偵測器區段1，僅有因上述 之振盪容許信號（EN)而使一控制器區段4起動後，方需要 被激勵，以及在無振盪容許信號（EN)輸出之振盪禁止狀態 中，其最好係被設定進一非激勵狀態中。因此，藉由設置 20 其受控於上述振盪容許信號（EN)之箝位器區段2，上述之 振盪頻率控制信號(VR)，在上述之振盪禁止狀態中，係維 持在一預定之箝位值下。藉由將此箝位值設定至其偵測器 區段1之輸入級中的非激勵信號值，其偵測器區段1處之偵 測運作，可在一非激勵狀態中被維持。在上述之振盪禁止 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
狀態中，其偵測器區段1處，並不會發生不必要之電流消 耗，因而將有助於降低其電流消耗。 就使其偵測器區段1維持在非激勵狀態中之另一方法 而言，其偵測器區段1本身，可安排使受控於上述之振盪 容許信號（EN)。藉由使其偵測器區段1之電路運作，在其 振皇禁止狀態中為非激勵性，其偵測器區段1之運作，可 無論上述振盪頻率控制信號(VR)之信號值，而被中斷。 第3圖係本發明之振盪器電路1〇〇的第三原理圖。其一 延遲區段3，係被設置來取代其第一原理圖之偵測器區段1 。其一振盪容許信號（EN)，會進入其延遲區段3，其可輸 出一延遲信號（D)，在此有一預定之延遲時間，被加進一 至其振盪器區段5之振盪容許信號（EN)。此預定之延遲時 間在設定上，係依據一振盪頻率控制信號（VR)在一控制器 區段4因上述之振盪容許信號（E N)被起動後而改變時的暫 態性周期。 在其延遲區段3處，會定時出一超過其暫態性周期直 至上述之振盪頻率控制信號（VR)達至一預定之信號為止的 預定時間，以及上述之延遲信號（D)，係輸出至其振盪器 區段5。其振盪器區段5，可藉由上述之振盪容許信號(en) ，而處於一振盪致能狀態中，以及在控制上可於上述延遲 ί吕號（D)進入之時刻，輸出一振盪信號。因此，其將有可 能於上述之振盪頻率控制信號(VR)超過其暫態，以及達至 一穩定之信號值時，方使其振盪器區段5運作，藉以防止 輸出一因設定一暫態性振盪頻率控制信號(VR)而造成其振 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798 玖、發明說明. __圓 |_|_議___ 戀I議 :鑛_:聽货聽薇錄錢讎 11
盪器區段5所出之不穩定性振盪信號。 、第4圖係本發明之振盪器電路100的第四原理圖。其一 控制器區段4和一振盪器區段5，係經由一控制線（VR)彼此 相連接，和兩者均受到一振盪容許信號(EN)之控制。藉由 5 此振盪容許信號（EN)，其振盪器區段5，可被設定進一振 盪運作致能狀態中，以及其控制器區段4，可起動其之控 制運作。此已起動其控制運作之控制器區段4，將會透過 其控制線（VR)，將一在設定上對應於一預定之振盪頻率的 · 振盪頻率控制信號（VR)，輸出至其振盪器區段5。其一設 10 置在振盪器區段100之外部的信號產生器區段7，係經由一 開關區段6，連接至其控制線（VR)。其開關區段6，係受到 上述振盪容許信號（EN)之控制。 其控制器區段4，係由上述之振盪容許信號（EN)來起 動，以起動其之控制運作。然而，一有關低電流消耗等之 15 要求，可能會使一驅動力限制為很小。在此受限之驅動力 中，其控制線(VR)，可能會需要一長時間，來達至其設定 春 之振盪頻率控制信號（VR)。因此，藉以使其開關區段6， 在上述振盪容許信號(EN)之非激勵狀態中為導通，一出自 其信號產生器區段7之預定信號，係事先供應至其控制線 20 (VR)。在此，其信號產生器區段7，係一事先設置在其振 盪器電路100之外部的單元，其可供應一預定之信號，給 其振盪器電路100外之單元。在本發明之第四原理中，此 預定之信號將會被使用。 在第4圖中，其一預設區段A1，係配置有該等外部信 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 28 580798 玫、發明說明、 號產生器區段7和開關區段6。由於上述之預定信號，係於 上述之振盪容許信號(EN)，處於一非激勵狀態中時，以及 當上述之振盪容許信號(EN)，改變至一激勵狀態時，方會 供應至其控制線(VR)，其控制線（VR)，可在一短時間内， 被設定至一預定之振盪頻率控制信號（VR)，即使其控制器 區段4，具有一有限之驅動力。因此，其將可防止其振盪 器區段5輸出一因上述暫態性控制線(VR)之信號所造成的 不穩定性振盪信號。 ίο 15
部5圖係本發明之振盪器電路1〇〇的第五原理線圖。其 一第一控制器區段4，係設置來取代其第四原理圖之控制 器區段4，以及其一第二控制器區段8，係進一步設置來取 代上述之信號產生器區段7。而且，其一脈波產生器區段9 ，係設置來加進上述之第四原理圖。此脈波產生器區段9 ，可於其一振盪容許信號(EN)進入時，輸出一脈波信號， 給其一開關區段6和一第二控制器區段8。該脈波信號，係 依據上述振盪容許信號（EN)之激勵變遷而做輸出。藉由此 脈波信號之輸入，其開關區段6將可使導通，以及其一因 第二控制區段8之激勵而輸出的預定信號，將會供應至其 控制線(VR)。 在本發明之第五原理中，為補償其第一控制器區段4 之有限驅動力，自上述振盪容許信號（EN)之激勵變遷起， 會有一段預定之周期，除其第一控制器區段4外，其第二 控制器區段8亦會受到驅動，因而可增加其驅動力，直至 其控制線(VR)達至一設定之振盪頻率控制信號(VR)為止。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 29 580798
其將有可能使其控制線(VR)，設定至一設定之振盪頻率控 制信號(VR)，其係在一相對於上述振盪容許信號（EN)之激 勵的短時間内被設定，同時可限制其第一控制器區段4之 驅動力，以及可維持一低電流消耗之運作，藉以防止其振 5 盪器區段5輸出一因一暫態性控制線（VR)之信號所造成的 不穩定性振盪信號。 其次，將說明本發明之第四和第五原理圖中之虛線所 指示的偵測器區段1和和延遲區段3。此等組件1和3，在其 第四和第五原理圖中非屬必要。其一或兩者可被設置來進 10 —步在上述振盪容許信號(EN)之激勵期間，確保能消除上 述不穩定之運作周期。 其偵測器區段1，可偵測出其控制線（VR)之信號，是 否已進入及達至一等於上述設定之振盪頻率控制信號（VR) 的信號。其偵測之結果，係以一偵測信號（MON)，進入振 15 盪器區段5内，以及可控制其振盪運作。藉由此可指示其 控制線（VR)之信號已達至上述等於其設定之振盪頻率控制 信號（VR)的信號之偵測信號（MON)，其振盪器區段5在控 制上，可起動其振盪運作，或可與上述之振盪容許信號 (EN)，一起輸出一振盪信號。 20 其延遲區段3,可加入一預定之延遲時間，至上述之 振盪容許信號（EN)，以及可將其輸出至其振盪器區段5。 上述預定之延遲時間，係於其控制.線（VR)之信號，因上述 振盪容許信號（EN)之激勵，而改變至上述等於其設定之振 盪頻率控制信號(VR)的信號時，依據其暫態性周期而被設 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 30
定。其控制在執行上，係使其振盪器區段5之振盪運作可 被起動，或者其一振盪信號，可於其控制線(VR)達至上述 等於振盪頻率控制信號(VR)之信號後輸出。因此，其係有 可能防止其振盪器區段5輸出一因上述暫態性控制線（VR) 之信號的設定所造成之不穩定性振盪信號。 就另一可使其偵測器區段1維持在其非激勵狀態中之 方法而a ’其偵測器區段1，可安排使受控於上述之振盪 谷許信號（EN)。藉由使其偵測器區段1之電路運作，在其 非運作狀態中為非激勵性，其偵測器區段1之運作，將有 10可能無論其控制線（VR)之信號，而維持為停止狀。 第6至9圖中所顯示之振盪器電路1〇1和1〇2，係其第一 原理圖（第1圖）之第一和第二實施例的振盪器電路。第6圖 係顯示其第一實施例之振盪器電路1〇1。其一控制器區段 41，係包括一 PMOS電晶體TP1，以取代上述設置在其第 15 先技藝之第一特定範例的控制器區段410中之開關元件 S100。其一振盪器區段51，在構成上係使一振盪信號 VOSC ’經由一作為一開關元件iPM〇s電晶體TP4，自其 第一先存技藝之第二特定範例的振盪器區段54輸出。其 PMOS電晶體ΤΡ4之閘極端子，係由一自稍後將說明之偵 20測器區段11所輸出的偵測信號(ΜΟΝ)，來加以控制。 就其偵測器區段11而言，其一振盪頻率控制信號VR ，會進入其一 NMOS電晶體TN1之閘極端子。此1^撾〇8電 晶體TN1之源極端子，係連接至一接地電壓vss。其一汲 極端子，係連接至其一 PM0S電晶體TP2之汲極端子，此 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
580798 PMOS電晶體TP2，係具有一連接至其源極端子之電源電 壓VDD，和一連接至其閘極端子之接地電壓，以及係被配 置成一可使用此連接點作為一輸出端子之邏輯反相閘。此 邏輯反相閘之邏輯反相臨界電壓，在設定上係基於其 5 PM〇S電晶體ΓΡ2之電導與其NM0S電晶體TN1之電導間的 平衡，其方式係於其振盪器區段51，在一預定之振盪頻率 下，實行其振盪運作時，可相對於一振盪頻率控制信號 VR之電壓值，做邏輯上之反相。一可偵測出上述之振盪 · 頻率控制信號VR達至一預定之電壓值的電壓值，係事先 10被没定為一臨界值，以及上述之偵測信號m〇N，係被激勵 進某一狀態中，其中，上述之振盪頻率控制信號VR，將 可輸出一穩定之電壓值。緊接其控制器區段41之起動，上 述之振盪頻率控制信號VR，將會自一接地電壓vss，增加 至一可指不一預定之振盪頻率的預定電壓值。因此，藉由 15設定一給定之電壓值，作為一臨界值，直至一預定之電壓 值達至為止，一邏輯反相運作將可確保被實行，以激勵上 · 述之偵測信號M0N。其一初始級之邏輯反相閘的輸出，在 遭受到因一第二級之反相器元件INV1*INv2所致的波形 整形、驅動力保證、邏輯匹配、等等之後，將可作為一偵 20測信號M0N，輸出至其振盪器區段51。 其振盡器區段51，係包括一n〇R元件N0R1，以取代 其環式振盪器之第一級反相器元件，其中2N〇R1，係由 一為一振盪容許信號之致能信號(EN)，來加以控制。在一 其中之致能信號(EN)變為一低邏輯位準的振盪致能狀態中 0續次頁(翻說明頁不敷使用時，請註記並麵續頁） 32 580798
、發明說明 ，其NOR元件NOR1，係作用為一邏輯反相閘，藉以配置 成一環式振盪器。因此，上述之振盪運作，係在其振盪器 區段51中進行。另一方面，其NOR元件NOR1之輸出，將 會透過其PMOS電晶體TP4，輸出為一振盪信號VOSC。其 5 PMOS電晶體TP4，係受到上述偵測信號MON之控制。此 偵測信號MON，將會在上述致能信號EN受激勵而起動其 控制器區段41之階段，變為一低邏輯位準，以及上述之振 盪頻率控制信號VR，將會達至一預定之電壓值處，以及 · 其PMOS電晶體TP4，將會成為導通，而輸出上述之振盪 10 信號VOSC。其環式振盪器，在其振盪器區段51中之配置 ，可以上述致能信號EN之激勵，來起動其振盪運作，以 及上述作為一輸出信號之振盪信號VOSC，將會接著在其 振盪頻率到達其預定之頻率的時刻下輸出。其振盪運作係 在此兩階段中完成。因此，會有一穩定之預定振盪頻率的 15 信號，輸出為一振盪信號VOSC。 第7圖係顯示一振盪運作波形。當上述之致能信號EN · ，改變成一低邏輯位準時，其控制器區段41便會被起動， 以及其環式振盪器，在其振盪器區段51内，將會被配置來 起動其振盪運作。隨著其控制器區段41之起動，上述之振 20 盪頻率控制信號VR，將會自上述之接地電壓VSS，逐漸增 加至上述預定之電壓值。然而，由於其電壓在此暫態周期 (第7圖中之XI)中，係低於上述預定之電壓值，一至其環 式振盪器之控制電流1C，將會變得較其穩定狀態中者為大 。因此，其環式振盪器，將會在一高頻下振盪（節點N1)。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 33
然而，由於上述之偵測信號MON係非激勵狀，以及其 PMOS電晶體TP4，係處於一非導通狀態中，其將不會有 高頻之振盪信號，輸出給上述之振盪信號VOSC。接著， 其偵測器區段11將可偵測出，.上述之振盪頻率控制信號 5 VR，業已達至上述預定之電壓值，以及上述之偵測信號 MON ·將會被反相。此時，其PMOS電晶體TP4會成為導 通，以及其環式振盪器在一預定之振盪頻率下穩定振盪的 振盪信號，將會輸出成為一振盪信號VOSC。 第8圖係顯示其第二實施例之振盪器電路102。取代其 10 第一實施例之控制器區段41的，係設有一控制器區段42， 其係包括一開關元件S102，以取代其第一先存技藝之第三 特定範例的控制器區段420中所設置之NMOS電晶體TN2。 此外，其第一實施例之振盪器區段51中的PMOS電晶體 TP4已被移除，以及其一振盪起動信號ON，係經由一供一 15 容許信號EN和上述偵測信號MON進入之NOR元件NOR2和 一反相器元件INV3，而進入一NOR元件NOR1内。其一振 盪信號VOSC，係被配置成自其NOR元件NOR1輸出。 其一偵測器區段12，在構成之方式中，係使移除其第 一實施例之偵測器區段11中的反相器元件INV2，以及係輸 20 出一低激勵之偵測信號MON。在其偵測器區段12之起始級 處，係設置有一與上述偵測器區段11之起始級者相類似的 邏輯反相閘。緊接其偵測器區段12之起動，其一振盪頻率 控制信號VR，將會自一高電壓位準，降低至一可指示一 預定之振盪頻率的預定電壓值。因此，藉由設定一預定之 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798 、發明說明
電壓值，作為一臨界值，直至上述預定之電壓值達至為止 ，一邏輯反相運作將可確保被實行，藉以激勵上述之偵測 信號MON。由於其控制器區段42，在運作上係具有一與上 述第一實施例之控制器區段41者相反的極性。因此，其偵 5 測器區段12，係包括一些較上述第一實施例之偵測器區段 11少一級的反相器元件。 v 第9圖係顯示一振盪運作波形。當上述之致能信號ΕΝ ，改變至一低邏輯位準時，其控制器區段42將會被起動， · 以及上述之振盪頻率控制信號VR，將會自一較其電源電 10 壓VDD低一PMOS電晶體之臨界電壓Vthp的高電壓位準 (VDD-Vthp)，逐漸降低至一預定之電壓值。然而，由於其 電壓在此暫態周期（第9圖中之X2)中，係高於其預定之電 壓值，一至其環式振盪器之控制電流1C，係較其在穩定狀 態中者為小。由於其偵測器區段初始級，此時並未被反相 15 ，上述之偵測信號MON，將可維特其之高邏輯位準，以及 上述之振盪信號VOSC，將會經由其NOR元件NOR2，而被 · 固定在一低邏輯位準下。亦即，其環式振盪器之振盪運作 ，將會被停止，同時，上述之振盪信號VOSC，將會被固 定在一低邏輯位準下。接著，其偵測器區段12，將可偵測 20 出上述之振盪頻率控制信號VR，已達至上述預定之電壓 值，以及上述之偵測信號MON，將會被反相至一低邏輯位 準。此時，其NOR元件NOR2之一輸入信號，亦會變為一 低邏輯位準，其一輸出將會被反相至一高邏輯位準，以及 其NOR元件NOR1，係作用為一邏輯反相閘，以起動其環 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 35 580798 β·11
玖，瓣月 式振盡器之振盡運作。此時，由於上述之振盪頻率控制信 唬VR，業已達至其預定之電壓值，其振盪運作將會在一 預定之振盪頻率下穩定地進行，以及一穩定之振盪輸出 將會輸出作為一振盪信號V〇Sc。 5 誠如上文所述，依據其第一和第二實施例，其將有可 能依據上述為每一偵測器區段^和^之偵測結果的偵測信 號MON，在所述由上述振盪頻率控制信號vr所設定之振 盪頻率下，執行其振盪運作。甚至是在其暫態性周期（第7 圖中之XI，或第9圖中之χ2)中，當上述出自每一可因作 10為一振篕容許信號之致能信號EN而起動其運作的控制器 區段41和42之振盪頻率控制信號vr為不穩定時，其係有 可此在一穩定之振盪頻率下執行其之振盪，而不致在其振 盪運作中，有任何之不穩定性。 在其偵測器區段11和12之初始級電路中，藉由使上述 15振盪頻率控制信號VR之信號值，與上述預定之信號值做 比較，其將有可能設定其振盪器區段51和52處之振盪頻率 ，使作為一些預定之頻率。 上述為一類比電壓值之振盪頻率控制信號VR，可由 母一偵測器區段11和12之初始級電路的邏輯反相閘，來加 20以偵測，而具有上述對應於一臨界電壓所設定之預定振蓋 頻率的信號。上述之偵測信號MON，可被取得而作為一數 位信號。其類似後級振盪器區段51和52中之振盪起動等處 理，可藉由上述之數位信號，來加以完成。因此，一高速 處理，可藉由一低電流消耗運作，在一小電路中來加以完 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 36 580798 、發明說明
成 就其作為一些信號組成區段之振盪器區段51的NOR元 件NOR1和振盪器區段52的NOR元件NOR2而言，上述為振 盪容許信號之致能ft號EN，在邏輯上係與上述之偵測信 5 號MON相組合，以及將會輸出。因此，於偵測到此兩者信 號為低邏輯位準時，其將有可能控制其構成環式振盪器之 最後級的NOR元件NOR1，而作為其運作控制單元。 第10至12圖係顯示彼等對應於其第二原理圖（第2圖） 春 之第三至第五實施例。其一箝位器區段21，係顯示在第10 10 圖之第三實施例中。其一 NMOS電晶體TN3，係設置在一 進入一偵測器區段11或12之振盪頻率控制信號VR，與一 受到一致能信號EN之控制的預定電壓V中間。在此係例示' 一低激勵之致能信號EN的情況。亦即，當上述之容許信 號EN，變為一低邏輯位準，藉以被設定進一振盪致能狀 15 態中時，其NMOS電晶體TN3，將會成為非導通，以及其 一控制器區段4所產生之振盪頻率控制信號VR，將會進入 · 其偵測器區段11或12，以進行一偵測運作。當上述之致能 信號EN，變為一高邏輯位準，而被設定至其振盪禁止狀 態中時，其NMOS電晶體TN3係使導通，以及上述之振盪 20 頻率控制信號VR，會被箝位在此預定之電壓V。在此，由 於上述之預定電壓V，係在其偵測器區段11或12之初始級 電路中的邏輯反相之前，被設定至一電壓，其將不會有偵 測信號MON輸出。特言之，在上述振盪頻率控制信號VR 在其振盪禁止狀態中變為一接地電壓VSS之第一實施例中 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 37 玖、發明說明
，係可能就其接地電壓VSS，設定一預定之電壓V。在上 述振盪頻率控制信號VR在其振盪禁止狀態中變為一高電 壓（VDD-Vthp)之第二實施例中，係可能設定一預定之電壓 (VDD-Vthp)或一較高之電壓。 5 其一箝位器區段22，係顯示在第11圖之第四實施例中 。除其第三實施例之箝位器區段21外，其一傳輸閘T1，係 設置來關閉其偵測器區段11或12之輸入端子：和一用以輸 出一振盪頻率控制信號VR之控制器區段4的輸出端子。其 一低激勵致能信號EN，將會進入其傳輸閘T1之PMOS電晶 10 體的閘極端子，以及上述之致能信號EN，將會被一反相 器元件INV4反相，以及將會進入其NMOS電晶體之閘極端 子。當上述之致能信號EN，變為一要被設定進一振盪致 能狀態中之低邏輯位準時，其NMOS電晶體TN3，將會成 為非導通，以及其傳輸閘T1，將會成為導通，以使上述之 15 振盪頻率控制信號VR，進入其偵測器區段11或12内，藉 以起動其偵測運作。當上述之致能信號EN，變為一要被 設定進一振盪禁止狀態中之高邏輯位準時，其NMOS電晶 體TN3，將會成為導通，以及其傳輸閘T1，將會成為非導 通，以使其偵測器區段11或12之輸入端子，被箝位在一預 20 定之電壓V下。 其一偵測器區段13，係顯示在第12圖之第五實施例中 。其偵測器區段13，係具有一依據一致能信號EN使其激 勵與解激做交換之電路系統。其一NMOS電晶體TN4，係 加入至其第一實施例之偵測器區段11的初始級電路。其 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
580798 NMOS電晶體TN4，係連接於一NMOS電晶體TN1與其初始 級電路之輸出端子中間，以及上述之致能信號EN，將會 被其反相器元件INV5反相，以及將會進入其一閘極端子 。當上述之致能信號EN，變為一要被設定進一振盪致能 5 狀態中之低邏輯位準時，其NMOS電晶體TN4，將會成為 導通，以及其初始級電路之輸出端子，將會被固定在一電 源電壓VDD下，藉以防止其偵測運作被執行。 在其第五實施例之偵測器區段13中，係例示其對應於 · 偵測器區段11之電路系統。然而，其係採用與第二實施例 10 之偵測器區段12相對應的電路系統。在此一情況中，取代 其偵測器區段13之NMOS電晶體TN4的，有一PMOS電晶體 ，被安插於其PMOS電晶體TP2與其初始級電路之輸出端 子中間，以及上述之致能信號EN，將會進入其閘極端子 。當上述之致能信號EN，變為一要被設定進一振盪致能 15 狀態中之低邏輯位準時，此新連接之PMOS電晶體，將會 成為非導通，以及其初始級電路之輸出端子，將會被固定 修 在一接地電壓VSS下，以及並無偵測運作被實行。 誠如上文所述，依據其第三和第四實施例，其將有可 能使上述之振盪頻率控制信號VR，維持在一不同於一對 20 應於一預定之振盪頻率的信號值之信號值，可停止其偵測 器區段11或12處之偵測運作，以及可使其振盪輸出保持停 止。 而且，在此一情況中，若一預定之箝位值，在其第一 實施例之組成中，係被設定至一接地電壓，以及在其第二 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 39 玖、發明說明 _
實施例之組成中，係被設定至一類似電源電壓（VDD-Vthp) 之較高電壓位準，其將有可能確保停止其偵測器區段11或 12處之偵測運作，以及使其振盪輸出保持停止。 依據其第五實施例，由於其偵測器區段13本身之電路 5 運作，可藉由上述之致能信號EN，使成非激勵狀，其將 有可能降低其振盪禁止狀態中不必要之電流消耗。 第13圖係顯示一對應於其第三原理圖之第六實施例（ 第3圖）的振盪器電路103。其係設置有一延遲區段31，以 取代其第二實施例之振盪器電路102中的偵測器區段12。 10 在一振盪器區段53中，有一3-輸入NOR元件NOR3，係被 設置來取代上述振盪器區段52處之2-輸入NOR元件NOR2 。有一致能信號EN，係使直接進入其NOR元件NOR3之每 一輸入端子，以及其延遲區段31之第一延遲區段D1和第二 延遲區段D2，亦各會輸入一些延遲信號。 15 其第一延遲區段D1，係包括偶數級（第13圖中為4級） 串聯連接之反相器元件。其第二延遲區段D2，係由一延遲 電路所構成，其可用以定時其在上述致能信號EN改變至 一低邏輯位準後之預定延遲時間。該致能信號EN，會被 上述之反相器元件所反相，以及會進入一NAND元件NA1 20 之輸入端子。其一延遲達一段預定之延遲時間的信號，係 經由一由一反相器元件或一 CR延遲元件所構成之延遲單 元r，而進入其另一輸入端子。其中，上述延遲單元r之 輸入與輸出間的邏輯位準，將會被反相。因此，在自其 NAND元件A1之輸出，被上述反相器元件做邏輯反相處理 0續次頁（發明說明頁不敷使用時，請註記並使用續頁）
發明說明 的輸出端子處，將會得到一具有一由其延遲單元7：相對於 上述致能信號ΕΝ至其低邏輯位準之變遷所設定的預定延 遲時間之脈波寬度的高邏輯位準之脈波信號，而作為一延 遲信號D。 由於上述致能信號ΕΝ之低邏輯位準變遷至上述延遲 #號D之高邏輯位準變遷間的電路上面，係存在有一延遲 時間’其反相器元件INV3，將會有發生一低邏輯位準故 障之可能性。其第一延遲區段〇1，在設置上係為處理此一 故障。亦即，藉由其第一延遲區段£>1之延遲信號，在其電 路上面自上述致能信號EN之低邏輯位準變遷起的延遲時 間期間’將會有一高邏輯位準之信號，進入其N〇r元件 N0R3之至少一輸入端子，而使其有可能防止上述之故障 〇 第14圖係顯示其振盪運作之起動下的運作波形。當上 述之致月b #说EN，改變至一低邏輯位準時，其控制器區 段42將會被起動，以及其一振盪頻率控制信號乂尺，將會 自一南電壓位準（VDD-Vthp)，逐漸降低至一預定之電壓值 。然而，由於上述之振盪頻率控制信號VR，在此一暫態 周期（第14圖中之X2)中，係高於其預定之電壓值，一至其 環式振盪器之控制電流1C，係較其在穩定狀態中者為小。 因此，為在此一周期中，使其振盪運作保持停止，在其延 遲區段31處，緊接其第一延遲區段D1之延遲信號，其第二 延遲區段D2，將會輸出一高邏輯位準之延遲時間D。因此 ’其振蘯區段53之NOR元件N0R3的至少一個輪入端子 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798
，係維持在一高邏輯位準下，以及其一振盪起動信號ON ，係維持在一高邏輯位準下。所以，其振盪器區段53之環 式振盪器，將不會被運作。此一周期在其第二延遲區段D2 之延遲單元r所設定的延遲時間期間，係藉由維持上述之 5 延遲信號D在一高邏輯位準下而得以繼續。當上述之延遲 信號D，在上述預定之延遲時間後，被反相至一低邏輯位 準時，由於彼等業已進入其NOR元件NOR3之其他輸入端 子的信號，亦係處於一低邏輯位準下，上述之振盪起動信 號ON，將會被反相成一低邏輯位準，而起動其振盪器區 10 段53處之振盪運作，藉以輸出一振盪信號VOSC。藉由設 定上述振盪頻率控制信號VR達至其預定之電壓的時刻後 之預定延遲時間，其振盪運作，將會在一穩定之預定振盪 頻率下進行，以及其一振盪信號VOSC，將會輸出作為一 穩定之振盪輸出。 15 誠如上文所述，依據其第六實施例，其將有可能設定 一來自其因上述身為振盪容許信號之致能信號EN而起動 其運作的控制器區段42之振盪頻率控制信號VR的信號值 在其延遲區段31之第二延遲區段D2内被穩定化成一預定之 延遲時間時的時間，以及可在上述之振盪頻率控制信號 20 VR已使穩定，以及達至上述對應於其預定之振盪頻率的 信號值之時刻後，得到一穩定之振盪信號VOSC。 而且，其中構成其第二延遲區段D2處之延遲單元的 CR延遲電路等，係被設定使對應於上述由一類似其控制 器區段42處之控制電流1C的電流路徑等電阻性組件和一類 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 42
似其PMOS電晶體^丨和TP3之閘極電容器等電^^ 構成的CR延遲電路系統之時間常數。因此，其與上述振 盪頻率控制信號VR達至一穩定狀態有關之時間相等的時 間，可藉由其延遲區段31，來加以定時。因此，其將有可 能籍由其延遲區段31處之一最佳時序，來定時一預定之延 遲時間。 依據以上所述之第一、第二、和第六實施例，上述出 自其振盪器區段51至53之振盪信號v〇SC的輸出，可受到 其任一單元之控制，亦即，其環式振盪器因其作為一運作 控制單元之NOR元件N0R1的振盪運作之啟動/停止，和 上述因其作為一輸出控制單元之PM〇s電晶體τρ4的振盪 仏號VOSC之輸出/停止，或者其控制可藉由使用 此兩者 單元，來加以完成。 就其第一實施例之振盪器區段5丨的情況而言，若以一 個二級配置，使上述之致能信號ΕΝ，激勵其N〇R元件 N0R1，以便起動其振盪運作，以及接著使上述之偵測信 號MON，激勵其PM〇s電晶體τρ4，以便輸出一振盪信號 vosc ’則在上述之振盪信號v〇sc，因上述之偵測信號 MON而輸出之前，將可起動其環式振盪器因上述致能信號 EN之振盪運作，以及其振盪器區段51處之振盪運作，可 於上述之振盪信號VOSC輸出時被穩定。此外，此二級配 置同樣可應用至其第二實施例之振盪器區段52，和其第六 實施例之振盪器區段53。 藉由設置前述之振盪器電路，以取代上述半導體裝置 0續次頁（翻說明頁不敷使鱗，請註記並使臓頁） 580798
1000(第22圖）或半導體記憶體裝置2000(第23圖）中之振盪 器電路100，該等半導體裝置1〇〇〇或半導體記憶體裝置 2〇〇〇，將可穩定地產生一電壓，使其對應於其振盪器電路 1〇〇輸出至其歼壓/負電源電路2〇〇或一電壓產生器電路處 之振盪信號VOSC。在其更新控制電路3〇〇處，可依據其振 盪器電路100所輸出之振盪信號v〇sc，在一穩定之更新周 期内’完成其之控制。 因此’在其因上述致能信號εν而起動運作之每一控 制器區段41和42所出的振盪頻率控制信號VR並不穩定之 10暫態性周期中，其將有可能執行一穩定之電路運作，而不 致輸出任何不穩定之振盪信號VOSC，給其昇壓/負電源 電路200或其更新控制電路3〇〇。 特曰之，其將有可能防止一不穩定之高頻振盪信號 VOSC的輸出所造成之大電流消耗、其電源電壓中以下所 15述之下降所造成的錯誤運作、其半導體裝置1000或半導體 記憶體裝置2000中因過量之電壓產生所造成的可靠度問題 、等等。此外，另一方面，其將有可能防止一不穩定之低 頻振盪信號VOSC的輸出所造成之電晶體特性中的變動、 一雜訊電阻緊接之惡化、或其半導體記憶體裝置2000中所 2〇儲存之資料等的損失。其中，其電晶體之特性中的變動， 或其雜訊電阻之惡化，可能明確地包括其M0S電晶體内之 反向閘極偏壓等中的變動。 在每一偵測器區段11、12、和13中，上述為一類比電 壓值之振盪頻率控制信號VR，可被其邏輯閘元件偵測， 0續次頁（猶_頎不_觸，隱記雌臟頁） 44
______霸_ 其中，其對應於上述預定之振盪頻率的信號值，係已被調 整至其臨界電壓，以及可因其偵測之結果，而得到一數位 k號。其後級之處理，可藉由此數位信號來加以執行，以 及因而其將有可能在-小電路處，藉由其低電流消耗之運 作’來完成其高速之處理。 在其偵測器區段13處，由於此偵測器區段13之激勵/ 解激，可由上述之致能信號EN，來加以控制，其將有可 能藉由使其偵測||區段13，在其振堡禁止狀態中為非激勵 性’來降低其不必要之電流消耗。 此外，就其延遲區段所定時之預定延遲時間而言，取 代其第六實施例之延遲區段31中的延遲單元r，若一用以 定時上述預定之延料_電路，係由_與上述控制器區 段42處依據上述之致能信號£^^來產生上述之振盪頻率控 制信號VR有關者相等的電路系、统，來加以構成，則上述 預定之延遲時間，將可由—最佳時序，來加以設定。 此外藉由70成一種配置，使該等致能信號EN、和 谓測信號MON、或延遲信號D，在其信號組成區段處被構 成，以及係輸出作為-輸出信號，其將有可能在债測到兩 者信號已在彼等預定之狀態令後’控制其振盤器區段處之 運作控制單元或輸出控制單元。 第15圖係顯示-對應於其第七實施例之第四原理圖（ 第4圖）的振|器電路1〇4。其一控制器區段43，係包括一 PMOS電晶體TP5和一電晶體TN5NM〇s，以取代其第一先 存技藝之第一特定範例的控制器區段410中所設置之開關 0續次頁（翻麵Η不驗觸，驗記纖膽頁）
580798 元件S100。其一低激勵致能信號ΕΝ，將會進入一致能端 子（Ε)，藉以直接控制其PM0S電晶體ΤΡ5之閘極端子，以 及透過一反相器元件INV6，控制其NMOS電晶體ΤΝ5之閘 極端子。在其控制器區段43處，其一偏壓電流1C，通常會 5 被設定至一有關低電流消耗運作之要求所限制的小電流值 。舉例而言·若其一電阻元件R100之電阻值，被設定至1 ΜΩ，上述該偏壓電流1C，便係被設定至數微安左右。 其一振盪器區段54，在構成上係類似於其第一先存技 · 藝之第二特定範例的振盪器區段54。其一致能信號ΕΝ， 10 係透過其致能端子（Ε)，而進入其構成一環式振盪器之 NOR元件NOR4的輸入端子。 其一開關區段61，係包括一所謂之傳輸閘SW1，其可 用以連接其PM0S電晶體和NMOS電晶體之源極端子和汲 極端子。為於一低激勵之致能信號EN被解激時，使在一 15 高邏輯位準下成為導通，上述之致能信號EN，係使直接 進入其NMOS電晶體之閘極端子，以及其將會經由一反相 · 器元件INV7做邏輯反相處理，彼等將會進入其PMOS電晶 體之閘極端子。其開關元件61，將會使得一控制線VR， 與一設置在其振盪器電路104外部之電位產生器電路71， 20 彼此成為導通。該等開關區段61和電位產生器電路71，係 構成其控制線VR之預設電路All。 第16圖係顯示一運作波形。當上述之致能信號EN， 處於一低邏輯位準時，其控制器區段43之PMOS電晶體 TP5和NMOS電晶體TN5兩者，將會被導通而供應一偏壓電 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 46 580798 玖、發明說明
流1C。此偏壓電流1C，將會流動至一要被轉換成一電壓值 之二極體連接式PMOS電晶體TP600，以及接著將會作為 一設定之振盪頻率控制信號VR，輸出給其控制線VR。 上述業已輸出至其控制線VR之設定的振盪頻率控制 5 信號VR，將會進入其振盪器區段54之PMOS電晶體TP7的 閘極端子，以及上述之偏壓電流1C，將會供應至每一構成 其環式振盪器之反相器元件，和其一NOR元件NOR4之電 源端子。其中，其在說明上係假定該等PMOS電晶體 _ TP600和TP7，在尺度上係相等，其流至兩者之偏壓電流 10 ，係屬相同之偏壓電流1C。然而，藉由適當改變兩者電晶 體之尺度，以及設定彼等驅動力中之差異，毋庸置疑的是 ，其將有可能依據彼等驅動力中之差異，來設定一偏壓電 流比。 此時，有一低邏輯位準致能信號EN，將會進入其振 15 盪器區段54之致能端子（E)，以及其NOR元件NOR4，係作 用為一邏輯反相元件。因此，在其振盪器區段54處，將可 · 構成其環式振盪器之一迴路，以及其一預定頻率之振盪信 號VOSC，係由上述偏壓電流1C所驅動之每一元件來輸出 20 上述振盪信號VOSC之振盪頻率，係由上述之偏壓電 流1C，來加以決定。此偏壓電流1C，係由其控制器區段43 所產生之設定的振盪頻率控制信號VR，來加以決定。亦 即，上述設定之振盪頻率控制信號VR，係由上述流經其 具有一個二極體連接之預定驅動力的PMOS電晶體TP600 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 47 580798
l、發明說明 偏壓電流ic，來加以決定，以及係供應至其具有一預定驅 動力之PMOS電晶體TP7的閘極端子。因此，其一預定之 偏壓電流1C，係被決定為每一構成其環式振盪器之元件的 電源電流。每一級之輸入電容器的充電/放電時間所致之 5 傳播延遲時間，係由上述之偏壓電流1C，來加以決定，以 及其一就一圈環式振盪器加入此傳播延遲時Μ所得之時間 ，係被設定為一靜態之狀態中的振盪周期Τ0。 此時，由於其開關區段61，係處於一啟斷狀態中，其 控制線VR與其電位產生器電路71之斷開電壓，係彼此被 10 斷開。 接著，假定上述之致能信號EN，被改變至一要被設 定進一非激勵狀態中之高邏輯位準，則其控制器區段43之 PMOS電晶體TP5和NMOS電晶體TN5兩者，均會被設定進 其啟斷狀態中，上述偏壓電流1C之電流路徑，將會被關閉 15 ，以及一至其控制線VR之輸出，將會被設定進一浮接狀 態中。同時地，在其振盪器區段54處，其NOR元件NOR4 之輸出信號，係被固定在一低邏輯位準下，藉以關閉其環 式振盪器之迴路，以及上述之振盪信號VOSC，係被固定 在一低邏輯位準下，藉以停止其振盪運作。 20 此時，其開關區段61係使導通（ON)，以及取代其被設 定在浮接狀態中之控制器區段43，其控制線VR之電壓位 準，係被其電位產生器電路71，設定至一預定之位準。其 中，其一預定之電壓VR2，最好係設定至一等於上述設定 之振盪頻率控制信號VR的電壓位準。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 48 580798 玖、發明說明 攀_翻
當上述之致能信號EN，再次改變至其要被設定至一 激勵狀態中之低邏輯位準時，其開關區段61，係使成為非 激勵狀（OFF)，藉以使其電位產生器電路71，與其控制線 VR斷開，以及該等控制器區段43和振盪器區段54兩者， 5 將會被激勵。 誠如上文之詳細說明，依據其第七實施例，當其控制 器區段43之驅動力，被設定至一有關低電流消耗運作等之 要求所限制的小值時，藉由該等開關區段61和電位產生器 · 電路71所構成之預設區段All，其控制線VR之電壓位準， 10 係被維持在一與一非激勵狀周期中因上述致能信號EN之 設定的振盪頻率控制信號VR相等之電壓位準的預定電壓 VR2。因此，其將有可能在一短返回時間X01内，返回至 一靜態之狀態。此短返回時間，可使一振盪頻率之暫態性 產生周期能很短。此外，由於上述預定之電壓VR2與上述 15 在其非激勵狀周期中之設定之振盪頻率控制信號VR的相 等性，將可降低上述偏壓電流1C中之差異，以及其返回周 · 期中之暫態性振盪周期TS1，將可被設定使接近其靜態之 狀態中的振盪周期T0。 在此一情況中，該等控制器區段43和電位產生器電路 20 71，最好具有一由一些等效電路系統組件所構成之等效電 路系統。因此，其製造程序等所造成元件參數中之差異， 會同等地受到影嚮，以及彼等同等之偏壓條件，係就彼等 元件參數中之差異，而予以維持。特言之，若其電位產生 器電路71，係設置有一與其控制器區段43者相等之電路系 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 49
580798 統。因此，其控制器區段43所輸出之設定的振盪頻率控制 信號VR之電壓位準，和其電位產生器電路71所輸出之預 定電壓VR2，總能有利地被設定使具有一固定之相互關係 5 當上述作為其振盪容許信號之致能信號EN，變為一 要被設定為一非激勵狀之高邏輯位準，以及其控制器區段 43，被設定進一非激勵狀態中時，上述作為一預定信號之 預定電壓VR2，將可供應至其控制線VR。因此，當其控制 · 器區段43，因上述被設定至一低邏輯位準之致能信號EN 10 的激勵，而被激勵時，其將有可能縮短一時間延遲，直至 其控制線VR之電壓位準，改變至上述設定之振盪頻率控 制信號VR為止，藉以縮短其振盪頻率在激勵周期中之不 穩定周期。 其將有可能抑制其不穩定周期中之振盪頻率的變動、 15 其緊接振盪頻率變動之電流消耗或電壓變動中的增加、和 因而所造成之錯誤運作。因此，其係適用於一以手提式裝 · 置業界為代表之能源節約用途，其中之運作狀態，可在一 正常之使用狀態與一其中可使一斷電模態等中之電流消耗 保持很低的待命狀態中間做交換。 20 第17圖係顯示一依據一對應於其第五原理圖（第5圖） 之第八實施例的振盪器電路105。其一第一控制器區段41 ，係設置來取代其第七實施例之振盪器電路104中的控制 器區段43。此外，除其第七實施例之振盪器電路104之組 件外，其中係設置有一脈波產生器區段91，和一第二控制 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 50 580798
久、發明說明、 器區段81。在此並未使用其第七實施例中所使用之電位產 生器電路71。其一開關區段61、脈波產生器區段91，和第 二控制器區段81，係構成一預設區段A21。 其第一控制器區段41，係包括一PMOS電晶體TP1， 5 以取代其第一先存技藝之第一特定範例的控制器區段410 處所提供之開關元件S100。其一低激勵致能信號EN，會 進入一致能端子（E)，以直接控制其PMOS電晶體TP1之閘 極端子。此外，其一 PMOS電晶體TP8和電阻元件R11，係 · 設置來取代該等PMOS電晶體TP100和電阻元件R100。在 10 此，其PMOS電晶體TP8之閘極寬度和閘極長度，係指明 為W1和L1。其一偏壓電流IC1在設定上，係基於其PMOS 電晶體TP8之閘極寬度與閘極長度的比率（閘極寬度/閘極 長度=W1/L1)，和其電阻元件R11之電阻值。如同在其第 七實施例之控制器區段43的情況中，上述之偏壓電流IC1 15 ，通常係被設定至一有關低電流消耗運作之要求所限制的 小電流值。舉例而言，若其電阻元件Rl 1之電阻值，被設 · 定至1 ΜΩ，上述之偏壓電流IC1，係被設定至數微安左右 其脈波產生器區段91，係包括一 NOR元件N0R5，和 20 一可用以定時一tX02之延遲時間的延遲電路，後者係由奇 數級（第17圖中係例示為3-級）串聯連接之反相器元件所構 成。其NOR元件NOR5之一輸入端子，和其延遲電路之輸 入端子，係連接至上述之致能信號EN。其NOR元件NOR5 之另一輸入端子，係連接至其延遲電路之輸出端子。在其 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 51 580798
脈波產生器區段91處，有一高邏輯位準之脈波信號SET， 會隨著上述致能信號ΕΝ之低邏輯位準變遷，而輸出為一 觸發信號。在此一情況中，其一脈波寬度將會變為tX02。 上述之輸出脈波信號SET，將會進入其開關區段61内，會 5 被此開關區段61之反相器元件INV7反相，以及接著會進 入其第二控制器區段81之致能端子（E)内。 其第二控制器區段81，在組成上係與其第一控制器區 段41相類似。其係設置有一PMOS電晶體TP9和TP10與一 · 電阻元件R12，以取代其第一控制器區段41之對應組件， 10 亦即，PMOS電晶體ΤΡ1和ΤΡ8與電阻元件R11。其一脈波 信號SET，會在其開關區段61處被反相，以及接著會進入 其致能端子（E)，以直接控制其PMOS電晶體TP9之閘極端 子。其PMOS電晶體TP10之閘極寬度和閘極長度，係指明 為W2和L2。其一流經一電流路徑之偏壓電流IC2，在設定 15 上係基於其PMOS電晶體ΤΡ10之閘極寬度與閘極長度的比
率（閘極寬度/閘極長度=W2/L2)，和其電阻元件R12之電 阻值。 其第二控制器區段81之偏壓電流IC2，係被設定為一 相較於上述偏壓電流IC1之大電流值。在此一情況中，依 20 據一電流值之增加，W2/L2在設定上係大於W1/L1，以 及其電阻元件R12之電阻值，係小於上述電阻元件R11之 電阻值，故其第二控制器區段81之偏壓條件，係與上述之 第一控制器區段41者相類似。因此，其第二控制器區段81 因上述流至其二極體連接式PMOS電晶體TP10之偏壓電流 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 52 580798
玖、發明說明 IC2所成的輸出，係被設定至一與一相較於其第一控制器 41之輸出而改變更為陡峭及被設定的振盪頻率控制信號 VR之電壓位準相等的電壓位準。其第二控制器區段81之 一輸出端子，在上述脈波信號SET之輸出周期中，係透過 5 其開關區段61，連接至一控制線VR，以及將會快迷地充 電/放電至一與其被設定之控制線VR處的振盪頻率控制 信號VR者相等之電壓位準。 第18圖係顯示其一運作波形。當上述之致能信號EN · ，處於一低邏輯位準時，其脈波產生器區段91之輸出，將 10 會維持在一低邏輯位準下，以及其開關區段61，將會處於 一非導通狀態中。其振盪運作係與其第七實施例（第16圖） 之運作波形相類似，以及其之說明將予以省略。 若上述之致能信號EN，被改變至一要被設定進一非 激勵狀態中之高邏輯位準，當其PMOS電晶體TP1，在其 15 第一控制器區段41處被啟斷時，上述偏壓電流IC1之電流 路徑便會被關閉，以及其一至控制線VR之輸出端子，將 · 會經由其電阻元件R11，而連接至一接地電壓VSS。其脈 波產生器區段91之輸出，此時係維持在一低邏輯位準，以 及其開關區段61，係處於一非導通狀態中。因此，其控制 20 線VR之電壓，將會被大幅降低至等於其接地電壓VSS。同 時地，其振盪器區段54之NOR元件NOR4的輸出信號，將 會被固定至一低邏輯位準下，以關閉其環式振盪器之迴路 ，以及其一振盪信號VOSC，將會被固定至一低邏輯位準 下，以停止其振盪運作。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 53
當上述之致能信號ΕΝ，再次改變至其低邏輯位準會 時，其第-控制器區段4卜將會被激勵，以供應上述之偏 壓電流ici。同時地，其一脈波信號SET，將會自其脈波 產生器區段91輸出。此脈波信號SET，將會使其開關區段 61導通，以使其第二控制器區段81之輸出端子，連接至其 控制線VR，以及亦可激勵其第二控制器區段8ι，此第二 控制器區段81，將會充電其控制線VR，使至一與上述透 過其開關區段61之設定的振盪頻率控制信號▽11者相等之 電壓位準。 誠如上文所述，依據其第八實施例，藉由設定其第二 控制裔區段81之驅動力，使相較於上述驅動力因低電流消 耗運作等之要求而被限制很+的第一控制器區段41大甚多 ，其控制線VR之電壓位準，將可被充電至一與上述脈波 信號SET之輸出翻中的設定之振盈頻率控制信號vr者相 等之電壓位準。在此-情況t，較佳地，藉由調整上述偏 壓電流IC2之電流值，和上述輸出周期信號SET之輸出周 期，其一脈波周期tX02，將可被設定至一等於或超過其用 以充電其控制線VR之電壓位準使等於上述設定之振盪頻 率控制信號VR者的時間。 在此一情況中，該等第二控制器區段81和第一控制器 區段41，最好具有一由一些等效電路系統組件所構成之等 效電路系統。因此，其製造差異等所造成元件參數中之差 異，會同等地影嚮該等區段81和41兩者。在此等電路系統 相等之控制器區段81和4!中，彼等同等之偏壓條件，係就 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 580798
彼等元件參數中之差異而予以維持，以及彼等同等之作用 /效應將可被維持。此外，若其脈波產生器區段91和開關 區段61，係具有一些等效之電路系統組件，相對於其製造 差異等所造成元件參數中之差異，其控制器區段81和41兩 5 者、脈波產生器區段91、和開關區段61，可被設定使在變 化上具有一預定之相互關係，以及彼等同等之作用/效應 ，將相對於彼等元件參數中之差異，而可被維持。 特言之，其第一控制器區段41所輸出之設定的振盪頻 率控制信號VR之電壓位準，和其第二控制器區段81所輸 10 出之預定電壓，將總能被設定使具有一固定之相互關係。 而且，其脈波產生器區段91所輸出之脈波信號SET的脈波 周期tX02，和其第二控制器區段81之偏壓電流IC2，兩者 均具有一些有關PMOS電晶體之驅動力的相互關係。此相 互關係在此一情況中，係意謂當一驅動力很小時，其脈波 15 產生器區段91之延遲區段中的延遲時間tX02將會較長，以 及上述之偏壓電流IC2將會較小，以及當其偏壓電流IC2很 小時，上述之脈波周期tX02，將會變得較長，以及當上述 之偏壓電流IC2很大時，上述之脈波周期tX02，將會變得 較短。無論彼等元件參數中之差異如何，其控制線VR將 20 可在上述脈波信號SET之輸出周期期間被改變。 藉由其預設區段A21，在上述致能信號EN被改變至一 要被設定進一激勵狀態中之低邏輯位準時的脈波周期tX02 中，其控制線VR之電壓位準，將可快速地充電至一與上 述因其第二控制器區段81所致之設定的振盪頻率控制信號 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 55 580798
vr者相等之電壓位準。因此，其將有可能在一短返回時 間X02内，返回至其靜態之狀態。由於此短返回時間，除 一暫態性振盪頻率之短產生周期外，藉由快速改變至上述 設定之振盪頻率控制信號VR的電壓位準，其返回周期中 之暫態性振盪周期TS2，將可被設定使接近其靜態之狀態 中的振盪周期T0。 當上述之致能信號EN，變為一要被設定為激勵狀態 之低邏輯位準時，藉由上述預定之周期tX〇2的脈波信號 SET，上述電壓位準等於上述至設定之振盪頻率控制信號 10 VR者的預定信號，將可自其第二控制器區段81，供應至 其控制線VR。因此，當其第一控制器區段41，因上述致 能信號EN之激勵而被激勵時，其將有可能縮短其延遲時 間’直至其控制線VR之電壓位準，充電至上述等於其設 定之振盪頻率控制信號VR者的電壓位準為止，以及因而 15可縮短一振盪頻率在其激勵期間之·的不穩定周期。 其將有可能抑制其不穩定周期中之振盪頻率變動、其 緊接振盪頻率變動之電流消耗或電壓變動中的增加、和因 而所造成之錯誤運作。此實施例係適用於一以手提式裝置 業界為代表之能源節約用途，其中之運作狀態，可在一正 2〇常之使用狀態與-其中可使一斷電模態等中之電流消耗保 持很低的待命狀態中間做交換。 其中’在其第七或第八實施例中，可設置彼等债測器 區奴11、12、和13(第6、8、和12圖）或一延遲區段31(第13 圖）。因此，其變為有可能藉由偵測到其控制線¥11之電壓 0續次頁(翻說頸不敷使觸，請註記並使臟頁） 56
580798 位準已達至一預定之電壓位準，或定時其達至此預定之電 壓位準時的時間，來進一步確保消除緊接起動後之不穩定 性振盪運作。 特言之，在上述具有偵測器區段11、12、和13之配置 5 中，其控制線VR之電壓位準，係事先被偵測，以及當一 對應於一預定之振盪頻率的信號到達時，其振盪運作便可 被起動，或者其一振盪信號，可藉由控制其振盪器區段54 ，來加以輸出。當其控制器區段43或第一控制器區段41， · 因上述致能信號EN之激勵而被激勵時，藉由偵測其控制 10 線VR之電壓位準尚未達至上述等於其振盪頻率控制信號 VR者之電壓位準，其將有可能防止其激勵狀態中之不穩 定性振盈頻率的輸出。 在上述具有延遲區段31之配置中，其用以使其控制器 區段43或第一控制器區段41所輸出之振盪頻率控制信號 15 VR穩定至一設定值所需要的時間，可加入以作為一預定 之延遲時間。因此，其將有可能在其控制線VR之電壓位 φ 準穩定之時刻後，得到一穩定之振盪信號。 而且，其中，若一構成其延遲區段31之第二延遲區段 D2中的延遲單元r之CR延遲電路等，在設定上係對應於 20 一由其控制器區段43、第一控制器區段41、或第二控制器 區段81中之偏壓電流1C、IC1、或IC2的電流路徑等之電阻 性組件和一類似PMOS/NMOS電晶體、電阻性組件、或 接線電容器等電容性組件所構成的CR延遲電路系統之時 間常數，其一等於其控制線VR之電壓位準達至其穩定之 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 57 580798 _
壤明說明 狀態為止之時間的時間，可藉由其延遲區段31來加以定時 。此外，藉由配置其電路系統之延遲單元7：，使等於其控 制器區段43、第一控制器區段41、或第二控制器區段81者 ，其一等於其控制線VR之電壓位準達至其穩定之狀態為 5 止之時間的時間，將可加以定時。因此，其將有可能藉由 其延遲區段31處之一最佳時序，來定時一預定之延遲時間 第19圖中所顯示之第九實施例，係針對一所謂之電壓 控制型振盪器電路106，其可藉由控制一振盪器區段55之 10 驅動電源電壓，來設定一振盪頻率。其一控制器區段44， 係包括一列電阻性組件和一緩衝儲存器電路。此列電阻性 組件之預定位置中的電壓，係在其緩衝儲存器電路處之驅 動力加入後，施加作為其振盪器區段55之驅動電源電壓。 在其控制器區段44之電阻性組件列和緩衝儲存器電路中， 15 其NMOS電晶體TN6和TN7，各係設置在其電阻性組件列 和緩衝儲存器電路之電流路徑中，以及將會受到一在一反 相器元件處使一致能信號EN反相所得之信號的控制。 在上述致能信號EN變為一高邏輯位準之非激勵狀態 中，其電流路徑將會被關閉，以停止對其振盪器區段55之 20 電力供應，因而可停止其振盪運作。在上述致能信號EN 變為一低邏輯位準之激勵狀態中，其電流路徑將會成為導 通，而可供應電力給其振盪器區段55，因而可執行其振盪 運作。 而且，在其振盪器區段106，藉由提供一預設區段A1 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 58 580798
玖、發明說明 ……..户.…… .............y X «…·.U......>......'..................................................................... ......... ... 或A2，將可得到一些與第七或第八實施例者相等之作用/ 效應。此外，其亦可設置彼等偵測器區段11、12、和13( 第6、8、和12圖）或一延遲區段31(第13圖）。 第20和21圖係顯示上述設定之振盪頻率控制信號VR 5 的控制形式之修飾範例。其第七或第八實施例，係上述之 振盪器電路104或105，其係屬一電流控制型，其中之振盪 頻率，係使用上述作為其振盪器區段54處之驅動電源電流 的偏壓電流1C，來加以控制。其振盪器電路104或105，係 φ 一電路系統之範例，其中，就上述設定之振盪頻率控制信 10 號VR而言，其偏壓電流1C或IC1，係被轉換成一電壓值， 以及係藉由其控制器區段43或第一控制器區段41，傳遞至 其控制線VR，以及重新被轉換成一驅動電源電流，藉以 控制其振盪器區段54。 在第20圖之第一修飾範例中，係設置有一控制器區段 15 45和一振盪器區段56。其控制器區段45係具有一電路系統 ，其中，其第七或第八實施例之振盪器區段54中的PMOS · 電晶體TP7，係使合併進其控制器區段43或第一控制器區 段41中，以及一出自一由一PMOS電晶體所構成之電流鏡 射電路的偏壓電流1C之輸出，將會供應至一控制線VR。 20 其振盪器電路56係具有一電路系統，其中，已自其振盪器 區段54，移除上述之PMOS電晶體TP7，以及其控制線VR 所供應之偏壓電流，係直接被用作一驅動電源電流。 因此，由於該等控制器區段45與振盪器區段56間之界 面，係一偏壓電流1C，其相對於控制線VR之高電壓雜訊 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 59 580798 久、發明說明 m 缀發翻_参類義_難缀___ ____ 1_
容許度係很優異。 在第21圖之第二修飾範例中，其一振盪器區段57，係 設置來取代上述第一修飾範例（第20圖）之振盪器區段56。 此振盪器區段57，係具有一要受到一驅動電源電流之控制 5 的電路形式。其一傳遞經過一控制線VR之偏壓電流1C， 將會被一電阻性元件R，轉換成一電Μ信號。此被轉換成 之電壓信號，係經由一緩衝儲存器電路，供應作為一驅動 電源電壓。此係一適合提供給一其中之振盪頻率會受到上 · 述驅動電源電流之控制的振盪器區段57之電路形式，以及 10 可確保一相對於其控制線VR之電壓雜訊容許度。 而且，在其第一或第二修飾範例中，藉由提供一預設 區段Α1或Α2，將可得到一些與第七或第八實施例者相類 似之作用/效應。此外，其亦可設置彼等偵測器區段11、 12、和13(第6、8、和12圖）或一延遲區段31(第13圖）。 15 其第九實施例係一電路系統之範例，不同於一其中之 振盪頻率係受到一驅動電源電流之控制的電壓控制型之振 · 盪器電路，就上述設定之振盪頻率控制信號VR而言，其 驅動電源電壓，係由其控制器區段44，來加以控制。 藉由在該等半導體裝置1000(第22圖）或半導體記憶體 20 裝置2000(第23圖）中，設置以上所述之振盪器電路，在該 等半導體裝置1000或半導體記憶體裝置2000中，其一對應 於其振盪器電路100所輸出之振盪信號VOSC的電壓，可在 其作為電壓產生器電路之昇壓/負電源電路200處之激勵 信號ACT的激勵後，可既快速又穩定地加以產生出。在其 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 60 580798 發明說明
更新控制電路300處，其一對應於其振盪器電路100所輸出 之振盪信號VOSC的更新周期，可在上述激勵信號ACT之 激勵後，快速而穩定地加以控制。 因此，藉由使其運作被上述激勵信號ACT起動時之不 穩定性振盪信號VOSC的輸出周期，限制至一最小值，以 及縮短其昇壓/負電源電路200或更新控制電路300之不穩 定的運作周期，其將有可能緊接激勵後，立即執行一穩定 之電路運作。 φ 特言之，其將有可能防止一因輸出一不穩定之高頻振 10 盪信號VOSC所造成的大電流消耗、其電源電壓中緊接之 降低所造成的錯誤運作、和該等半導體裝置1000或半導體 記憶體裝置2000中因過量之電壓產生等所造成的可靠度問 題。此外，另一方面，其將有可能防止一不穩定之低頻振 盪信號VOSC的輸出所造成之電晶體特性中的變動、一雜 15 訊電阻緊接之惡化、或其半導體記憶體裝置2000中所儲存 之資料等的損失。其中，其電晶體之特性中的變動，或其 · 雜訊電阻之惡化，可能是其M0S電晶體内之反向閘極偏壓 等中的變動， 毋庸置疑的是，本發明並非受限於前述之實施例，以 20 及在不違離本發明之精神與範圍下，將可做成不同之改良 、變更、和修飾。 舉例而言，每一實施例係針對上述電流驅動型振盪器 電路。然而，本發明並非受限於此，以及其可同樣地被應 用至一電壓驅動型振盪器電路。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 61 580798
ίο 在該等電流和電壓式驅動型兩者之系統中，其一要被 控制之驅動電流或驅動電壓，在設置上可使在一高電源電 壓侧 > 或在一低電源電壓侧。此外，其可被設置在其高和 低電源電壓之兩側處。在此一情況中，毋庸置疑的是，其 控制器區段之電路系統，係依據一驅動電流或一驅動電壓 之嵌入位置，做適當之改變。此外，就上述用以控制一振 盪頻率之控制線VR的控制信號而言，其可就每一電流和 電壓信號做配置。其驅動電流、驅動電壓、控制電流、控 制電壓，可做適當之組合。在此一情況中，毋庸置疑的是 ，其控制器區段、偵測器區段、等等之電路系統，係依據 其驅動電流或驅動電壓之嵌入位置，做適當之改變。其他 類似上述致能信號EN之邏輯位準和其控制線之電壓位準 ，可做適當之改變。毋庸置疑的是，此一情況可藉由適當 改變其控制器區段、偵測器區段、等等之邏輯位準，來加 15 以處理。 就其振盪器區段處之振盪運作的啟動/停止而言，其 第一實施例所顯示之組成是，其中之環式振盪器的運作控 制，係由上述之致能信號EN來完成，以及上述振盈信號 VOSC之輸出控制，係由上述之偵測信號MON來完成。其 20 第二和第六實施例所顯示之範例是，其環式振盪器之運作 控制，係由上述致能信號EN與偵測信號MON或延遲信號D 之邏輯組成所產生的振盪起動信號ON來完成。然而，本 發明並非受限於此等實施例，以及就上述控制信號與啟動 /停止單元之組合而言，可採用一不同於此等所述之選擇 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 62 580798
、發明說明 組合 在前文之說明中，上述由振盪頻率控制信號VR所設 定之振盪頻率係使固定。然而，藉由改變其控制器區段處 之電阻性組件，上述振盪頻率控制信號VR之電壓位準， 5 可依據一電阻值來加以改變，藉以改變其振盪頻率。在此 一情況中，就一可變電阻而言，除其電阻性組件之交換外 ，其MOS電晶體之啟通電阻，可被用來改變一至其閘極端 子之偏壓。 0 其振盪器區段在說明上，係藉由其環式振盪器所構成 10 之情況。然而，本發明並非受限於此，任一雙穩多諧振盪 器、重復對電容器組件之充電/放電的系統、等等，均可 被使用，只要其具有可進行振盪運作有關之電路系統便可 此外，在其第八實施例中所設置之偵測器區段的情況中， 15 其係完成一種配置，其中，其第一控制器區段之信號輸出 VR，係與其第二控制器區段之信號輸出VR2做比較，以及 · 一出自其偵測器區段之偵測信號，可做交換及控制其開關 區段。 本發明可提供：上述之振盪器電路，其中，在此可控 20 制啟動/停止之振盪器電路的振盪之起動下的振盪頻率之 暫態性不穩定周期中，藉由停止其振盪運作，或防止任何 振盪信號之輸出，或藉由縮短此可控制啟動/停止之振盪 器電路的振盪之起動下的振盪頻率之暫態性不穩定周期， 一振盪電路隨後可穩定一振盪信號輸出之振盪頻率；上述 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 63
580798 之半導體裝置和半導體記憶體裝置；和該振盪器電路之控 制方法。 【圖式簡單說明】 第1圖係本發明之一第一原理圖； 5 第2圖係本發明之一第二原理圖； 第3圖係本發明之一第三原理圖； 第4圖係本發明之一第四原理圖； 第5圖係本發明之一第五原理圖； · 第6圖係顯示一第一實施例之電路圖； 10 第7圖係顯示上述第一實施例之運作波形； 第8圖係顯示一第二實施例之電路圖； 第9圖係顯示上述第二實施例之運作波形； 第10圖係顯示一第三實施例之電路圖（箝位器區段）； 第11圖係顯示_第四實施例之電路圖（箝位器區段）； 15 第12圖係顯示一第五實施例之電路圖（偵測器區段）； 第13圖係顯示一第六實施例之電路圖； · 第14圖係_示上述第六實施例之運作波形； 第15圖係顯示-第七實施例之電路圖； 第16圖係顯示上述第七實施例之運作波形； 2〇 第17圖係顯示一第八實施例之電路圖； 第18圖係_示上述H施例之運作波形； 第19圖係顯示一第九實施例之電路圖； 第20圖係- …、員不一些包括一預設區段之實施例的第一修 飾體之電路圖； 0續次頁（發明說明苜不齡庙阳吐 乃貝不敷使用時，請註記並使用續頁） 64 580798
砍、發明說明 第21圖係顯示一些包括一預設區段之實施例的第二修 飾體之電路圖； 第22圖係顯示一包括振盪器電路之半導體裝置的電路 圖； 5 第23圖係顯示一包括振盪器電路之半導體記憶體裝置 的電路圖； 第24圖係顯示一第一先存技藝之電路方塊圖； 第2 5圖係顯示上述第一先存技藝之第一特定範例的電 · 路圖， 10 第26圖係顯示上述第一先存技藝之第二特定範例的電 路圖； 第27圖係顯示上述第一先存技藝之第一和第二特定範 例的運作波形； 第28圖係顯示上述第一先存技藝之第三特定範例的電 15 路圖； 第2 9圖係顯示上述第一先存技藝之第三特定範例的運 · 作波形； 第30圖係顯示一第二先存技藝之電路圖；而 第31圖則係顯示上述第二先存技藝之運作波形。 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 65 580798
【圖式之主要元件代表符號表】 L.·偵測器區段 2···箝位器區段 3·.·延遲區段 4···控制器區段 4···第一控制器區段 5.··振盪器區段 6…開關區段 7···信號產生器區段 8…第二控制器區段 9···脈波產生器區段 11···偵測器區段 12···偵測器區段 13…偵測器區段 21···箝位器區段 22···箝位器區段 31…延遲區段 41·.·控制器區段 42···控制器區段 43··.控制器區段 44···控制器區段 45··.控制器區段 51 ·· •振盈器區段 52···振盪器區段 53.. .振盪器區段 54.. .振盪器區段 55.. .振盪器區段 56.. .振盪器區段 57…振盪器區段 61…開關區段
71·.·電位產生器電路 81···第二控制器區段 91···脈波產生器區段 100···振盪器電路 101···振盪器電路 102…振盪器電路 103···振盪器電路 104·..振盪器電路 105···振盪器電路 106…振盪器電路 200·.·昇壓/負電源電路 300···更新控制電路 400…内部電路 410···内部電路 410···控制器區段 420···控制器區段 5〇〇···記憶體晶格 0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 66 580798
钦3¾«爵.爾. .:¾雜:靈:途途敷:激議鑛j靈:¾惡凝搜翅安:籠5¾¾娩紅薄衫纖 500.. .振盪器區段 910…振盪器區段 920.. .脈波產生器區段 1000…半導體裝置 2000.. .半導體記憶體裝置 A1...預設區段 A2...預設區段 All...預設電路 A21...預設區段 D1...第一延遲區段 D2...第二延遲區段 INVUNV2·.·反相器元件 INV3...反相器元件 INV4...反相器元件 INV5...反相器元件 INV6...反相器元件 INV7…反相器元件 INV100-INV102…反相器元件 INV103...反相器元件 MM…單穩多諧振盪器 NA1...NAND 元件 NOR1...NOR 元件 NOR2...NOR 元件 NOR3...NOR 元件 NOR4...NOR 元件 NOR100...NOR 元件 R11...電阻性組件 R12...電阻性組件 R100...電阻性組件 S100…開關元件 S101…開關元件 S102…開關元件 SW...開關 SW1...傳輸閘 T1...傳輸閘 TN1...NMOS電晶體 TN2...NMOS電晶體 TN3...NMOS電晶體 TN4...NMOS電晶體 TN5...NMOS電晶體 TN6，TN7...NMOS電晶體 TP1...PMOS電晶體 TP2...PMOS電晶體 TP3...PMOS電晶體 TP4...PMOS電晶體 TP5...PMOS電晶體 TP7...PMOS電晶體 TP8...PMOS電晶體
0續次頁（發明說明頁不敷使用時，請註記並使用續頁） 67 580798 玖、發明說明
TP9，TP10."PMOS電晶體 TP100...PMOS電晶體 TP101...PMOS 電晶體 TP600...PMOS電晶體 VCC...電源電壓 VDD...電源電壓 VSS...接地電壓 VR...控制線 E...致能端子 R...電阻性元件 X...壓電振盪器 I*…延遲單元
68

Claims (1)

  1. 580798
    拾、申請專利範圍 6. 如申請專利範圍第5項之振盪器電路，其中之預定箝 位值，係一可在其振盪停止之狀態中，設定其振盪器 區段，或可控制而停止一振盪信號之輸出。 7. 一種振盪器電路，其係包括： 5 一振盪器區段，其可依據一振盪容許信號，而做 振盪運作； 一控制器區段，其可輸出一振盪頻率控制信號， 其可依據該振盪容許信號，來控制其振盪器區段之振 φ 盪頻率；和 10 一延遲區段，其可輸出一對應於一附加一預定之 •延遲時間的振盪容許信號之延遲信號，給其振盪區段 8. 如申請專利範圍第7項之振盪器電路，其中之預定延 遲時間，係等同於或長於其振盪頻率控制信號之信號 15 值達至一對應於其依據上述振盪容許信號之預定頻率 的信號值有關之時間。 · 9. 如申請專利範圍第7項之振盪器電路，其中之延遲區 段的結構，係與其可產生振盪頻率控制信號之電路結 構相等。 20 10.如申請專利範圍第1項之振盪器電路，其中之偵測器 區段，係包括至少一振盪運作之運作控制單元或一振 盪信號之輸出控制單元，以及該偵測信號，可控制至 少一運作，亦即，其藉由激勵其運作控制單元之振盪 運作的起始，或者其可在上述之振盪頻率控制信號， 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 70 蟹讀丨1:懸麵繁 由於上述之振盡容許信號賴，在其振盪可運作之狀 態下，指定其預定之振盡頻率的情況中，藉由激勵其 輪出控制單元，所做上述振盪信號之輸出。 如申請專利範圍第10項之振盪器電路，其中之振盪器 區段，係包括-可用U組成該等振篮容許信號和偵測 信號之信號組成區段，以及可依據此信號組成區段之 輸出信號，激勵至少一運作控制單元或輸出控制單元 12.如申請專利範圍第1〇項之振盪器電路，其中，在其振 10
    盪器區段中，上述之振盪容許信號，可激勵其運作控 制單元，以及上述之偵測信號，可激勵其輸出控制單 元。 13_如申請專利範圍第1項之振盪器電路，其中，上述驅 動電源電流所供電之振盪器區段，可控制其振盈頻率 ，以及上述之振盪頻率控制信號，係與上述驅動電源 電流或一可控制其用以供應上述驅動電源電流之固定 電流源的電流信號或電壓信號相等。 14. 如申請專利範圍第丨項之振盪器電路，其中，上述驅 動電源電壓所供電之振盪器區段，可控制其振蘯頻率 ，以及上述之振盪頻率控制信號，係與上述驅動電源 電壓或一可控制其用以供應上述驅動電源電壓之固定 電流源的電流信號或電壓信號相等。 15. —種振盪器電路，其係包括： 一振盡器區段，其可依據一振逢;控制信號，來進 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 71 580798 f合、申請專利範圍 ill ΙΙϋϋϋ
    行其振盪運作； 一控制器區段，其可於一振盪容許信號被激勵時 ，透過一控制線，輸出上述之振盪頻率控制信號，給 其振盈區段，和 5 —安排在一外部信號產生器電路與控制線間之開 關區段，此開關區段，可於上述之振盪容許信號被解 激時變為導通，以及可供應一來自其信號產生器電路 之預定信號，給其控制線。 φ 16. —種振盪器電路，其係包括： 10 一振盪器區段，其可依據一振盪控制信號，以其 振盪頻率，進行其振盪運作； 一第一控制器區段，其可於激勵一振盪容許信號 之際，經由一控制線，輸出上述之振盪頻率控制信號 ，給其振盪器區段； 15 一脈波產生器區段，其可於上述之振盪容許信號 被激勵時，輸出一脈波信號； φ 一第二控制器區段，其可輸出一預定之信號，此 第二控制器區段，係由上述之脈波信號，來加以激勵 ;和 20 一安排於該等第二控制器區段與控制線間之開關 區段，此開關區段，係由上述之脈波信號使其導通， 以及可供應上述預定之信號，給其控制線。 17. 如申請專利範圍第15項之振盪器電路，其中之預定信 號，係與上述對應於一預定之振盪頻率的振盪頻率控 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 72 580798
    制信號相等。 18·如申請專利範圍第16項之振盪器電路，其中之第二控 制區段之輸出驅動的驅動力，係高於其第一控制區段 者。 5 19.如申請專利範圍第16項之振盪器電路，其中之第一控 制區段之電路元件所構成的電路元件和電路結構，大 體上係與其第二控制區段者相同。 20. 如申請專利範圍第16項之振盪器電路，其中之脈波信 號將會繼續，直至上述對應於一預定之振盪頻率的振 10 盪頻率控制信號，自其第一控制器區段輸出為止。 21. 如申請專利範圍第15項之振盪器電路，其中係進一步 包括一偵測器區段，其可用以依據一已偵測到來自其 控制線之信號的偵測信號，來控制其振盪器區段。 22. 如申請專利範圍第21項之振盪器電路，其中之偵測器 15 區段，係包括一比較器區段，其可使一出自其控制線 之一信號，與一等於上述對應於一預定之振盪頻率的 振盪頻率控制信號之信號做比較。 23. 如申請專利範圍第15項之振盪器電路，其中係進一步 包括一延遲區段，其可用以輸出一對應於一附加一預 20 定之延遲時間的振盪容許信號之延遲信號，給其振盪 器區段，藉以控制其振盪器區段。 24. 如申請專利範圍第23項之振盪器電路，其中之延遲區 段之電路元件所構成的電路元件和電路結構，係與其 控制器區段之電路元件所構成的電路元件和電路結構 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 73 580798
    相等。 25. —種半導體裝置，其係包括： 一振盪器電路，此振盪器電路係包括： 一振盪器區段，其可依據一振盪容許信號，而做 5 振盪運作； 一控制器區段，其可輸出一振盪頻率控制信號， 其可依據該振盪容許信號，來控制其振盪器區段之振 盪頻率；和 一偵測器區段，其可用以偵測上述之振盪頻率控 10 制信號，以及可輸出一可依據一偵測結果來控制其振 盪器區段之偵測信號；和 一電壓產生器電路，其可響應其振盪器電路所輸 出之振盪信號，來產生電壓。 26. 如申請專利範圍第25項之半導體裝置，其中之電壓產 15 生器電路，係一可用以依據上述之振盪信號來產生昇 壓之昇壓產生器電路。 27. 如申請專利範圍第25項之半導體裝置，其中之電壓產 生器電路，係一可用以依據上述之振盪信號來產生負 電壓之負電壓產生器電路。 20 28. —種半導體記憶體裝置，其係包括： 一振盪器電路，此振盪器電路係包括： 一振盪器區段，其可依據一振盪容許信號，而做 振盪運作； 一控制器區段，其可輸出一振盪頻率控制信號， 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 74 580798
    _____ :顏㈣ 其可依據該振I容許信號，來控制趨向其振I器區段 之振盪頻率；和 一偵測器區段，其可用以偵測上述之振盪頻率控 制㈣，以及可輸出一可依據一偵測結果來控制其振 盪器區段之偵測信號；和 一電壓產生為電路，其可響應其振盪器電路所輸 出之振盈信號，來產生電壓。 Μ·如申請專利範圍第28項之半導體記憶體裝置，其中t # 電整產生器電路’係-可用以依據上述之振盡信號來 產生昇壓之昇壓產生器電路。 •如申明專利圍第28項之半導體記憶體裝置，其中之 電壓產生器電路，係一可用以依據上述之振盡信號來 產生負電壓之負電壓產生器電路。 3 1 · —種半導體記憶體裝置，其係包括： 一振盪器電路，此振盪器電路係包括： 一振盪器區段，其可依據一振盪容許信號，而做 · 振盪運作； 一控制器區段，其可輸出一振盪頻率控制信號， 其可依據該振盪容許信號，來控制趨向其振盪器區段 之振蓋頻率；和 一偵測器區段，其可用以偵測上述之振盪頻率控 制仏號，以及可輸出一可依據一偵測結果來控制其振 盪器區段之偵測信號；和 一更新控制電路，其可響應其振盪器電路所輸出 0續次頁（申請專麵頤不敷使用時，請註記雖臟頁） 580798
    拾、申請專利範圍 之振盪信號，來控制一更新周期。 32. —種振盪器電路之控制方法，此振盪器電路係包括： 一振盪器區段，其可依據一振盪容許信號來做振盪運 作；和一控制器區段，其可輸出一振盪頻率控制信號 5 ，其可依據該振盪容許信號，來控制其朝向振盪器區 段之振盪頻率，此種振盪器電路之控制方法所包括之 步驟有： 使上述之振盪頻率控制信號，依據上述之振盈容 許信號，而使其狀態自一初始狀態，改變至一預定之 10 、振盪頻率所指定的狀態；以及 ' 至少進行其振盪器區段之振盪運作的起始，或在 上述之振盪頻率控制信號，於其振盪可運作之狀態下 ，由於上述之振盪容許信號所致，而達至上述預定之 振盪頻率所指定的狀態後，所成之預定時序中，進行 15 —來自其振盪器區段之振盪信號的輸出。 33. 如申請專利範圍第32項之振盪器電路的控制方法，其 中之預定時序在偵測上，係藉由使上述振盪頻率控制 信號之信號值，與一對應於上述預定之振盪頻率的信 號值做比較。 20 34.如申請專利範圍第33項之振盪器電路的控制方法，其 中使上述振盪頻率控制信號之信號值與一對應於上述 預定之振盪頻率的信號值做比較的比較運作，係在其 由於振盪容許信號所致之振盪非運作狀態下被解激。 35.如申請專利範圍第33項之振盪器電路的控制方法，其 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 76 580798
    中之振盪頻率控制信號，係保持在一解激信號值中， 而不致達至其指示其由於振盪容許信號所致之振盪非 運作狀態下的預定振盪頻率。 36. 如申請專利範圍第32項之振盪器電路的控制方法，其 5 中之預定時序，係被設定為一在其出自振盪容許信號 之輸出的預定之延遲時間過去後所要採用的時序。 37. 如申請專利範圍第36項之振盪器電路的控制方法，其 中之預定延遲時間，係等同於或長於其振盪頻率控制 信號之信號值達至一對應於其依據上述振盪容許信號 10 之預定頻率的信號值有關之時間。 38. 如申請專利範圍第32項之振盪器電路的控制方法，其 中之振盪器區段'可在上述振盪容許信號所致之振盪 運作狀態下，起始其振盪運作，以及此振盪器區段， 可以其預定之時序，輸出一振盪信號。 15 39. —種振盪器電路之控制方法，其所包括之步驟有： 依據一振盪頻率控制信號，當進行其振盪運作時 ，於激勵一振盪容許信號之際，激勵其振盪頻率之控 制運作；以及 容許其控制狀態本身，能被轉變至上述預定之設 20 定狀態，以使其振盪頻率，應能被轉變成一設定值； 其中之控制狀態，係藉由一來自一外部信號產生 器區段的信號，於上述振盪容許信號被解激之際，而 被保持在其預定之狀態中。 40. —種振盪器電路之控制方法，其所包括之步驟有： 0續次頁（申請專利範圍頁不敷使用時，請註記並使用續頁） 77 580798
    依據一振盪頻率控制信號，當進行其振盪運作時 ，於激勵一振盪容許信號之際，激勵其振盪頻率之第 一控制運作；以及 容許其控制狀態本身，能被轉變至上述預定之設 5 定狀態，以使其振盪頻率，應能被轉變至一設定值； 其中之控制方法在控制上，可激勵其第二控制運 作，其可使該等控制狀態，能被轉變至其預定之狀態 ，以達一在上述振盪容許信號被激勵後方開始之預定 周期。 10 41.如申請專利範圍第39項之振盪器電路的控制方法，其 中之預定狀態，係等於上述預定之設定狀態。 42.如申請專利範圍第40項之振盪器電路的控制方法，其 中，自其第二控制運作轉變至其預定之狀態的轉變能 力，係高於自其第一控制運作本身轉變至其預定之設 15 定狀態的轉變能力。
    78
TW091123837A 2002-01-10 2002-10-16 Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit TW580798B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002003750A JP3742345B2 (ja) 2002-01-10 2002-01-10 オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置
JP2002140123A JP3925788B2 (ja) 2002-05-15 2002-05-15 オシレータ回路、該オシレータ回路を備えた半導体装置および半導体記憶装置、および該オシレータ回路の制御方法

Publications (1)

Publication Number Publication Date
TW580798B true TW580798B (en) 2004-03-21

Family

ID=26625481

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091123837A TW580798B (en) 2002-01-10 2002-10-16 Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit

Country Status (5)

Country Link
US (4) US6809605B2 (zh)
EP (3) EP2562934B1 (zh)
KR (1) KR100942217B1 (zh)
CN (1) CN1237718C (zh)
TW (1) TW580798B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI611727B (zh) * 2017-03-10 2018-01-11 矽誠科技股份有限公司 發光二極體驅動裝置及其信號調整模組
US10123383B1 (en) 2017-05-02 2018-11-06 Semisilicon Technology Corp. Light emitting diode driving apparatus and signal-adjusting module thereof

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4867674B2 (ja) * 2006-02-13 2012-02-01 ミツミ電機株式会社 半導体集積回路装置
US7429897B1 (en) * 2006-08-31 2008-09-30 Altera Corporation Wide operating-frequency range voltage controlled oscillators
US7642873B2 (en) * 2007-03-31 2010-01-05 Sandisk Corporation Method for enabling an oscillator circuit using transition detection
US7642874B2 (en) * 2007-03-31 2010-01-05 Sandisk Corporation Oscillator circuit with transition detection enable
JP4960807B2 (ja) * 2007-08-28 2012-06-27 セイコーインスツル株式会社 可変周波数発振回路
US8258830B2 (en) * 2009-01-20 2012-09-04 Mediatek Inc. Methods for calibrating gated oscillator and oscillator circuit utilizing the same
KR20110002381A (ko) * 2009-07-01 2011-01-07 삼성전자주식회사 발진 회로 및 그 발진 회로를 포함한 반도체 장치
GB2472030B (en) * 2009-07-22 2011-11-02 Wolfson Microelectronics Plc Real-time clock
US8164392B2 (en) * 2010-04-26 2012-04-24 Juniper Networks, Inc. Error-free startup of low phase noise oscillators
US9310240B2 (en) 2011-03-22 2016-04-12 Seiko Epson Corporation Circuit device, integrated circuit and detection device
US8994458B2 (en) * 2011-11-08 2015-03-31 Qualcomm Incorporated Oscillator based frequency locked loop
CN103716931B (zh) * 2012-10-05 2016-08-10 松下电器产业株式会社 高频介质加热用电力控制装置
CN103248320A (zh) * 2013-05-27 2013-08-14 苏州贝克微电子有限公司 带有开关电容频率控制和频率设置电阻的精密振荡器电路和方法
KR102027711B1 (ko) 2015-09-02 2019-10-01 마이크론 테크놀로지, 인크. 온도 독립적 발진기를 위한 장치 및 방법
CN110798948B (zh) * 2020-01-03 2020-04-14 普诚创智（成都）科技有限公司 一种取代外置积分电容的集成电路及led恒流驱动电路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6068413A (ja) 1983-09-22 1985-04-19 Nec Corp 集積回路
JPH0298247A (ja) * 1988-10-05 1990-04-10 Fujitsu Ltd 回線監視方式
US4912435A (en) * 1988-10-28 1990-03-27 Dallas Semiconductor Corporation Low-voltage oscillator with separate startup mode
US5126695A (en) * 1989-06-14 1992-06-30 Seiko Epson Corporation Semiconductor integrated circuit device operated with an applied voltage lower than required by its clock oscillator
JPH0367316A (ja) 1989-08-05 1991-03-22 Mitsubishi Electric Corp クロック発生回路
JPH04259986A (ja) 1991-02-14 1992-09-16 Fujitsu Ltd 半導体記憶装置
JPH05259825A (ja) 1992-02-28 1993-10-08 Nec Corp クロック発生回路
JPH05303656A (ja) 1992-04-27 1993-11-16 Nec Ic Microcomput Syst Ltd 発振回路
US5355097A (en) * 1992-09-11 1994-10-11 Cypress Semiconductor Corporation Potentiometric oscillator with reset and test input
JPH06285222A (ja) * 1993-03-31 1994-10-11 Ace Denken:Kk パチンコ機の役物用始動チャッカー
US5548249A (en) * 1994-05-24 1996-08-20 Matsushita Electric Industrial Co., Ltd. Clock generator and method for generating a clock
JPH0830351A (ja) 1994-07-11 1996-02-02 Hitachi Ltd マイクロプロセッサ
JPH09326679A (ja) 1996-06-07 1997-12-16 Oki Micro Design Miyazaki:Kk クロック発生回路
JP2921494B2 (ja) 1996-06-13 1999-07-19 日本電気株式会社 発振回路
JP3176296B2 (ja) 1996-09-27 2001-06-11 山形日本電気株式会社 クロック信号発生回路
JP3378457B2 (ja) * 1997-02-26 2003-02-17 株式会社東芝 半導体装置
JP3446602B2 (ja) 1998-04-16 2003-09-16 セイコーエプソン株式会社 圧電発振器、発振器調整システムおよび発振器調整方法
JPH11317623A (ja) 1998-05-01 1999-11-16 Seiko Epson Corp 圧電発振器、発振器調整システムおよび発振器調整方法
JP2000036732A (ja) * 1998-07-17 2000-02-02 Mitsubishi Electric Corp パワーオンリセット回路並びに半導体装置
US6084483A (en) * 1999-03-10 2000-07-04 Lexar Media, Inc. Internal oscillator circuit including a ring oscillator controlled by a voltage regulator circuit
JP2001148612A (ja) * 1999-11-18 2001-05-29 Seiko Epson Corp 圧電発振器及び電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI611727B (zh) * 2017-03-10 2018-01-11 矽誠科技股份有限公司 發光二極體驅動裝置及其信號調整模組
US10123383B1 (en) 2017-05-02 2018-11-06 Semisilicon Technology Corp. Light emitting diode driving apparatus and signal-adjusting module thereof

Also Published As

Publication number Publication date
KR100942217B1 (ko) 2010-02-11
CN1431779A (zh) 2003-07-23
US7239210B2 (en) 2007-07-03
EP1328065A2 (en) 2003-07-16
EP1328065B1 (en) 2013-03-27
US6809605B2 (en) 2004-10-26
US20030128076A1 (en) 2003-07-10
CN1237718C (zh) 2006-01-18
EP2562934A3 (en) 2013-03-13
US20050030113A1 (en) 2005-02-10
EP2566052B1 (en) 2014-07-23
EP1328065A3 (en) 2005-07-20
EP2562934B1 (en) 2014-09-10
EP2566052A3 (en) 2013-03-13
KR20030061291A (ko) 2003-07-18
US7492232B2 (en) 2009-02-17
US20060152291A1 (en) 2006-07-13
EP2566052A2 (en) 2013-03-06
EP2562934A2 (en) 2013-02-27
US20070222531A1 (en) 2007-09-27
US7042300B2 (en) 2006-05-09

Similar Documents

Publication Publication Date Title
TW580798B (en) Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
TWI287794B (en) Internal voltage generators for semiconductor memory devices
JP2902434B2 (ja) 半導体集積回路内の電圧変換回路
US20020075063A1 (en) Frequency adaptive negative voltage generator
JPH09128978A (ja) 半導体メモリ装置のデータ出力バッファ
US20100164565A1 (en) Semiconductor start control device, method, and system
US6977828B2 (en) DC-DC converter applied to semiconductor device
US6667662B2 (en) Oscillator circuit of internal power generator circuit and control method thereof
JP3902769B2 (ja) 降圧電圧出力回路
JP2008259420A (ja) 半導体基板用のチャージポンプ
JPH09320267A (ja) 昇圧回路の駆動方法および昇圧回路
JP3925788B2 (ja) オシレータ回路、該オシレータ回路を備えた半導体装置および半導体記憶装置、および該オシレータ回路の制御方法
JPH09294367A (ja) 電圧供給回路
JP4159570B2 (ja) オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置
JP3742345B2 (ja) オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置
JPH05336736A (ja) 半導体集積回路の内部電圧発生装置
JP3093140B2 (ja) 無安定マルチバイブレータ
JP2004056472A (ja) 発振回路
JP2013106463A (ja) チャージポンプ回路およびそれを用いた半導体装置
JP2005259222A (ja) 電源電圧発生回路及び電源電圧発生回路を含む半導体装置
JP2004165872A (ja) 発振停止検出装置
JP2002058236A (ja) チャージポンプ、ダイナミックレギュレータ、およびチャージポンプ装置で使用するためのクロック信号を発生するための方法
JPH02277317A (ja) 発振回路
JPH098613A (ja) 発振回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees