JP2002199703A - 集積回路装置用昇圧回路 - Google Patents
集積回路装置用昇圧回路Info
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Abstract
(57)【要約】
【課題】 電源電圧の変化に対するブースタ回路の出力
電圧の影響を最小化できる集積回路装置用昇圧回路を提
供すること。 【解決手段】 ブースタ回路１１０と、電圧検出回路１
２２と、パルス発生回路１２４と、放電回路１２６とを
含む。ブースタ回路はブースティング制御信号に応じて
動作し、第１供給電圧とこの第１供給電圧より低い第２
供給電圧を利用して第１供給電圧より高い昇圧電圧を発
生する。電圧検出回路はブースティング制御信号の活性
化に応じて動作し、昇圧電圧のレベル変化を示す電圧検
出信号を発生し、パルス発生回路は電圧検出信号の電圧
レベルに対応するパルス信号を発生する。そして、放電
回路はパルス信号の活性化区間の間、ブースタ回路に昇
圧電圧の放電のための放電経路を提供する。
電圧の影響を最小化できる集積回路装置用昇圧回路を提
供すること。 【解決手段】 ブースタ回路１１０と、電圧検出回路１
２２と、パルス発生回路１２４と、放電回路１２６とを
含む。ブースタ回路はブースティング制御信号に応じて
動作し、第１供給電圧とこの第１供給電圧より低い第２
供給電圧を利用して第１供給電圧より高い昇圧電圧を発
生する。電圧検出回路はブースティング制御信号の活性
化に応じて動作し、昇圧電圧のレベル変化を示す電圧検
出信号を発生し、パルス発生回路は電圧検出信号の電圧
レベルに対応するパルス信号を発生する。そして、放電
回路はパルス信号の活性化区間の間、ブースタ回路に昇
圧電圧の放電のための放電経路を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路装置に係
り、より詳細には、集積回路装置用昇圧回路に関するも
のである。
り、より詳細には、集積回路装置用昇圧回路に関するも
のである。
【０００２】
【従来の技術】集積回路装置のうち不揮発性半導体メモ
リ装置、特にフラッシュメモリ装置は、バッテリを利用
した応用分野のうち個人携帯端末器（ＰＤＡ）、携帯電
話等に活用されて急激な市場膨張が予想されている。そ
の際、低消費電力を達成するために、バッテリ電源を利
用するフラッシュメモリ装置の低電源電圧化が重要な改
善事項になる。このような低電源電圧化によって応用機
器の待機使用時間の延長及び軽量化等の付加的な目的を
達成できる。
リ装置、特にフラッシュメモリ装置は、バッテリを利用
した応用分野のうち個人携帯端末器（ＰＤＡ）、携帯電
話等に活用されて急激な市場膨張が予想されている。そ
の際、低消費電力を達成するために、バッテリ電源を利
用するフラッシュメモリ装置の低電源電圧化が重要な改
善事項になる。このような低電源電圧化によって応用機
器の待機使用時間の延長及び軽量化等の付加的な目的を
達成できる。
【０００３】低電源電圧化に従って、集積回路装置に使
用する内部電圧は外部から供給される電源電圧より高く
なる。従って、集積回路装置の内部には内部的に高い電
圧（以下、“高電圧”又は“昇圧電圧”と呼ぶ）を発生
できるブースティングスキームを利用した昇圧回路が採
用されてきた。昇圧電圧を発生するためのブースティン
グスキームを採用する場合、昇圧電圧が電源電圧の変動
に関係なく一定に維持されることが望ましい。もし、電
源電圧の変動に比例して昇圧回路を通じて出力される昇
圧電圧が大幅に可変されると、集積回路装置の内部の論
理回路を構成する要素、即ち、ＭＯＳトランジスタに対
する印加電圧が大幅に変わり、これは集積回路装置で深
刻な間違いを発生させる。例えば、超高電圧が印加され
る場合、集積回路装置の内部のｐ／ｎ接合に降伏電圧以
上の電圧が印加されるに従って、欠陥が発生される。ま
た、ＭＯＳトランジスタの絶縁膜の劣化現象または消費
電流量の急激な増加現象が発生する。従って、電源電圧
の変化時、昇圧回路を通じて生成される昇圧電圧の変動
をできるだけ抑制するために様々な技術が提案されてき
た。
用する内部電圧は外部から供給される電源電圧より高く
なる。従って、集積回路装置の内部には内部的に高い電
圧（以下、“高電圧”又は“昇圧電圧”と呼ぶ）を発生
できるブースティングスキームを利用した昇圧回路が採
用されてきた。昇圧電圧を発生するためのブースティン
グスキームを採用する場合、昇圧電圧が電源電圧の変動
に関係なく一定に維持されることが望ましい。もし、電
源電圧の変動に比例して昇圧回路を通じて出力される昇
圧電圧が大幅に可変されると、集積回路装置の内部の論
理回路を構成する要素、即ち、ＭＯＳトランジスタに対
する印加電圧が大幅に変わり、これは集積回路装置で深
刻な間違いを発生させる。例えば、超高電圧が印加され
る場合、集積回路装置の内部のｐ／ｎ接合に降伏電圧以
上の電圧が印加されるに従って、欠陥が発生される。ま
た、ＭＯＳトランジスタの絶縁膜の劣化現象または消費
電流量の急激な増加現象が発生する。従って、電源電圧
の変化時、昇圧回路を通じて生成される昇圧電圧の変動
をできるだけ抑制するために様々な技術が提案されてき
た。
【０００４】昇圧電圧の変動を抑制するための技術の１
つはブースティングスキームに使用するキャパシタの数
を制御するものであり、ＩＥＥＥ１９９６ Ｓｙｐｏｓ
ｉｕｍ Ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅ
ｓｔ Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ． ｐ
ｐ．１７２−１７３に“Ａ ２．７Ｖ Ｏｎｌｙ ８Ｍ
ｂ×１６ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ”の名称
で発表された。論文に掲載された昇圧回路を図１に示
す。
つはブースティングスキームに使用するキャパシタの数
を制御するものであり、ＩＥＥＥ１９９６ Ｓｙｐｏｓ
ｉｕｍ Ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅ
ｓｔ Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ． ｐ
ｐ．１７２−１７３に“Ａ ２．７Ｖ Ｏｎｌｙ ８Ｍ
ｂ×１６ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ”の名称
で発表された。論文に掲載された昇圧回路を図１に示
す。
【０００５】図１を参照すると、従来の昇圧回路はブー
スタ１０と制御ロジック１２で構成される。ブースタ１
０は２つのインバータ２０，２４と、２つのキャパシタ
２２，２６と、ＰＭＯＳトランジスタ２８とで構成さ
れ、図に示すように接続される。ブースタ１０は制御信
号ＫＣＫ／のローハイ遷移に応じて電源電圧ＶＣＣより
高い昇圧電圧ＶＰＰを発生する。制御ロジック１２は制
御信号Ｖｃｄｅｔに従ってブースタ１０のインバータ２
０，２４を個別的に選択することによって、ブースタ１
０に使用されるキャパシタの数を決定する。ここで、制
御信号Ｖｃｄｅｔの電圧レベルは電圧分配器（図示しな
い）を通じて昇圧電圧ＶＰＰを分配することによって決
定できる。
スタ１０と制御ロジック１２で構成される。ブースタ１
０は２つのインバータ２０，２４と、２つのキャパシタ
２２，２６と、ＰＭＯＳトランジスタ２８とで構成さ
れ、図に示すように接続される。ブースタ１０は制御信
号ＫＣＫ／のローハイ遷移に応じて電源電圧ＶＣＣより
高い昇圧電圧ＶＰＰを発生する。制御ロジック１２は制
御信号Ｖｃｄｅｔに従ってブースタ１０のインバータ２
０，２４を個別的に選択することによって、ブースタ１
０に使用されるキャパシタの数を決定する。ここで、制
御信号Ｖｃｄｅｔの電圧レベルは電圧分配器（図示しな
い）を通じて昇圧電圧ＶＰＰを分配することによって決
定できる。
【０００６】回路動作において、昇圧電圧ＶＰＰの増加
に従って制御信号Ｖｃｄｅｔの電圧レベルが増加する
と、制御ロジック１２はブースタ１０に使用したインバ
ータ２０，２４のうち１つをディセーブルさせる。即
ち、１つのキャパシタを利用してブースティング動作が
行われるので、昇圧電圧ＶＰＰは概略的に半分減少す
る。もし、昇圧電圧ＶＰＰが低くなると、制御ロジック
１２はディセーブルされたインバータをイネーブルさせ
る。即ち、２つのキャパシタを利用してブースティング
動作をするので、昇圧電圧ＶＰＰは再び増加する。
に従って制御信号Ｖｃｄｅｔの電圧レベルが増加する
と、制御ロジック１２はブースタ１０に使用したインバ
ータ２０，２４のうち１つをディセーブルさせる。即
ち、１つのキャパシタを利用してブースティング動作が
行われるので、昇圧電圧ＶＰＰは概略的に半分減少す
る。もし、昇圧電圧ＶＰＰが低くなると、制御ロジック
１２はディセーブルされたインバータをイネーブルさせ
る。即ち、２つのキャパシタを利用してブースティング
動作をするので、昇圧電圧ＶＰＰは再び増加する。
【０００７】図２は電源電圧変化及び昇圧電圧変化の関
係を示す図である。
係を示す図である。
【０００８】図２を参照すると、電源電圧がＶＣＣ１と
ＶＣＣ２との間の範囲に存在する場合、ブースタ１０の
キャパシタ２２，２６が全部使用されるように制御ロジ
ック１２が設計される。電源電圧がＶＣＣ２とＶＣＣ３
との間の範囲に存在する場合、ブースタ１０のキャパシ
タ２２，２６のうちいずれか１つが使用されるように制
御ロジック１２が設計される。前者の場合、ブースタ１
０の出力電圧、即ち、昇圧電圧ＶＰＰは２つのキャパシ
タを利用してブースティング動作をするに従って、ＶＰ
Ｐ１とＶＰＰ２の間に存在する。後者の場合、ブースタ
１０の出力電圧ＶＰＰは１つのキャパシタを利用してブ
ースティング動作をするので、ＶＰＰ２とＶＰＰ１の間
に存在する。
ＶＣＣ２との間の範囲に存在する場合、ブースタ１０の
キャパシタ２２，２６が全部使用されるように制御ロジ
ック１２が設計される。電源電圧がＶＣＣ２とＶＣＣ３
との間の範囲に存在する場合、ブースタ１０のキャパシ
タ２２，２６のうちいずれか１つが使用されるように制
御ロジック１２が設計される。前者の場合、ブースタ１
０の出力電圧、即ち、昇圧電圧ＶＰＰは２つのキャパシ
タを利用してブースティング動作をするに従って、ＶＰ
Ｐ１とＶＰＰ２の間に存在する。後者の場合、ブースタ
１０の出力電圧ＶＰＰは１つのキャパシタを利用してブ
ースティング動作をするので、ＶＰＰ２とＶＰＰ１の間
に存在する。
【０００９】
【発明が解決しようとする課題】前述した昇圧回路によ
ると、ブースティング動作に使用されるキャパシタの数
が変化するに従って（又は、電源電圧が変化するに従っ
て）、昇圧電圧ＶＰＰが大幅に変化する。これは集積回
路装置の動作が不安定になることを意味する。従って、
集積回路装置の安定した動作を保障するためには、電源
電圧変動の影響が少ない昇圧回路が要求される。
ると、ブースティング動作に使用されるキャパシタの数
が変化するに従って（又は、電源電圧が変化するに従っ
て）、昇圧電圧ＶＰＰが大幅に変化する。これは集積回
路装置の動作が不安定になることを意味する。従って、
集積回路装置の安定した動作を保障するためには、電源
電圧変動の影響が少ない昇圧回路が要求される。
【００１０】本発明は、電源電圧の変化に従って可変さ
れる昇圧電圧の変化幅を抑制できる集積回路装置用昇圧
回路を提供することを目的とする。
れる昇圧電圧の変化幅を抑制できる集積回路装置用昇圧
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の集積回路装置用
昇圧装置は、ブースタ回路、電圧検出回路、パルス発生
回路及び放電回路を含む。ブースタ回路はブースティン
グ制御信号に応じて動作し、第１供給電圧とこの第１供
給電圧より低い第２供給電圧を利用して第１供給電圧よ
り高い昇圧電圧を発生する。電圧検出回路はブースティ
ング制御信号の活性化に応じて動作し、昇圧電圧のレベ
ル変化を示す電圧検出信号を発生し、パルス発生回路は
電圧検出信号の電圧レベルに対応するパルス信号を発生
する。そして、放電回路はパルス信号の活性化の区間の
間、ブースタ回路に昇圧電圧の放電のための放電経路を
提供する。
昇圧装置は、ブースタ回路、電圧検出回路、パルス発生
回路及び放電回路を含む。ブースタ回路はブースティン
グ制御信号に応じて動作し、第１供給電圧とこの第１供
給電圧より低い第２供給電圧を利用して第１供給電圧よ
り高い昇圧電圧を発生する。電圧検出回路はブースティ
ング制御信号の活性化に応じて動作し、昇圧電圧のレベ
ル変化を示す電圧検出信号を発生し、パルス発生回路は
電圧検出信号の電圧レベルに対応するパルス信号を発生
する。そして、放電回路はパルス信号の活性化の区間の
間、ブースタ回路に昇圧電圧の放電のための放電経路を
提供する。
【００１２】このような装置によると、ブースタ回路の
出力電圧が安定化されるようにブースタ回路の出力電圧
を検出し、検出された電圧に従ってブースタ回路の出力
電圧を放電できる。
出力電圧が安定化されるようにブースタ回路の出力電圧
を検出し、検出された電圧に従ってブースタ回路の出力
電圧を放電できる。
【００１３】
【発明の実施の形態】以下、添付した図を参照して本発
明の望ましい実施形態を詳細に説明する。
明の望ましい実施形態を詳細に説明する。
【００１４】図３は本発明による集積回路装置用昇圧回
路を示す構成図である。
路を示す構成図である。
【００１５】図３を参照すると、本発明の昇圧回路１０
０はブースタ回路１１０及び電圧クランプ回路（また
は、電圧安定化回路）１２０を含む。ブースタ回路１１
０はブースティング制御信号ＰＢＳＴに応じて動作し、
第１供給電圧（または、電源電圧）ＶＣＣと電源電圧Ｖ
ＣＣより低い第２供給電圧（または、接地電圧）ＧＮＤ
を利用して電源電圧ＶＣＣより高い昇圧電圧ＶＰＰを発
生する。電圧クランプ回路１２０はブースタ回路１１０
の出力端ＶＰＰに接続され、ブースティング制御信号Ｐ
ＢＳＴに応じて電源電圧ＶＣＣに従って変化する昇圧電
圧ＶＰＰを目標電圧にクランプする。電圧クランプ回路
１２０は電圧検出回路１２２、パルス発生回路１２４、
そして放電回路１２６とを含む。
０はブースタ回路１１０及び電圧クランプ回路（また
は、電圧安定化回路）１２０を含む。ブースタ回路１１
０はブースティング制御信号ＰＢＳＴに応じて動作し、
第１供給電圧（または、電源電圧）ＶＣＣと電源電圧Ｖ
ＣＣより低い第２供給電圧（または、接地電圧）ＧＮＤ
を利用して電源電圧ＶＣＣより高い昇圧電圧ＶＰＰを発
生する。電圧クランプ回路１２０はブースタ回路１１０
の出力端ＶＰＰに接続され、ブースティング制御信号Ｐ
ＢＳＴに応じて電源電圧ＶＣＣに従って変化する昇圧電
圧ＶＰＰを目標電圧にクランプする。電圧クランプ回路
１２０は電圧検出回路１２２、パルス発生回路１２４、
そして放電回路１２６とを含む。
【００１６】電圧検出回路１２２は昇圧電圧ＶＰＰを取
り込むように接続され、ブースティング制御信号ＰＢＳ
Ｔに応じて昇圧電圧ＶＰＰレベルを検出する。電圧検出
回路１２２は昇圧電圧ＶＰＰが所定しきい値電圧を超過
する時、昇圧電圧の増加に比例する（または、追従す
る）電圧レベルを有する検出電圧信号ＶＤＥＴを出力す
る。パルス発生回路１２４は検出電圧信号ＶＤＥＴの電
圧レベルが所定しきい値電圧より高い区間の間、活性化
されるパルス信号ＰＬを発生する。放電回路１２６は昇
圧電圧が低くなるようにパルス発生回路１２４から出力
されるパルス信号ＰＬの活性化の区間の間、放電動作を
実行する。
り込むように接続され、ブースティング制御信号ＰＢＳ
Ｔに応じて昇圧電圧ＶＰＰレベルを検出する。電圧検出
回路１２２は昇圧電圧ＶＰＰが所定しきい値電圧を超過
する時、昇圧電圧の増加に比例する（または、追従す
る）電圧レベルを有する検出電圧信号ＶＤＥＴを出力す
る。パルス発生回路１２４は検出電圧信号ＶＤＥＴの電
圧レベルが所定しきい値電圧より高い区間の間、活性化
されるパルス信号ＰＬを発生する。放電回路１２６は昇
圧電圧が低くなるようにパルス発生回路１２４から出力
されるパルス信号ＰＬの活性化の区間の間、放電動作を
実行する。
【００１７】もし、ブースタ回路１１０から出力された
昇圧電圧ＶＰＰが放電動作によって次第に減少し、要求
される目標電圧に到達すると、電圧検出回路１２２の入
力電圧も減少する。電圧検出回路１２２の入力電圧に比
例して減少する検出電圧ＶＤＥＴがパルス発生回路１２
４に入力されても、パルス信号ＰＬは発生されない。結
果的に、放電回路１２６は昇圧電圧の放電動作を停止す
るように非活性化される。
昇圧電圧ＶＰＰが放電動作によって次第に減少し、要求
される目標電圧に到達すると、電圧検出回路１２２の入
力電圧も減少する。電圧検出回路１２２の入力電圧に比
例して減少する検出電圧ＶＤＥＴがパルス発生回路１２
４に入力されても、パルス信号ＰＬは発生されない。結
果的に、放電回路１２６は昇圧電圧の放電動作を停止す
るように非活性化される。
【００１８】図４は本発明による昇圧回路１００の望ま
しい具体的回路図を示す。
しい具体的回路図を示す。
【００１９】図４を参照すると、ブースタ回路１１０は
インバータ４０６，４１４，４２６と、ＰＭＯＳトラン
ジスタ４０８，４１６，４２０，４２８と、ＮＭＯＳト
ランジスタ４１０，４２４と、デプレッション型ＭＯＳ
トランジスタ４１８，４３０と、キャパシタ４１２，４
２２とで構成され、図に示すように接続される。このブ
ースタ回路１１０は１９９９年２月の第６回韓国半導体
学術大会で“Ｑｕｉｃｋ Ｄｏｕｂｌｅ Ｂｏｏｔｓｔ
ｒａｐｐｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｗｏｒｄ Ｌ
ｉｎｅ ｏｆ １．８Ｖ Ｏｎｌｙ １６Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ”の名称で発表された。このような
ブースタ回路１１０の代わりに他の形態のブースタ回路
を使用することができることは当業者には周知である。
インバータ４０６，４１４，４２６と、ＰＭＯＳトラン
ジスタ４０８，４１６，４２０，４２８と、ＮＭＯＳト
ランジスタ４１０，４２４と、デプレッション型ＭＯＳ
トランジスタ４１８，４３０と、キャパシタ４１２，４
２２とで構成され、図に示すように接続される。このブ
ースタ回路１１０は１９９９年２月の第６回韓国半導体
学術大会で“Ｑｕｉｃｋ Ｄｏｕｂｌｅ Ｂｏｏｔｓｔ
ｒａｐｐｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｗｏｒｄ Ｌ
ｉｎｅ ｏｆ １．８Ｖ Ｏｎｌｙ １６Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ”の名称で発表された。このような
ブースタ回路１１０の代わりに他の形態のブースタ回路
を使用することができることは当業者には周知である。
【００２０】続いて図４を参照すると、電圧検出回路１
２２はインバータ４３２と、ＰＭＯＳトランジスタ４３
４と、電圧分配器（分圧回路）４３８とで構成される。
ＰＭＯＳトランジスタ４３４はインバータ４３２を通じ
て印加されるブースティング制御信号ＰＢＳＴに従って
ターンオン／オフされ、昇圧電圧ＶＰＰを取り込むよう
に接続されたソース及び電圧分配器４３８に接続された
ドレインを有する。インバータ４３２には動作電圧とし
て昇圧電圧ＶＰＰが供給される。電圧分配器４３８は３
つのエンハンスメント型ＮＭＯＳトランジスタ４４０，
４４２，４４４と抵抗４４６で構成される。ＮＭＯＳト
ランジスタ４４０，４４２，４４４の電流通路はＰＭＯ
Ｓトランジスタ４３４のドレインとノードＡとの間に直
列接続され、同トランジスタのゲートはＮＭＯＳトラン
ジスタ４４０，４４２，４４４がダイオードとして動作
するように接続される。
２２はインバータ４３２と、ＰＭＯＳトランジスタ４３
４と、電圧分配器（分圧回路）４３８とで構成される。
ＰＭＯＳトランジスタ４３４はインバータ４３２を通じ
て印加されるブースティング制御信号ＰＢＳＴに従って
ターンオン／オフされ、昇圧電圧ＶＰＰを取り込むよう
に接続されたソース及び電圧分配器４３８に接続された
ドレインを有する。インバータ４３２には動作電圧とし
て昇圧電圧ＶＰＰが供給される。電圧分配器４３８は３
つのエンハンスメント型ＮＭＯＳトランジスタ４４０，
４４２，４４４と抵抗４４６で構成される。ＮＭＯＳト
ランジスタ４４０，４４２，４４４の電流通路はＰＭＯ
Ｓトランジスタ４３４のドレインとノードＡとの間に直
列接続され、同トランジスタのゲートはＮＭＯＳトラン
ジスタ４４０，４４２，４４４がダイオードとして動作
するように接続される。
【００２１】動作において、ブースティング制御信号Ｐ
ＢＳＴがローレベルからハイレベルに遷移する時、ＰＭ
ＯＳトランジスタ４３４はインバータ４３２を通じて印
加されるブースティング制御信号ＰＢＳＴのハイロー遷
移によってターンオンされる。その結果として、電圧検
出回路１２２を構成する経路上に昇圧電圧ＶＰＰが入力
される。もし、昇圧電圧ＶＰＰがダイオード接続された
ＮＭＯＳトランジスタ４４０，４４２，４４４のしきい
値電圧の合計に対応する電圧より低いと、ダイオード接
続されたＮＭＯＳトランジスタ４４０，４４２，４４４
の経路は導通されない。これに対して、昇圧電圧ＶＰＰ
がダイオード接続されたＮＭＯＳトランジスタ４４０，
４４２，４４４のしきい値電圧の合計に対応する電圧よ
り高いと、ダイオード接続されたＮＭＯＳトランジスタ
４４０，４４２，４４４の経路は導通される。後者の場
合、ノードＡの電圧は抵抗４４６の作用によって昇圧電
圧ＶＰＰの一部分になる。即ち、昇圧電圧ＶＰＰが電圧
分配器４３８によって分配され、分配された電圧ＶＤＥ
Ｔは昇圧電圧ＶＰＰレベルを検出した結果としてパルス
発生回路１２４に提供される。
ＢＳＴがローレベルからハイレベルに遷移する時、ＰＭ
ＯＳトランジスタ４３４はインバータ４３２を通じて印
加されるブースティング制御信号ＰＢＳＴのハイロー遷
移によってターンオンされる。その結果として、電圧検
出回路１２２を構成する経路上に昇圧電圧ＶＰＰが入力
される。もし、昇圧電圧ＶＰＰがダイオード接続された
ＮＭＯＳトランジスタ４４０，４４２，４４４のしきい
値電圧の合計に対応する電圧より低いと、ダイオード接
続されたＮＭＯＳトランジスタ４４０，４４２，４４４
の経路は導通されない。これに対して、昇圧電圧ＶＰＰ
がダイオード接続されたＮＭＯＳトランジスタ４４０，
４４２，４４４のしきい値電圧の合計に対応する電圧よ
り高いと、ダイオード接続されたＮＭＯＳトランジスタ
４４０，４４２，４４４の経路は導通される。後者の場
合、ノードＡの電圧は抵抗４４６の作用によって昇圧電
圧ＶＰＰの一部分になる。即ち、昇圧電圧ＶＰＰが電圧
分配器４３８によって分配され、分配された電圧ＶＤＥ
Ｔは昇圧電圧ＶＰＰレベルを検出した結果としてパルス
発生回路１２４に提供される。
【００２２】パルス発生回路１２４は、図４に示すよう
に、抵抗４５２と、２つのＰＭＯＳトランジスタ４５
４，４６２と、２つのＮＭＯＳトランジスタ４５６，４
６４とで構成される。抵抗４５２、ＮＭＯＳトランジス
タ４５４の電流通路及びＰＭＯＳトランジスタ４５６の
電流経路は電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直
列接続され、トランジスタ４５４，４５６は電圧検出回
路１２２から出力される検出電圧ＶＤＥＴ信号によって
共通に制御される。抵抗４５２及びトランジスタ４５
４，４５６は第１インバータ回路を構成する。ＰＭＯＳ
トランジスタ４６２の電流通路及びＮＭＯＳトランジス
タ４６４の電流通路は電源電圧ＶＣＣと接地電圧ＧＮＤ
との間に直列に形成され、同トランジスタのゲートは第
１インバータ回路の出力端Ｂに共通に接続される。トラ
ンジスタ４６２，４６４は第２インバータ回路を構成す
る。
に、抵抗４５２と、２つのＰＭＯＳトランジスタ４５
４，４６２と、２つのＮＭＯＳトランジスタ４５６，４
６４とで構成される。抵抗４５２、ＮＭＯＳトランジス
タ４５４の電流通路及びＰＭＯＳトランジスタ４５６の
電流経路は電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直
列接続され、トランジスタ４５４，４５６は電圧検出回
路１２２から出力される検出電圧ＶＤＥＴ信号によって
共通に制御される。抵抗４５２及びトランジスタ４５
４，４５６は第１インバータ回路を構成する。ＰＭＯＳ
トランジスタ４６２の電流通路及びＮＭＯＳトランジス
タ４６４の電流通路は電源電圧ＶＣＣと接地電圧ＧＮＤ
との間に直列に形成され、同トランジスタのゲートは第
１インバータ回路の出力端Ｂに共通に接続される。トラ
ンジスタ４６２，４６４は第２インバータ回路を構成す
る。
【００２３】第１インバータ回路において、電源電圧Ｖ
ＣＣが抵抗４５２を経て供給されるようにすることによ
って、インバータ回路の論理しきい値電圧が低くなる。
即ち、第１インバータ回路の出力端Ｂと電源電圧ＶＣＣ
を接続するプルアップ素子（即ち、ＰＭＯＳトランジス
タ）の伝導度が少なくなるほど、インバータ回路の論理
しきい値電圧は減少する。これに対して、インバータ回
路の出力端Ｂと接地電圧ＧＮＤを接続するプルダウン素
子（即ち、ＮＭＯＳトランジスタ）の伝導度が少なくな
るほど、インバータ回路の論理しきい値電圧は増加す
る。本具体例のように、プルアップ素子側に抵抗４５２
を挿入すると、インバータ回路の論理しきい値電圧が減
少し、その結果、電源電圧ＶＣＣの変動に従う論理しき
い値電圧の変動率が減少する効果を得ることができる。
即ち、目標昇圧電圧の変動率が減少する。ここで、プル
ダウン素子側に抵抗を挿入することによって、インバー
タ回路の論理しきい値電圧を増加させ得ることは確実で
ある。
ＣＣが抵抗４５２を経て供給されるようにすることによ
って、インバータ回路の論理しきい値電圧が低くなる。
即ち、第１インバータ回路の出力端Ｂと電源電圧ＶＣＣ
を接続するプルアップ素子（即ち、ＰＭＯＳトランジス
タ）の伝導度が少なくなるほど、インバータ回路の論理
しきい値電圧は減少する。これに対して、インバータ回
路の出力端Ｂと接地電圧ＧＮＤを接続するプルダウン素
子（即ち、ＮＭＯＳトランジスタ）の伝導度が少なくな
るほど、インバータ回路の論理しきい値電圧は増加す
る。本具体例のように、プルアップ素子側に抵抗４５２
を挿入すると、インバータ回路の論理しきい値電圧が減
少し、その結果、電源電圧ＶＣＣの変動に従う論理しき
い値電圧の変動率が減少する効果を得ることができる。
即ち、目標昇圧電圧の変動率が減少する。ここで、プル
ダウン素子側に抵抗を挿入することによって、インバー
タ回路の論理しきい値電圧を増加させ得ることは確実で
ある。
【００２４】ＰＭＯＳトランジスタ４６２及びＮＭＯＳ
トランジスタ４６４で構成された第２インバータ回路は
第１インバータ回路の出力信号を反転させてパルス信号
を出力する。この第２インバータ回路は安定した形態の
パルス信号を出力するためのものである。すなわち、ブ
ースタ回路１１０によって発生した昇圧電圧が完全に安
定化される時、ノードＡは電源電圧ＶＣＣと接地電圧Ｇ
ＮＤとの間の電圧を有し、これによって、パルス発生回
路１２４の第１インバータ回路の出力信号Ｂはハイレベ
ルの電源電圧ＶＣＣ及びローレベルの接地電圧ＧＮＤの
間の電圧値を有する。しかし、そのような信号が次のブ
ロックに対して使用されることが信号の不安定性を発生
させるので、除去することが望ましい。従って、パルス
発生回路１２４の第２インバータ回路はそのような信号
を除去する役割を果たす。
トランジスタ４６４で構成された第２インバータ回路は
第１インバータ回路の出力信号を反転させてパルス信号
を出力する。この第２インバータ回路は安定した形態の
パルス信号を出力するためのものである。すなわち、ブ
ースタ回路１１０によって発生した昇圧電圧が完全に安
定化される時、ノードＡは電源電圧ＶＣＣと接地電圧Ｇ
ＮＤとの間の電圧を有し、これによって、パルス発生回
路１２４の第１インバータ回路の出力信号Ｂはハイレベ
ルの電源電圧ＶＣＣ及びローレベルの接地電圧ＧＮＤの
間の電圧値を有する。しかし、そのような信号が次のブ
ロックに対して使用されることが信号の不安定性を発生
させるので、除去することが望ましい。従って、パルス
発生回路１２４の第２インバータ回路はそのような信号
を除去する役割を果たす。
【００２５】放電回路１２６は昇圧電圧ＶＰＰと接地電
圧ＧＮＤの間に形成された電流通路及びパルス発生回路
１２４から発生したパルス信号を取り込むように接続さ
れたゲートを有するＮＭＯＳトランジスタ４６８で構成
される。このような放電回路１２６はパルス信号の活性
化区間の間、ターンオンされ、その結果、昇圧電圧ＶＰ
Ｐがパルス信号の活性化区間の間、放電される。
圧ＧＮＤの間に形成された電流通路及びパルス発生回路
１２４から発生したパルス信号を取り込むように接続さ
れたゲートを有するＮＭＯＳトランジスタ４６８で構成
される。このような放電回路１２６はパルス信号の活性
化区間の間、ターンオンされ、その結果、昇圧電圧ＶＰ
Ｐがパルス信号の活性化区間の間、放電される。
【００２６】図５は図４に示した昇圧回路の重要部分の
信号波形図である。以下、添付した図を参照して、本発
明による昇圧回路の動作を詳細に説明する。
信号波形図である。以下、添付した図を参照して、本発
明による昇圧回路の動作を詳細に説明する。
【００２７】図５に示すように、ブースティング制御信
号ＰＢＳＴがローレベルからハイレベルに遷移する時、
ブースタ回路１１０は昇圧電圧ＶＰＰとして目標昇圧電
圧ＶＰＰｓｔｂより高い電圧Ｖｐｅａｋを発生する。こ
れと同時に、電圧検出回路１２２はローハイ遷移を有す
るブースティング制御信号ＰＢＳＴに応じてブースタ回
路１１０の出力電圧Ｖｐｅａｋを取り込む。もし、電圧
検出回路１２２の入力電圧が電圧分配器４３８のＮＭＯ
Ｓトランジスタ４４０，４４２，４４４のしきい値電圧
の合計より大きいと、電圧検出回路１２２は入力電圧に
追従する電圧レベルを有する検出電圧信号ＶＤＥＴを出
力する。
号ＰＢＳＴがローレベルからハイレベルに遷移する時、
ブースタ回路１１０は昇圧電圧ＶＰＰとして目標昇圧電
圧ＶＰＰｓｔｂより高い電圧Ｖｐｅａｋを発生する。こ
れと同時に、電圧検出回路１２２はローハイ遷移を有す
るブースティング制御信号ＰＢＳＴに応じてブースタ回
路１１０の出力電圧Ｖｐｅａｋを取り込む。もし、電圧
検出回路１２２の入力電圧が電圧分配器４３８のＮＭＯ
Ｓトランジスタ４４０，４４２，４４４のしきい値電圧
の合計より大きいと、電圧検出回路１２２は入力電圧に
追従する電圧レベルを有する検出電圧信号ＶＤＥＴを出
力する。
【００２８】次に、パルス発生回路１２４の出力信号又
はパルス信号ＰＬ（Ｖｃ）は電圧検出回路１２２の検出
電圧信号ＶＤＥＴがローハイ遷移に対応する第１インバ
ータ回路の論理しきい値電圧ＶＬＴ１を超過する時、ロ
ーレベルからハイレベルに遷移する。そして、ローハイ
遷移を有するパルス信号によって放電回路１２６のＮＭ
ＯＳトランジスタ４６８がターンオンされ、その結果、
ブースタ回路１１０の出力電圧ＶＰＰが次第に低くな
る。
はパルス信号ＰＬ（Ｖｃ）は電圧検出回路１２２の検出
電圧信号ＶＤＥＴがローハイ遷移に対応する第１インバ
ータ回路の論理しきい値電圧ＶＬＴ１を超過する時、ロ
ーレベルからハイレベルに遷移する。そして、ローハイ
遷移を有するパルス信号によって放電回路１２６のＮＭ
ＯＳトランジスタ４６８がターンオンされ、その結果、
ブースタ回路１１０の出力電圧ＶＰＰが次第に低くな
る。
【００２９】もし、ブースタ回路１１０の出力電圧ＶＰ
Ｐが図５に示すように目標昇圧電圧ＶＰＰｓｔｂに到達
すると、出力電圧ＶＰＰの減少は次のような手順に従っ
て抑制される。ブースタ回路１１０の出力電圧ＶＰＰが
目標昇圧電圧ＶＰＰｓｔｂに次第に接近すると、ノード
Ａに現れる検出電圧ＶＤＥＴも出力電圧ＶＰＰの減少に
比例して次第に減少する。検出電圧ＶＤＥＴはハイロー
遷移に対応するパルス発生回路１２４の第１インバータ
回路の論理しきい値電圧ＶＬＴ２以下に減少する。これ
は第１インバータ回路の出力ＶＢを接地電圧から次第に
増加させる。すると、パルス発生回路１２４の第２イン
バータ回路から出力されるパルス信号ＰＬ（Ｖｃ）は電
源電圧ＶＣＣのハイレベルから接地電圧ＧＮＤのローレ
ベルに遷移し、その結果、放電回路１２６を通じる放電
動作が停止される。従って、ブースタ回路１１０の出力
電圧ＶＰＰは目標昇圧電圧ＶＰＰｓｔｂに維持される。
Ｐが図５に示すように目標昇圧電圧ＶＰＰｓｔｂに到達
すると、出力電圧ＶＰＰの減少は次のような手順に従っ
て抑制される。ブースタ回路１１０の出力電圧ＶＰＰが
目標昇圧電圧ＶＰＰｓｔｂに次第に接近すると、ノード
Ａに現れる検出電圧ＶＤＥＴも出力電圧ＶＰＰの減少に
比例して次第に減少する。検出電圧ＶＤＥＴはハイロー
遷移に対応するパルス発生回路１２４の第１インバータ
回路の論理しきい値電圧ＶＬＴ２以下に減少する。これ
は第１インバータ回路の出力ＶＢを接地電圧から次第に
増加させる。すると、パルス発生回路１２４の第２イン
バータ回路から出力されるパルス信号ＰＬ（Ｖｃ）は電
源電圧ＶＣＣのハイレベルから接地電圧ＧＮＤのローレ
ベルに遷移し、その結果、放電回路１２６を通じる放電
動作が停止される。従って、ブースタ回路１１０の出力
電圧ＶＰＰは目標昇圧電圧ＶＰＰｓｔｂに維持される。
【００３０】この実施形態において、ブースタ回路１１
０の初期電圧又は最大電圧Ｖｐｅａｋは電圧安定化回路
または電圧クランプ回路１２０を通じて約２１ｎｓ以下
の時間内に目標昇圧電圧ＶＰＰｓｔｂレベル近くに減少
する。
０の初期電圧又は最大電圧Ｖｐｅａｋは電圧安定化回路
または電圧クランプ回路１２０を通じて約２１ｎｓ以下
の時間内に目標昇圧電圧ＶＰＰｓｔｂレベル近くに減少
する。
【００３１】図６は図４に示した昇圧回路１００での電
源電圧の変化による昇圧電圧の変化を示す図である。従
来技術のブースタ回路１０に使用されたキャパシタ２
２，２６の総サイズは６４９８μｍ２（面積：２×３，
２４９μｍ２）であり、本発明のブースタ回路１１０で
使用された１つのキャパシタは６４９８μｍ２の面積を
有する構造を採用した。また、電源電圧ＶＣＣは２．５
Ｖ、２．８Ｖ、３Ｖ、３．３Ｖ、３．５Ｖ、３．８Ｖ、
４Ｖに様々に変化される。このような条件によると、図
６に示すように、本発明の昇圧回路１００で発生した出
力電圧ＶＰＰの変化率は従来技術の昇圧回路１０に比べ
て抑制される。本発明による昇圧回路１００の出力電圧
ＶＰＰは最大５．６７Ｖと最少５．３１Ｖの間で変化
し、従来技術による昇圧回路１０の出力電圧ＶＰＰは最
大５．６７Ｖと最少４．８０の間で変化する。
源電圧の変化による昇圧電圧の変化を示す図である。従
来技術のブースタ回路１０に使用されたキャパシタ２
２，２６の総サイズは６４９８μｍ２（面積：２×３，
２４９μｍ２）であり、本発明のブースタ回路１１０で
使用された１つのキャパシタは６４９８μｍ２の面積を
有する構造を採用した。また、電源電圧ＶＣＣは２．５
Ｖ、２．８Ｖ、３Ｖ、３．３Ｖ、３．５Ｖ、３．８Ｖ、
４Ｖに様々に変化される。このような条件によると、図
６に示すように、本発明の昇圧回路１００で発生した出
力電圧ＶＰＰの変化率は従来技術の昇圧回路１０に比べ
て抑制される。本発明による昇圧回路１００の出力電圧
ＶＰＰは最大５．６７Ｖと最少５．３１Ｖの間で変化
し、従来技術による昇圧回路１０の出力電圧ＶＰＰは最
大５．６７Ｖと最少４．８０の間で変化する。
【００３２】
【発明の効果】以上のように、本発明によれば、ブース
タ回路の出力電圧を検出し、検出された電圧に従ってブ
ースタ回路の出力電圧を放電することによって、電源電
圧の変化に対するブースタ回路の出力電圧の影響を最小
化できる。
タ回路の出力電圧を検出し、検出された電圧に従ってブ
ースタ回路の出力電圧を放電することによって、電源電
圧の変化に対するブースタ回路の出力電圧の影響を最小
化できる。
【図１】従来の昇圧回路を示す回路図である。
【図２】図１の昇圧回路での電源電圧の変化に従う昇圧
電圧の変化を示す図である。
電圧の変化を示す図である。
【図３】本発明による集積回路装置用昇圧回路を示す構
成図である。
成図である。
【図４】図３に示した昇圧回路の望ましい具体的回路で
ある。
ある。
【図５】図４に示した昇圧回路の重要部分の信号波形図
である。
である。
【図６】図４に示した昇圧回路での電源電圧の変化に従
う昇圧電圧の変化を示す図である。
う昇圧電圧の変化を示す図である。
１００ 昇圧回路 １１０ ブースタ回路 １２０ 電圧クランプ回路 １２２ 電圧検出回路 １２４ パルス発生回路 １２６ 放電回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 HH04 HH05 JJ15 KB63 KB70 KB73 5B025 AD10 AE08 5H730 AA15 AS04 BB02 DD02 FD01 5M024 AA24 BB29 BB32 BB33 BB34 BB35 BB36 BB37 BB39 FF04 FF20 FF22 PP01 PP02 PP03 PP07 PP10
Claims (9)
- 【請求項１】 ブースティング制御信号に応じて動作
し、第１供給電圧とこの第１供給電圧より低い第２供給
電圧を利用して前記第１供給電圧より高い昇圧電圧を生
成するブースタ回路と、 前記ブースティング制御信号の活性化に応じて動作し、
前記昇圧電圧のレベル変化を示す電圧検出信号を発生す
る電圧検出回路と、 前記電圧検出信号の電圧レベルに対応するパルス信号を
発生するパルス発生回路と、 前記パルス信号の活性化区間の間、前記ブースタ回路に
前記昇圧電圧の放電のための放電経路を提供する放電回
路とを含むことを特徴とする集積回路装置用昇圧回路。 - 【請求項２】 前記電圧検出信号の電圧レベルは前記昇
圧電圧のレベルに追従することを特徴とする請求項１に
記載の集積回路装置用昇圧回路。 - 【請求項３】 前記ブースタ回路は前記ブースティング
制御信号に応じて動作するダブルブースタ回路であるこ
とを特徴とする請求項１に記載の集積回路装置用昇圧回
路。 - 【請求項４】 前記電圧検出回路は、 動作電圧として前記昇圧電圧が供給され、前記ブーステ
ィング制御信号を反転させるインバータと、 このインバータの出力信号を取り込むように接続された
ゲートを有し、前記昇圧電圧を取り込むように接続され
たスイッチングトランジスタと、 このスイッチングトランジスタのドレインと前記第２供
給電圧との間に接続された分圧回路とを含むことを特徴
とする請求項１に記載の集積回路装置用昇圧回路。 - 【請求項５】 前記分圧回路は、 前記昇圧電圧と前記分圧回路の出力端との間に直列接続
された複数のダイオード接続トランジスタと、 前記分圧回路の出力端と前記第２供給電圧との間に接続
された抵抗とを含むことを特徴とする請求項４に記載の
集積回路装置用昇圧回路。 - 【請求項６】 前記複数のダイオード接続トランジスタ
はエンハンスメント型ＭＯＳトランジスタであることを
特徴とする請求項５に記載の集積回路装置用昇圧回路。 - 【請求項７】 前記パルス発生回路は前記電圧検出回路
と前記放電回路との間に接続されるインバータを含むこ
とを特徴とする請求項１に記載の集積回路装置用昇圧回
路。 - 【請求項８】 前記パルス発生回路は前記電圧検出回路
と前記放電回路との間に順次に直列接続される第１及び
第２インバータを含み、 前記第１インバータは抵抗を通じて前記第１供給電圧を
取り込むことを特徴とする請求項７に記載の集積回路装
置用昇圧回路。 - 【請求項９】 前記放電回路はＮＭＯＳトランジスタで
構成されることを特徴とする請求項１に記載の集積回路
装置用昇圧回路。
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| US7760004B2 (en) * | 2008-10-30 | 2010-07-20 | Analog Devices, Inc. | Clamp networks to insure operation of integrated circuit chips |
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2001
- 2001-10-11 US US09/877,811 patent/US6590442B2/en not_active Expired - Fee Related
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