JP2543864B2 - 可変ブ−ストされるノ−ドを持つ集積回路 - Google Patents

可変ブ−ストされるノ−ドを持つ集積回路

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JP2543864B2 JP61500870A JP50087086A JP2543864B2 JP 2543864 B2 JP2543864 B2 JP 2543864B2 JP 61500870 A JP61500870 A JP 61500870A JP 50087086 A JP50087086 A JP 50087086A JP 2543864 B2 JP2543864 B2 JP 2543864B2
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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は電源電圧以上の電圧にブーストされた少なく
とも１つの導線を持つ集積回路に関する。
2.先行技術の説明 電源電圧以上の電圧の使用は集積回路、特に、電界効
果形トランジスタ（FET）技術にて実現される集積回路
においては一般的である。“ノード ブースト”技術は
FETのいき値電圧降下（Vth）を克服するために使用され
る。これは、FETを通じて（つまり、ソースからドレイ
ンに）信号の規模を減少することなく信号をパスしたい
ときに必要とされる。例えば、動的直接アクセス メモ
リ（DRAM）設計においては、通常、行の導線がブースト
される。この技術は選択された行内のアクセス トラン
ジスタのゲート電圧を増加させ、これによつて、いき値
電圧降下によつて対応する記憶コンデンサ内に格納され
たデータの電圧レベルが大きく落ちないようにする。
先行技術によるブースト発生器の１つの問題は、ブー
ストされるノードに接続されたデバイスのゲート酸化物
の厚さが減少されると顕著となる。つまり、このデバイ
ス間の電界がブースト電圧が任意の値に保持されると増
加する。例えば、DRAMアクセス トランジスタのゲート
酸化物は先行技術によつて生成される強い電界を長期間
に渡つて受けると過多の電気ストレスを受ける。これは
デバイスに損傷を与えたり、デバイスの性能を落とす原
因となる。従つて、ブースト発生器内に、ブースト発生
器によつて生成されるブーストの量を制限するための手
段が含まれる。ただし、従来の方法によるこれら手段
は、電源電圧が低い状況においてブースト電圧を過多に
落とし、反対に、電源電圧が比較的高い状況において、
過多に高いブースト電圧を生成する事が知られている。
発明の要約 本発明においては１つあるいは複数のブースト コン
デンサを起動することによつてブーストの程度を変化す
ることが可能な集積回路に実現するのに適するブースト
発生器回路が提供される。ブーストを行うコンデンサの
数は集積回路に加えられる電源電圧のレベルによつて決
定される。
図面の簡単な説明 第１図は本発明による可変ブースト発生器の１つの実
施態様を示す図； 第２図は本発明を実現するのに適する電圧比較器の回
路実施態様を示す図；そして 第３図は第１図の回路のブーストされた電圧と電源電
圧との関係を示す図である。
詳細な説明 以下の詳細な説明はブーストされるノード上のブース
ト電圧を調節する為の技術に関する。この技術は集積回
路チツプあるいはウエーハに加えられる電源電圧に基づ
いて異なる数のブースト コンデンサを起動する。この
技術は先行技術によるダイオード制限技術の幾つかの欠
点を克服する。より具体的には、１つの先行技術による
制限技術においては、電源電圧の上昇とともに線形的に
上昇するブースト電圧が提供される。従つて、低いVcc
値（例えば、4.5ボルト）の所では、ブースト電圧が比
較的低くなる（例えば、5.1ボルトとなる）。これはブ
ーストされた電圧を受信する回路の性能を落とす。高い
Vcc値（例えば、７ボルト）においては、ブーストされ
た電圧がこれに比例して高くなる（例えば、7.6ボルト
となる）。これはブーストされた電圧を受信するデバイ
スにプリマチユア損傷を与える。先行技術による別の方
法においては、ブーストされる電圧を制限するためにダ
イオードが使用される。ただし、この結果、ブーストさ
れたノードからVcc電源にブースト信号が加えられるた
びに遷移電流、あるいは“スパイク”が発生する。これ
は電源及び関連する回路にノズル及び電圧の変動を注入
する。さらに、情報が電荷として記憶コンデンサ内に格
納される動的直接アクセス メモリの場合は、この電流
スパイクが基板内に格納された情報に妨害を与えるキヤ
リヤを注入する恐れがある。
第１図に本発明の一例としての実施態様が示される。
入力ノード30に入力信号が加えられ、トランジスタM30
がノード30が高電圧状態になると通電する。この入力信
号は、最初、ブーストされたレベルにあり、次にブース
ト コンデンサの起動に先立つてVccレベルに戻される
様な信号であつてもよい。このような入力信号が、この
一例としてのケースにおいて仮定されるが、この場合、
M30が通電すると、出力ノード38が概むねVccのレベルと
なる。ただし、この入力信号は、別の方法として、ブー
ストしないこともできるが、この場合は、高値状態にお
いて、Vccより１いき値電圧降下だけ低いレベルとな
る。この場合、出力ノード38上に負荷抵抗が殆んど存在
しないものと仮定すると、出力ノード38上にVcc−Vthボ
ルトが置かれる。
初期においてこのVccが比較的に高レベル（例えば、
７ボルト）であるものと仮定すると、いずれのブースト
コンデンサも起動されない。このVccのレベルが第１
のいき値レベル以下となると、第１のいき値ラインTH1
が比較器38によつて加えられる高レベルによつて起動さ
れる。すると、NANDゲート33はこの入力信号に応答し、
結果としてインバータ32は入力信号が高値となるとブー
スト コンデンサ32の１つのプレートを高レベルにす
る。すると、C30の反対のプレートは出力ノード38上の
電圧をブーストする。Vccのレベルが第１のいき値以下
の第２のいき値以下となると、比較器は、同様の方法に
て、TH2、従つて、コンデンサC31を起動する。第３のブ
ースト コンデンサC32が、第３のいき値に達したとき
同様に起動される。本発明による技術は任意の数のブー
スト コンデンサを使用して実現できる。
ノード30の所の入力信号が低値となると、トランジス
タM30がオフにされ、一方、インバータ31によつてM31が
オンにされる。この動作によつて、M31を通じてブース
トされたノードが低い電圧、通常、Vssに放電される。
必要であれば、M31上のソース電圧を適当に選択するこ
とによつてノード38をVss（０電圧）以外のレベルに放
電することもできる。また、入力ノード30が低値となる
と、NADNゲート33、35、及び37も高値となり、個々のコ
ンデンサC30、C31、及びC32の１つのプレートがそれぞ
れインバータ32、34及び36によつて低レベルにされる。
すると、ブースト コンデンサが、入力ノード30が再び
高値になつたとき開始される次のブーストに備えてM31
を通じての通電によつて再チヤージされる。
第２図に本発明による技術に使用するのに適する比較
器回路が示される。図示されるごとく、トランジスタM4
0及びM41は分圧器として機能し、ノード40の所に概むね
これに接続されたインバータのスイツチングいき値に匹
敵する落されたレベルの電圧を加える。ノード40の所の
割られた電圧はVccの変化に従つて変化する。分圧トラ
ンジスタはこれを通じての電流の流れを減少するため
に、望ましくは、比較的に長いチヤネル長及び狭いチヤ
ネル幅を与えられる。必要であれば、M40のドレインに
加えられるVcc値は、さらに電力の消費を減少するため
にブーストされた電圧が必要なときにのみ高値のレベル
にクロツクされる論理回路の出力から派生される。一例
としてのケースにおいては、ノード40の所に約２ボルト
のレベルが加えられる。これらインバータは相補トラン
ジスタのペアM43−M44、M46−M47、及びM49−M50から構
成される。必要であれば、ｎ−チヤネル トランジスタ
を“ホツト キヤリヤ”現像から保護するためにオプシ
ヨンの電圧低下トランジスタM42、M45、及びM48を使用
してこれらインバータ間の電圧を低下することもでき
る。示されるごとく、調節された基準電圧、Vrefが提供
されるが、これは約5.5ボルトの典型的な値を持つ。こ
の３つのインバータは異なるインバータ スイツチング
いき値を与えるために異なる利得比のｐ−及びｎ−チヤ
ネル トランジスタを持つ。例えば、等しい利得を与え
るようにM49及びM50を選択することによつて、ペア間の
電圧の約２分の１のスイツチングいき値が得られる。こ
の保護トランジスタM48が約1.5ボルトのいき値を持つ場
合、M49−M50の間に約４ボルトが現われる。従つて、こ
のスイツチングいき値は約２ボルトになる。ｐ−チヤネ
ル トランジスタのペアをｎ−チヤネルより大きな利得
を持つように選択すると、より高い（より正の）スイツ
チングいき値が与えられる。利得の差は、通常、トラン
ジスタのサイズの差によつて得られる。つまり、チヤネ
ル幅を増加、あるいはチヤネル長を減少すると、利得が
増加する。
インバーダ ペアM48−M47は、M46がM47より大きな利
得を持つために、M49−M50より高いスイツチングいき値
を持ち、インバータM43−M44はさらに高いいき値を持
つ。この結果、前述したごとく、いき値制御ラインTH1
−TH3はVccの電圧レベルが落ちると対応するブースト
コンデンサ（それぞれ第１図内のC30−C32を起動し、Vc
cが増加すると、これらを不能にする。ブーストの程度
は一部は負荷コンデンサ（第１図のC33）に対するブー
スト コンデンサのサイズによつて決定される。関連す
るインバータの出力抵抗によつては不能にされたコンデ
ンサもある程度まで負荷として働くことに注意する。第
３図にノード38の所のブースト電圧（Vboost）とVccと
の典型的な関係が示される。VboostはVccが約４から７
ボルトの範囲でふれるのに対して約６から７ボルトの範
囲でのみふれることに注意する。これより、先行技術に
よる方法と比較して、ブーストの調節が非常に向上され
ることがわかる。上の説明においては、スイツチングい
き値は電源のレベルの増減と無関係に一定とされた。た
だし、別の方法として、１つあるいは複数のいき値にヒ
ステリシスを含むこともできる。つまり、任意のコンデ
ンサをそれが不能にされる電源電圧と異なる電圧（通
常、低い電圧）にて起動することもできる。このヒステ
リシスはノイズその他のブーストされた電圧の“乱調”
の原因となる妨害を減少するために使用される。つま
り、ここで使用される用語“いき値”はヒステリシスの
可能性を含む。ただし、任意のいき値に対するヒステリ
シスの量は、通常、一連のブースト コンデンサの起動
（あるいは停止）によつて与えられるいき値の差より小
さい。
本発明は典型的には通常の相補形電界効果トランジス
タ（例えば、CMOS）に応用されるが、双極トランジスタ
に実現することもできる。さらに、上では正のブースト
電圧が一例としてのケースと関連して取りあげられた
が、負のブースト電圧も可能である。この場合、充電及
び放電トランジスタには、通常、ｐ−チヤネル デバイ
スが使用される。従つて、ここで電圧レベルと呼ばれる
用語は基準レベルに対する電圧の絶対規模を指す。さら
に、上の説明においては、２つの電源電圧（例えば、＋
５及び０ボルト）が想定された。ただし、これより多く
の数の電源レベルで動作する集積回路が知られている。
例えば、エミツタ結合論理（ECL）は３つの電圧レベ
ル、典型的には、０、−２、及び−5.2ボルトにて動作
する。本発明によるブーステイングは任意の数の電源電
圧レベルに対して達成することができる。ただし、通常
は、集積回路に加えられる最も正あるいは最も負の電源
電圧レベルとの関連で使用される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステフアニー，ジエームス ハロルド アメリカ合衆国 08802 ニユージヤー シイ，アズバリー，ボツクス 208，ア ールアール２ (56)参考文献 特開 昭56−153836（ＪＰ，Ａ) 特開 昭57−5425（ＪＰ，Ａ) 特開 昭58−185091（ＪＰ，Ａ) 米国特許3656052（ＵＳ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】外部ソースから集積回路に対して印加され
    る動作電源電圧（Vcc）レベルを超えるブースト電圧レ
    ベル（Ｖブースト）にブーストされるよう作られたノー
    ド（38）を含む集積回路において、 該電源電圧レベルに依存する量だけ該ノードをブースト
    するための手段であって第１のブーストコンデンサ（C3
    0）からなる手段と、 該電源電圧レベルを第１の閾値と比較するための手段で
    あって、該比較結果に応答して該電源電圧レベルが該第
    １の閾値を下回るときに該コンデンサを起動し、該電源
    電圧レベルが該第１の閾値を上回るときに該コンデンサ
    を停止させるようにして、該コンデンサが起動されると
    きに該ブースト電圧レベルを該電源電圧レベルの範囲の
    一部分にわたって、より高いレベルにて該電源電圧レベ
    ルに追従させるようにする手段（32,33,39）とを含むこ
    とを特徴とする集積回路。
  2. 【請求項２】請求の範囲第１項に記載の集積回路におい
    て、 該ブースト手段が、該電源電圧レベルが該第１の閾値よ
    りも低い第２の閾値を下回るときに起動され、かつ該電
    源電圧レベルが該第２の閾値を上回るときに停止される
    追加のコンデンサ（C31）を含むことを特徴とする集積
    回路。
  3. 【請求項３】請求の範囲第１項または第２項に記載の集
    積回路において、 その各々が情報コンデンサおよびそれに接続されたアク
    セストランジスタからなるメモリの行を含み、対応する
    行導体が高電圧レベルにあるときに該メモリセルの行が
    選択され、ブーストされるよう作られた該ノードが該高
    電圧レベルを供給するようにすることを特徴とする集積
    回路。
  4. 【請求項４】請求の範囲第１項、第２項または第３項記
    載の集積回路において、 該比較する手段が、Ｐチャンネル電解効果型トランジス
    タ（M43）およびｎチャンネル電解効果型トランジスタ
    （M44）からなり第１の利得比を有するインバータを含
    むことを特徴とする集積回路。
  5. 【請求項５】請求の範囲第４項に記載の集積回路におい
    て、 該比較する手段がＰチャンネル電解効果型トランジスタ
    （M46）およびｎチャンネル電解効果型トランジスタ（M
    47）からなり該第１の利得比とは異なる第２の利得比を
    有する第２のインバータを含むことを特徴とする集積回
    路。
  6. 【請求項６】請求の範囲第１項ないし第５項のいずれか
    に記載の集積回路において、 該ブースト手段が、該第１の閾値についてのヒステリシ
    スを提供するものであり、該第１のブーストコンデンサ
    は、該第１のブーストコンデンサが停止されるときの電
    源電圧レベルよりも低い電源電圧レベルのときに起動さ
    れることを特徴とする集積回路。
JP61500870A 1985-02-08 1986-01-27 可変ブ−ストされるノ−ドを持つ集積回路 Expired - Lifetime JP2543864B2 (ja)

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US06/699,794 US4583157A (en) 1985-02-08 1985-02-08 Integrated circuit having a variably boosted node
US699794 1985-02-08

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JP (1) JP2543864B2 (ja)
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