JPH04362719A - 半導体装置の発振安定待ち回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は動作用クロックについて
所定の発振安定待ち時間が得られる半導体装置の発振安
定待ち回路に関する。半導体装置として動作用クロック
を使用するとき、内蔵発振源出力は電源投入の後暫くの
間は不安定になるから、分周部をタイマとして使用し、
所定の時間経過後に安定化されたクロックを得ていた。 半導体装置が多様化し、動作用クロックの周期に遅速が
要求され、更に外部からの安定クロックにより動作する
ときは時間待ちを要しない。そのような多種の要求に容
易に適用できる発振安定待ち回路が要求されている。

【０００２】

【従来の技術】最近のマイクロコンピュータシステムは
、メーカがＬＳＩチップの完成品をユーザに提供する形
態から、メーカはＣＰＵ部のマクロを提供するのみで、
ユーザがそのマクロに対し独自の回路を追加して独自の
ＬＳＩを形成するようになって来た。このときＣＰＵを
搭載したチップはその動作クロックを内蔵した水晶発振
器から貰う場合と、外部から安定なクロックを貰う場合
とがある。今ＣＰＵが内蔵発振器からクロックを貰う場
合に、電源投入後から発振器が安定するまでの時間を、
内部のタイマでカウントし、その一定時間は内部装置を
リセット状態としている。図６はそのような発振安定待
ち回路の構成を示す図である。図６において、１は半導
体装置例えばＬＳＩチップを全体的に示すもの、２は水
晶を使用する内蔵クロック発振回路、３は発振回路に対
する外付け水晶振動子、４は所謂ＣＰＵマクロを示し、
ＣＰＵとＲＡＭならびに周辺回路からなるものである。 ５はクロック分周回路でフリップフロップを例えば２０
段縦続接続したもの、６はＣＰＵそのものである。 ７は直流電源回路、８は電源スイッチ、９は商用電源、
１０はクロック回路スイッチ、１１はＣＰＵのリセット
端子、１２は外部クロック端子を示す。

【０００３】電源スイッチ８を投入したとき、商用電源
９からの電力は直流電源回路７により直流とされて発振
回路２とＣＰＵ６に印加される。しかし電源投入直後の
電圧は不安定であるから、クロック発振回路２の出力ク
ロックをマイクロコンピュータ６に直ぐ印加せず、発振
安定待ちを行う必要がある。そのため発振回路２の出力
クロックを分周回路５に印加し、分周回路５の最終段ま
での分周時間経過を待つ。図７は図６の動作波形図を示
す。図７において、印加電源電圧ＶＤＤは、直流電源７
の出力を示し、時刻Ｔ０において印加される。その後間
もなく、発振回路２が動作を開始し、時刻Ｔ１において
安定したクロックＣＬＫを発生する。図７におけるＴＯ
Ｆは分周回路５の出力にクロックが分周されて到来した
ことを示す。その時刻Ｔ２は、Ｔ１の後例えばクロック
発振回路の周期×２２０経過の時刻である。分周回路５
の出力ＴＯＦがＣＰＵに印加されるまでは、マイクロコ
ンピュータ６にはリセットＲＳが印加されるため、マイ
クロコンピュータ６は初期化されるだけである。また分
周回路５の出力ＴＯＦがマイクロコンピュータ６に印加
された後は、リセットＲＳが解除され、マイクロコンピ
ュータ６はその後クロックＣＬＫにより正常な動作を開
始する。時刻Ｔ０よりリセットが解除されるまでの時間
はクロック発振回路の周期×２２０秒であって、この時
間経過後は発振回路２からのクロックの供給は安定した
と見做している。

【０００４】

【発明が解決しようとする課題】図６に示す回路の特に
クロック分周回路を発振安定待ち回路のタイマとして動
作させているとき、分周回路の分周段数が一定であるた
め、水晶振動子３の周波数が低い場合は分周回路５の出
力が得られるまで、即ち、発振安定待ちの時間に例えば
数秒という長時間を要することになる。発振周波数を２
ＭＨｚ、分周段数が２０段のとき分周回路の終段までに
要する時間は約０．５２秒である。逆に水晶振動子３の
周波数が５０ＭＨｚのように高い場合は、分周段数を２
０段とすれば、約２１ミリ秒を要するのみで、水晶発振
回路が未だ安定してないにも係わらず安定したと見做し
てリセット解除動作を行ってしまう。

【０００５】若し、ＬＳＩ外部にクロック発生源がある
ためチップ１内部で発振安定待ちの時間を取る必要のな
い場合でも、図６の構成では、振動子３を取外して、端
子１２に外部クロックを印加すると、必ず発振安定待ち
時間を取ってから、マイクロコンンピュータ６の動作を
開始することとなる。

【０００６】本発明の目的は前述の欠点を改善し、クロ
ック発振回路のクロック発生周期に関係なく、電源投入
後所定の時間を経過するまでを発振安定待ち時間とし、
且つ外部からのクロックで動作するときは発振安定待ち
時間を不要とするように動作する半導体装置の発振安定
待ち回路を提供することにある。

【０００７】

【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１は半導体装置、５は
クロック分周部、６はＣＰＵなどの半導体装置、７は直
流電源、８は電源スイッチ、９は商用電源、１１はＣＰ
Ｕのリセット信号印加端子、１２はＣＰＵの外部クロッ
ク印加端子、１３は出力選択部、１４は制御信号源、１
５はクロック発振源、１６は出力選択部からの選択出力
を示す。

【０００８】半導体装置１と同一チップ上にクロック発
振源１５を内蔵し、電源投入後の発振安定待ち回路とし
てのクロック分周部５を有する半導体装置の発振安定待
ち回路において、本発明は下記の構成とする。即ち、発
振安定待ち回路は、クロック分周部５と、該クロック分
周部５の各段からの出力について選択する出力選択部１
３と、　　該出力選択部（１３）の選択動作を制御する
制御信号源１４とで構成され、制御信号源１４出力によ
り出力選択部１３の選択動作を制御し、出力選択部１３
からの出力１６を以て、所定の発振安定待ち時間が得ら
れた信号と判断することで構成する。

【０００９】

【作用】図１において、電源スイッチ８を閉じたとき商
用電源９を整流して得た直流はＣＰＵなどの半導体装置
６と、クロック発振源１５に印加される。クロック発振
源１５から発生したクロックはクロック分周部５に印加
され、２分の１分周を繰り返す。クロック分周部５は各
分周段５−１，５−２　〜５−ｎ　から出力選択部１３
に接続線を設けて置く。分周部５の出力の選択は制御信
号源１４からの制御信号により行う。即ち、クロック発
振源１５のクロックを２分の１に分周したのみで出力選
択部１３に印加される場合から、２ｎ　分の１に分周さ
れたものについて、その何れを選択するかを制御信号源
１４の信号により選択制御する。その結果、制御信号源
１４の信号により、外部クロックを選択する場合と、少
なく分周したクロックを選択する場合と、多く分周した
クロックを選択する場合と、を適宜選択する。出力選択
部１３の出力１６を以て所定の発振安定待ち時間が得ら
れた信号と判断する。そのため、端子１２から外部クロ
ックを使用する場合は発振安定待ちをすることなく外部
クロックを取込み、長い時間の安定待ちを要する場合は
そのように待ち時間を取り、短くて良い場合は短い待ち
時間として、半導体装置６に対するリセット端子１１へ
のリセット信号１６を得ることが出来る。

【００１０】

【実施例】図２は本発明の実施例として、図１のクロッ
ク分周部５、出力選択部１３、制御信号源１４について
具体的な構成を示す図である。図２において、クロック
分周部５−１　〜５−ｎ　はＤ型フリップフロップを使
用する。 出力選択部１３は図示するようにアンド回路・オア回路
で構成する。制御信号源１４は図２の場合ノア回路・ア
ンド回路でフリップフロップを構成する。１７は通称パ
ワーオンリセット回路と呼ばれるもので、１８は外部リ
セット信号端子を示す。

【００１１】出力選択部１３はクロック分周部５−１　
の出力と、同５−ｎ　の出力とが印加され、その何れか
をリセット信号１６として選択するため制御信号源１４
の出力が印加される。制御信号源１４にはパワーオンリ
セット回路１７の信号と、外部リセット信号１８が導入
されている。パワーオンリセット回路１７は電源７から
の直流電圧を印加し、直流電圧変化を監視する回路によ
り、直流電圧が或るしきい値以上になったとき、例えば
信号“１”を信号源１に印加する。その時間的変化を図
３に示す。図３Ａは電源７からの直流電圧の時間的変化
を、図３Ｂはパワーオンリセット回路１７の出力信号の
時間的変化を示している。図３Ａにおいて電圧Ｖｔをし
きい値とする。

【００１２】図２において、外部リセット信号端子１８
からのリセット信号と、制御信号源１４の出力即ち出力
制御部１３への制御信号と、ＣＰＵへのリセット信号１
６との関係は、表１のようになる。

【００１３】

【表１】

【００１４】表１において、Φはクロック分周部への印
加クロックを示す。即ち、図２の回路により外部リセッ
ト信号を端子１８より印加したとき、ＣＰＵへのリセッ
ト信号１６は２分の１分周されたクロックであるから、
きわめて短時間である。その他の例えばパワーオンリセ
ットの場合は、全て２ｎ　分の１に分周されたクロック
がリセット信号１６となるため、電源投入後の発振安定
待ち時間を長く取っている。

【００１５】図４は発振安定待ち時間をプログラマブル
に設定することを示す概略図である。図４において、５
はクロック分周部、１３は出力選択部、１４は制御信号
源、１９はデータレジスタ、２０はデコーダ、２１は切
換スイッチを示す。データレジスタ１９には発振安定待
ち時間を格納して置く。なお、図５はＣＰＵ６とクロッ
ク発振源１５との間の信号授受を説明するための図であ
る。

【００１６】図５においてＣＰＵ６は図示しない電源か
ら直流電力の供給を受け、クロック発振源１５からのク
ロック２０により動作しているとき、ＣＰＵ６の動作停
止を行う場合に、クロック発振源１５の発振動作を停止
させる必要がある。そのためＣＰＵ６からクロック発振
源１５に対し発振停止制御信号２１を送出し、発振を停
止させる。ＣＰＵ６にはクロック２０の印加がなく、そ
の電位は“０”または“１”に固定されるため、低消費
電力の状態となっている。

【００１７】次にＣＰＵ６の動作を再開させるとき、パ
ワーオンリセットから再開すること、外部からリセット
信号を印加することの他に、発振停止モードの外部解除
信号２３を利用することが出来る。ここで外部発振停止
解除信号２３を利用した場合には、その発振安定待ち時
間の制御に、データレジスタ１９に格納しておいてデー
タを利用することができる。

【００１８】ＣＰＵ６の動作を再開するとき、外部から
発振停止解除信号２３をＣＰＵ６に与えれば、ＣＰＵ６
のソフトウェアは起動できるから、クロック発振源１５
の発振停止を解除する信号２２を発振源１５に印加しク
ロックの発生を行う。ここでＣＰＵ６はクロック発振源
１５の半導体集積回路動作を停止する前に、あらかじめ
データレジスタ１９に発振開始後の発振安定待ち時間の
データを格納しておく必要がある。そのデータについて
図４のデコーダ２０においてデコードし、切換スイッチ
２１を介して出力選択部１３に対する選択信号を得る。 そのため出力選択部１３の出力信号１６は新たな発振安
定待ち時間の後に出力される。

【００１９】このとき、ＣＰＵ６の動作再開は専用の復
帰信号でなされるため、発振安定待ち時間について所定
の時間をＣＰＵ６からデータレジスタ１９に設定するこ
とで、発振安定待ち時間をプログラマブルにすることが
出来る。

【００２０】

【発明の効果】このようにして本発明によると、外部リ
セット信号の印加により発振安定待ち時間を取らないこ
とと、電源投入時における発振安定待ち時間を任意に設
定することと、半導体装置の動作を中断・再開するとき
の任意の発振安定待ち時間を選定すること、とを適宜切
換えることが出来る。そのため半導体装置特に情報処理
用半導体装置において動作上有効である。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】本発明の実施例の構成を示す図である。

【図３】図２におけるパワーオンリセット回路の動作を
説明する図である。

【図４】本発明の他の実施例の構成概略を示す図である
。

【図５】図４について信号授受を説明するための図であ
る。

【図６】従来の発振安定待ち回路の構成を示す図である
。

【図７】図６の動作波形図である。

【符号の説明】

１　　半導体装置 ５　　クロック分周部 １３　　出力選択部 １４　　制御信号源 １５　　クロック発振源 １６　　出力選択部からの出力

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体装置（１）　と同一チップ上に
   クロック発振源（１５）を内蔵し、電源投入後の発振安
   定待ち回路としてのクロック分周部（５）　を有する半
   導体装置の発振安定待ち回路において、発振安定待ち回
   路は、クロック分周部（５）　と、該クロック分周部（
   ５）　の各段からの出力について選択する出力選択部（
   １３）と、該出力選択部（１３）の選択動作を制御する
   制御信号源（１４）とで構成され、制御信号源（１４）
   出力により出力選択部（１３）の選択動作を制御し、出
   力選択部（１３）からの出力（１６）を以て、所定の発
   振安定待ち時間が得られた信号と判断すること、を特徴
   とする半導体装置の発振安定待ち回路。
2. 【請求項２】　　請求項１記載の発振安定待ち回路の制
   御信号源として、半導体装置に対する電源投入時のパワ
   ーオンリセット信号または、外部からのリセット信号を
   使用することを特徴とする半導体装置の発振安定待ち回
   路。
3. 【請求項３】　　請求項１記載の発振安定待ち回路の制
   御信号源としてデータレジスタを具備し、該データレジ
   スタには半導体装置の動作がクロック断により中断して
   いる状態から再開するときの、発振安定待ち時間を設定
   して置くことを特徴とする半導体装置の発振安定待ち回
   路。