KR100546227B1 - 클록생성방법및시스템 - Google Patents

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KR100546227B1
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Abstract

위상 고정동안 프로세서의 실행을 인에이블하는 PLL 기반 클록 생성 회로가 제공된다. PLL(310)은 분주기(330)로 PLL 클록 출력을 생성하고, 상기 분주기는 시스템 클록 출력에서 PLL 클록을 분주한다. PLL(310)은 카운터(320)를 개시하고 상기 시스템 클록에 의해 클록되는 CPU(350)의 실행을 인에이블하는 소망의 출력 주파수를 달성하는 주파수 고정 신호를 출력한다. 따라서 CPU(350)는 실패를 초래하는 주파수 오버슈트(overshoot)의 위험 없이 분주된 주파수에서 위상 고정동안 실행하도록 인에이블된다. 카운터(320)에 의해 출력된, PLL(310)이 위상 고정되었다는 것을 나타내는 위상 고정 신호는 최대 주파수 동작을 요구하는 CPU(350)로부터의 신호 출력과 논리적으로 결합된다(340). 결합된 신호는 최대 주파수 시스템 클록을 인에이블하도록 분주기(330)를 선택하며, 따라서 PLL(310)이 안전하게 위상 고정될 때 최대 주파수에서 실행하도록 CPU(350)를 인에이블한다.

Description

클록 생성 방법 및 시스템
본 발명은 일반적으로 위상 고정 루프(PLL) 기반 클록 생성 시스템에 관한 것으로, 특히 본 발명은 전지식(battery powered) 디바이스들에 이용되는 것과 같은 이중 대역폭의 PLL 기반 클록 생성 시스템에 관한 것이다.
휴대용 셀룰러 전화기들 또는 랩탑(laptop) 컴퓨터들과 같은 낮은 소비 전력의 애플리케이션들에서, 중요한 설계 목표는 전력의 소비를 최소화화여 전자 디바이스의 전지 수명을 연장하는 것이다. 전형적으로 이러한 전지식 디바이스들은 디바이스가 사용 불가능 상태이거나 사용자에 의해 사용되고 있지 않는 상태일 때 전지 전력을 보존하기 위해 저전력 모드로 동작한다. PLL 기반 클록 생성 회로를 갖는 휴대용 디바이스들에서, 보통 PLL은 저전력 모드동안 디스에이블된다(disabled). 저전력 모드에서 동작 모드로 전환될 때, PLL 휴대용 디바이스를 클록킹(clocking)하기 위한 클록을 시스템에 공급하도록 다시 인에이블된다.
다시 인에이블된 후 위상 고정이 다시 이루어지거나 시스템이 시동되는 때, 처음으로 프로그래밍된 시스템 주파수를 취하고자(acquire) 시도하는 경우 PLL은 타겟 주파수를 오버슈트(overshoot)할 것이다. PLL의 타겟된 출력 주파수가 시스템 프로세서의 최대 특정 주파수인 경우, PLL의 오버슈트는 메모리 액세스 실패들 또는 프로세서의 실행 실패들을 초래할 것이다. 종래 시스템들에서의 이러한 문제들을 방지하기 위해서, 시스템의 프로세서에는 PLL이 위상 고정을 얻은 후까지 실행을 지연하는 실행 지연 회로가 포함된다.
분명한 것은, 프로세서의 동작이 불가능함에도 이러한 지연동안의 동작 레벨에서 휴대용 디바이스는 전지의 전력을 소비한다. 따라서, 오버슈트 관련 실패들의 위험이 없이, 프로세서 실행의 지연을 도입하지 않으며, 따라서 전체 전력 모드에서의 시간 소비를 감소시키는 PLL 클록 생성 시스템을 제공하는 것이 바람직하다.
본 발명은 연관된 중앙 처리 유닛(CPU)이 위상/주파수 고정을 취하기 이전에 명령들의 실행을 시작는 것을 허용하는 이중 대역폭 PLL 회로를 제공한다. 명확해질 것과 같이, 본 발명은 PLL의 위상을 위상/주파수를 고정하는 동안에 프로세서가 동작하는 것을 허용하여 휴대용 전지의 전력 절약들을 현저히 개선시킨다. 프로세서 동작을 허용하기 전에 재고정하기 위하여 PLL을 대기하는 시간 소비를 제거하는 것에 의해, 전력 저감 모드에서의 시간 소비가 증가되어 전체적인 시스템 전력의 감소가 이루어진다. 이것은 특히 주기적으로 셀룰러 시스템을 요청하는 셀룰러 전화기들에서와 같이 시스템이 저전력 모드에서 활성 모드로 반복적으로 전환되는 애플리케이션들에서 유용하다.
이제 도면들, 특히 도 1을 참조하면, PLL 기반 클록 생성 회로를 갖는 종래의 마이크로 콘트롤러 시스템이 도시되어 있다. 마이크로 콘트롤러 기반 시스템(100)은 이중 대역폭 PLL 클록 생성 회로(105)를 포함한다. 이중 대역폭 PLL은 예컨대 빠른 시동 시간을 요구하지만 PLL에 대한 저주파 입력을 갖는 시스템들에 이용된다. 이중 대역폭 PLL은 다음의 2개의 동작 위상들을 포함한다: 1) 광대역폭(높은 이득) 위상 및 2) 협대역폭(낮은 이득)의 위상. 전력을 고려한 설계들에 이용되는 바와 같이, 저주파 기준 클록(REF)은 회로(105)내의 PLL(110)로의 입력이며, 상기 회로는 기준 클록을 합성하여, 배수 계수 입력(N)의 함수인 PLL 회로 출력(PLL 클록)을 생성한다. 어떤 시스템들의 경우에는, PLL(110)이 고정(lock) 시간을 감소시키기 위한 이중 대역폭 PLL이다. PLL(110)은 상기 PLL 클록을 분주기(130)로 출력하며 카운터(120)로 주파수 고정 신호를 출력한다. 상기 주파수 고정 신호는 상기 PLL 클록이 상기 선택된 대역폭 내의 PLL의 프로그래밍된 주파수에 도달되었을 때를 표시하며, 이때 PLL은 광대역폭 모드에서 동작하고 있다. 그러나, PLL은 광대역폭에서 협대역폭 동작으로 전환할 수 있기 전에 위상 고정 조건에 도달해야만 하기 때문에, 실험적으로(empirically) 얻어진 설정 시간, 예컨대 10 밀리초(milliseconds)가 PLL이 위상 고정되었다는 것을 확인하기 위해 카운터(120)에 의해 카운트(count off)된다. 10 밀리초가 카운트된 후, 카운터(120)는 위상 고정 신호를 CPU(140)에 출력하여, CPU(140)가 시스템 클록(시스템 클록)에 의해 클록되는 동안 실행을 시작하도록 허용한다.
CPU(140)에 의한 레지스터 비트(X 비트) 출력에 의해 분주기(130)가 제어된다. 분주기(130)는 입력(M)에 의해 설정되고 X 비트에 의해 선택된 바와 같은 2개의 원하는 동작 주파수들 중 1개로 PLL 클록을 분주하도록 프로그램된다. 종래 기술에서, 분주기(130)는 전형적으로 PLL 클록의 주파수와 같거나 반(半)인 시스템 클록을 생성할 것이다. 분주기(130)의 프로그램가능한 특징은 CPU(140)가 하나의 동작 주파수로부터 다른 주파수로 시스템 클록을 전이하는 애플리케이션들에서 특히 유용하다. 분주기(130)는 주파수들간의 전이에서 발생하는 시스템 클록의 주파수 오버슈트를 방지하며, 그것은 다른 문제들 중에서도 CPU의 실행 에러들 또는 메모리 액세스 실패들을 초래할 수 있다.
이러한 주파수 오버슈트들은 도 2에서 볼 수 있고, 이는 도 1의 시스템의 시동 기간동안 시간에 관한 시스템 클록 주파수(시스템 클록)를 그래프로 도시한다. 시간 t0에서, 시스템(100)이 저전력 모드에서 활성 모드로 전환하고 기준 클록이 PLL(110)에 입력된다. 시간 t1에서, PLL(110)은 기준 클록을 인식하고 타겟 주파수를 포착하기 시작한다. 도 2의 그래프에서 알 수 있는 바와 같이, PLL(110)은 처음에 광대역폭 모드에서 동작하기 때문에, 기준 클록에 고정하는 주파수를 얻고자 빠르게 시도함에 따라 주파수에서 큰 오버슈트가 발생한다. 분주기(130)는 이러한 시동 모드(start-up mode)동안 시스템 클록을 생성시키기 위하여 PLL 클록을 반으로 분주하지만, CPU는 이 때 실행을 시작하지 않는다. PLL(110)이 프로그램된 주파수에 도달되었음을 판단할 때, 주파수 고정 신호가 카운터(120)로 출력되고, 이는 기준 클록에 기초하여 10 밀리초 카운트를 시작한다. 카운트의 종료는 PLL이 협대역폭 동작 모드로 전이하기에 안정되었음을 표시한다. 시간 t2에서, 카운터(120)는 위상 고정 신호를 CPU(140)로 출력하여 CPU(140)가 실행을 시작하도록 한다. 또한, 위상 고정 신호는 PLL(110)에 의해 수신(접속은 도시하지 않음)되어 PLL(110)을 협대역폭 동작으로 전환한다. 시간 t3에서, CPU(140)는 분주기(130)의 유일한 제수를 선택하기 위해 X 비트를 제공하며, 이는 시스템 클록을 PLL 클록의 주파수로 전환한다. 알 수 있는 바와 같이, t1과 t2간의 10 밀리초 기간 동안, CPU(140)에 실행 코드가 허용되지 않고 따라서 동작이 불가능하다. 그러나, 시스템 내의 클록 생성 회로(100)와 다른 회로들은 저전력 모드에서 활성 모드로 전환되었고 전력의 소비는 효율적이지 않다.
본 발명은 시스템 클록이 시스템의 최대 특정 동작 주파수를 초과하도록 허용하지 않으며 유용한 동작 주파수에서 위상 고정 기간동안 CPU가 동작하도록 허용함으로써 저주파수 기준 클록을 갖는 시스템들에서의 이러한 비효율성을 감소시키기 위한 방법 및 장치를 제공한다. 이제 도 3을 참조하면, 본 발명의 바람직한 실시예를 따라, PLL 기반 클록 생성 회로를 갖는 마이크로 콘트롤러 시스템이 도시된다. 시스템(300)은 CPU(350)와 클록 생성 회로(305)를 포함한다. 저주파 기준 클록(REF)은 회로(305) 내의 이중 대역폭 PLL(310)에 입력된다.
PLL(310)은 위상 고정을 얻을 때는 광대역폭 모드(높은 이득)에서 동작하고 위상 고정을 유지하기 위해서는 협대역폭 모드(낮은 이득)에서 동작한다. PLL(310)은 배수 계수(N)의 함수로서 PLL 클록을 생성시키기 위해 기준 클록을 합성한다. 한 실시예에서, 기준 클록이 33 킬로헤르츠(kilohertz)의 저주파 클록이면, N은 512와 같다. PLL(310)은 PLL 클록을 분주기(330)로 출력한다. 분주기(330)는 AND 게이트(340)에 의한 선택 신호 출력에 의해 제어되며 시스템 클록 출력으로서 입력(M)에 의해 설정된 바와 같은 2개의 원하는 동작 주파수들 중 하나로 PLL 클록을 분주하도록 프로그램된다.
PLL(310)은 또한 주파수 고정 신호를 카운터(320)와 CPU(350)로 출력한다. 주파수 고정 신호는 PLL 클록이 선택된 대역폭 내에서 클록 생성 회로의 프로그램된 출력 주파수에 도달하였을 때를 표시한다. 그러나, PLL은 여전히 PLL이 광대역폭에서 협대역폭 동작으로 전환하도록 혀용하기 위한 위상 고정 조건과 안정한 주파수에 여전히 도달해야 하기 때문에, 위상 고정 신호에 의해 표시된 안정 기간(settling period)은 PLL이 위상 고정되는 것을 확실히 하도록 카운터(320)에 의해 카운트된다. 주파수 고정 신호는 타겟 주파수가 t1 내지 t2의 미리설정된 기간을 카운트하기 위해 카운터(320)를 인에이블하는 것을 시작한다. 카운터(320)는 카운터의 말단에서 AND 게이트(340)로의 위상 고정 신호 입력을 생성한다. 주파수 고정 신호는 또한 위상 고정 기간동안 동작을 시작하고 프로그램된 태스크들을 수행하기 위하여 CPU(350)를 인에이블한다. 프로세서가 분주된 주파수의 시스템 클록에 의해 클록되기 때문에, 위상/주파수 고정 기간동안 최대 특정 주파수를 초과하게 되는 위험이 없다.
CPU(350)는 어떤 원하는 시간에서 최대 속도의 동작을 요구하기 위해 판독/기록 레지스터로부터 X 비트를 표명하도록 프로그램될 수 있다. X 비트와 위상 고정 신호는 AND 게이트(340)로 입력된다. AND 게이트(340)의 선택 출력은 분주기(330)를 제어하고, 선택 신호는 타겟 주파수(M)를 1 또는 n과 같도록 선택한다. 따라서, 명백해질 것과 같이, 선택 신호는 CPU(350)가 X 비트를 표명하는 것에 의해 최대 속도의 동작을 요구하고 카운터(320)에 의해 카운트된 안정 기간이 경과될 때까지 선택된 제수(n)로서 분주기(330)의 분주 기능을 선택한다. 선택 신호가 생성될 때, 분주기(330)는 PLL 클록의 전체 주파수(또는 원하는대로의 일부)에서 시스템 클록을 생성하도록 전환한다.
도 4는 도 3의 시스템의 시동 기간의 한 예에서 시간에 관한 시스템 클록 주파수(시스템 클록)의 그래프를 도시한다. 시간 t0에서, 휴대용 디바이스(300)는 저전력 모드에서 활성 모드로 전환되고 기준 클록은 PLL(310)로 입력된다. 시간 t1에서, PLL(310)은 기준 클록을 인식하여 타겟 주파수를 포착하기 시작한다. PLL(310)이 처음에 광대역폭 모드에서 동작하기 때문에, PLL(310)이 기준 클록으로의 주파수 고정을 얻고자 빠르게 시도함에 따라 주파수에서 큰 오버슈트가 발생한다. 분주기(330)는 이러한 시동 모드동안 시스템 클록을 생성하기 위해 제수(M)에 의해 PLL 클록을 분주한다. PLL(310)이 그가 예상된 출력의 평균 주파수에 도달하였다는 것을 판단할 때, 시간 t1이후 바로 생성하며, 주파수 고정 신호가 카운터(320)로 출력되고, 기준 클록에 기초한 기간(예컨대, 카운터(320)의 328 카운트들을 요구하는 10 밀리초 기간)을 카운트하기 시작한다. 동시에 주파수 고정은 CPU(350)가, 종래 기술에서 보여졌던 바와 같은 t2보다는, 대략적인 시간 t1에서 동작을 개시하도록 인에이블한다. 이것은 시스템이 시간 t2에서 최대 주파수 동작에 도달하기 전의 셀룰러 사이클 동안에 셀룰러 전화기와 같은 휴대용 시스템이 요구된 작업을 잠재적으로 완성하도록 한다. CPU(350)가 PLL(310)이 위상 고정 동안 최대 동작 주파수의 반(半)에서 동작하기 때문에, 최대 주파수를 초과하는 어떤 위험도 존재하지 않는다.
시간 t2에서, 카운터(320)는 PLL이 협대역폭 위상으로 전이하기 위해 충분히 안정되었음을 표시하는 위상 고정 신호를 AND 게이트(340)로 출력한다. 또한, 위상 고정은 PLL(310)을 협대역폭 동작 모드로 전환하기 위해 PLL(310)에 의해 수신(접속을 도시하지 않음)된다. 시간 t2에서 또는 이전에(또는 다른 예에서는 시간 t2이후에), CPU(350)는 분주기(330)의 유일한 제수를 선택하기 위해 X 비트를 표명하고, 이는 시스템 클록을 PLL 클록의 주파수로 전환한다. 바람직한 실시예에서, 상기 PLL 클록의 주파수는 시스템의 특정 최대 주파수일 것이다. 도 4에서 보여지는 바와 같이, 본 발명의 시스템은 CPU(350)가 기간 t1 내지 t2 동안 반 주파수에서 실행되었기 때문에 최대 동작 주파수를 시간 t2에서 달성하는 것이 가능하고, 따라서 위상 고정이 발생되는 때에 동작가능하고 X 비트를 바로 생성할 수 있다. 그러므로, 도 4에 도시된 바와 같이, 바람직한 실시예의 시스템은 그의 동작 테스크들을 완료하고 저전력 모드로 곧 돌아가게 하도록 하기 위해 기간 t1 내지 t2 동안 반 동작 주파수 및 시간 t2 내지 시간 t3 사이의 최대 동작 주파수에서 동작한다. 종래 시스템은 시간 t3 이후까지 코드를 실행하는 것을 시작하지 않는다.
따라서, 본 발명이 시스템의 클록의 위상 고정동안 프로세서의 실행을 인에이블하는 PLL 기반 클록 생성 회로를 제공한다는 것이 이제 분명해질 것이다. 이는 전력의 소비를 현저하게 개선시키고 프로세싱 성능들을 강화할 것이다. PLL은 분주기의 PLL 클록 출력을 생성하고, 이는 PLL 클록을 시스템 클록 출력으로 분주한다. PLL은 원하는 출력 주파수의 포착에 기초하여 주파수 고정 신호를 출력하며, 이는 카운터를 시작하고 시스템 클록에 의해 클록되는 CPU에서 실행을 인에이블한다. 따라서, CPU는 분주된 주파수에서 실패들을 유발하는 주파수 오버슈트의 위험이 없이 위상 고정동안 실행하도록 인에이블된다. 카운터가 경과되고 CPU가 최대 주파수 동작을 요구할 때, 분주기를 최대 주파수의 시스템 클록으로 전환하는 선택 신호가 생성되며, 따라서 CPU는 PLL이 안전하게 위상 고정될 때 최대 주파수에서 수행하도록 인에이블된다.
본 발명이 바람직한 실시예에 관해 설명되었지만, 본 발명은 다양한 방법들에서 변경될 수 있고 구체적으로 개시되고 위에서 서술된 바와 다른 많은 실시예들이 가능하다는 것이 당업자에게 명백할 것이다. 따라서, 본 발명의 진정한 범위 내에 있는 본 발명의 모든 변경들을 포함하도록 첨부된 청구범위들에 의해 의도된다.
오버슈트 관련 실패들의 위험이 없이, 프로세서 실행의 지연을 도입하지 않으며, 따라서 전체 전력 모드에서의 시간 소비를 감소시키는 PLL 클록 생성 시스템이 제공된다.
도 1은 PLL 기반 클록 생성 회로를 갖는 종래의 마이크로 콘트롤러 시스템을 도시한 도면.
도 2는 도 1의 시스템에 대한 시동 기간 동안, 시간에 관해 시스템 클록 주파수(시스템 클록)를 그래프로 도시한 도면.
도 3은 본 발명의 바람직한 실시예를 따라, PLL 기반 클록 생성 회로를 갖는 마이크로 콘트롤러 시스템을 도시한 도면.
도 4는 본 발명의 바람직한 실시예를 따라, 도 3의 시스템의 시동 기간의 일예에서 시간에 관한 시스템 클록 주파수(시스템 클록)를 그래프로 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
305 : 클록 발생 회로 310 : PLL
330: 분주기 320 : 카운터

Claims (5)

  1. 기준 클록에 기초한 PLL 클록 및 주파수 고정 신호를 생성하는 위상 고정 루프(PLL:310)로서,
    상기 PLL은 협대역폭 모드와 광대역폭 모드를 갖는 전하 펌프를 포함하고,
    상기 주파수 고정 신호는 미리 결정된 대역폭 내의 예상 주파수를 달성하는 상기 PLL에 기초하여 생성되고,
    상기 예상 주파수는 상기 기준 클록의 특정 배수인, 상기 위상 고정 루프(PLL:310)와;
    상기 PLL 클록 및 선택 신호를 수신하고 시스템 클록을 생성하는 분주기 회로(330)로서, 상기 선택 신호가 제 1 상태에 있다면 제 1 주파수의 시스템 클록을 생성하고 상기 선택 신호가 제 2 상태에 있다면 제 2 주파수의 시스템 클록을 생성하며, 상기 제 2 주파수는 상기 제 1 주파수에 비교해 감소된 주파수인, 상기 분주기 회로(330)를 포함하는, 시스템(300)에 있어서,
    상기 주파수 고정 신호를 수신하고 위상 고정 신호를 생성하는 인에이블 회로(320)로서, 카운터를 포함하는, 상기 인에이블 회로(320)와;
    상기 주파수 고정 신호를 수신하고 주파수 요구 신호를 선택적으로 생성하는 프로세서(350)로서, 상기 주파수 고정 신호에 응답하여 상기 제 2 주파수에서 명령들을 실행하도록 인에이블되는, 상기 프로세서(350)와;
    상기 위상 고정 신호 및 상기 주파수 요구 신호를 수신하며 상기 위상 고정 신호 및 상기 주파수 요구 신호에 응답하여 상기 선택 신호를 생성하는 선택 회로(340)로서, 상기 위상 고정 신호 및 상기 주파수 요구 신호 모두가 어서트(assert)되면 제 1 상태이고, 그렇지 않으면 제 2 상태인, 상기 선택 회로(340)를 포함하는 것을 특징으로 하는, 시스템(300).
  2. 데이터 프로세싱 시스템을 동작시키는 방법에 있어서,
    기준 클록에 기초한 PLL 클록을 생성하는 단계와,
    미리 결정된 대역폭 내의 예상 주파수를 달성하는 상기 PLL에 기초한 PLL 주파수 고정 신호를 생성하는 단계로서, 상기 PLL은 협대역폭 모드 및 광대역폭 모드를 갖는 전하 폄프를 갖고, 상기 예상 주파수는 상기 기준 클록의 특정 배수인, 상기 PLL 주파수 고정 신호 생성 단계와,
    상기 PLL 및 선택 신호에 기초한 시스템 클록 생성 단계로서,
    상기 선택 신호가 제 1 상태에 있다면 제 1 주파수의 시스템 클록을 생성하고, 상기 선택 신호가 제 2 상태에 있다면 제 2 주파수의 시스템 클록을 생성하며, 상기 제 2 주파수는 상기 제 1 주파수에 비교해 감소된 주파수인, 상기 시스템 클록 생성 단계를 더 포함하는, 상기 시스템 클록 생성 단계와,
    상기 PLL 주파수 고정 신호의 수신 후 지연 카운트의 만료에 따라 PLL 위상 고정 신호를 생성하는 단계와,
    주파수 요구 신호를 선택적으로 생성하는 단계로서, 프로세서가 상기 PLL 주파수 고정 신호에 응답하여 상기 제 2 주파수에서 명령들을 실행하도록 인에이블되는, 상기 주파수 요구 신호를 선택적으로 생성하는 단계와,
    상기 PLL 위상 고정 신호 및 상기 주파수 요구 신호에 응답하여 상기 선택 신호를 생성하는 단계로서, 상기 선택 신호는 상기 PLL 위상 고정 신호 및 상기 주파수 요구 신호 모두가 어서트되면 제 1 상태이고, 그렇지 않으면 제 2 상태인, 상기 선택 신호 생성 단계를 포함하는, 데이터 프로세싱 시스템 동작 방법.
  3. 제 2 항에 있어서,
    상기 주파수 요구 신호는 레지스터의 비트 값에 기초해 상기 프로세서에 의해 생성되는, 데이터 프로세싱 시스템 동작 방법.
  4. 제 2 항에 있어서,
    상기 제 1 주파수는 상기 제 2 주파수의 2배인, 데이터 프로세싱 시스템 동작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 주파수는 상기 제 2 주파수의 2배인, 시스템.
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