CN113839666A - 用于管理锁相环的启动的处理和对应的集成电路 - Google Patents

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CN113839666A CN202110695671.4A CN202110695671A CN113839666A CN 113839666 A CN113839666 A CN 113839666A CN 202110695671 A CN202110695671 A CN 202110695671A CN 113839666 A CN113839666 A CN 113839666A
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L·特鲁费穆斯
C·伊瓦
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Abstract

公开了用于管理锁相环的启动的处理和对应的集成电路。锁相环(PLL)电路的启动阶段包括：由相位比较器提供控制脉冲，在该控制脉冲期间振荡器的输出信号频率增加。该增加包括在振荡器输入端施加预充电电流。确定输出信号频率的时间变化。根据至少一个确定的时间变化对预充电电流强度进行至少一个调整，以便接近参考时间变化。

Description

用于管理锁相环的启动的处理和对应的集成电路
优先权要求
本申请要求于2020年6月24日提交的法国专利申请第2006639号的优先权，该申请的全部内容在法律允许的最大范围内通过引用结合于此。
技术领域
实现方式和实施方式涉及集成电路，尤其涉及锁相环(PLL)电路，并且更具体地，涉及PLL电路的启动的管理。
背景技术
锁相环(PLL)电路通常用于要求高内部工作频率(例如几百兆赫量级的频率)的数字系统中。
具体地，锁相环电路的作用因此是向这些数字系统(例如可编程内核或微处理器)提供具有高工作频率的内部时钟信号。
然而，由于锁相环的稳定所必需的反馈环和电容网络的存在，启动持续时间(即环稳定后的持续时间，参考信号和振荡器的输出信号接近相互同步)可能很长，经常大于100μs。
对于给定产品或产品系列，可以通过模拟来确定针对参考温度(例如25℃)和给定制造工艺的该启动持续时间。
然而，一旦产品被制造并投入运行，就会发现这一启动持续时间在期望标称持续时间附近的持续时间范围内。
这个时间范围对温度和制造工艺中可能的变化很敏感，这会对环的有效启动持续时间产生负面影响。
然而，短的启动持续时间是低功率产品的重要参数。
因此，需要能够获得具有减小的时间范围的短的、稳定的且可重复的锁相环启动持续时间，而不管温度和制造工艺的可能变化。
发明内容
根据一个方面，提出了一种用于管理锁相环的操作的处理。
该环包括相位比较器和压控振荡器。
锁相环的操作包括启动阶段，启动阶段包括：由相位比较器对控制脉冲的供应，在每一个控制脉冲期间振荡器的输出信号频率(或输出频率)增加，所述增加包括在振荡器输入处施加预充电电流；输出频率的时间变化的至少一个确定；以及根据至少一个确定的时间变化对预充电电流强度进行的至少一个调整，以便接近参考时间变化。
例如，作为第一近似，时间变化可以是输出频率的斜率或时间梯度。
参考时间变化(例如参考斜率)是考虑到环的特征在模拟中定义的、以便在参考温度(例如25℃)和给定制造工艺(例如，涉及慢晶体管和更多电阻的被称为慢工艺的工艺，或者涉及快晶体管和更少电阻的被称为“快”工艺的工艺，或者涉及常规晶体管和电阻值为中间值或标称值的电阻的被称为常规工艺的工艺)下获得期望的启动持续时间)。
本发明人已经观察到，根据在输出频率上观察到的时间变化(例如斜率)来调整预充电电流的电平以便接近参考斜率，将显著地克服温度和工艺的变化，并因此减小上述时间范围并获得稳定且尽可能接近期望的启动持续时间的启动持续时间。
例如，在不根据输出频率的时间变化调整预充电电流的情况下，可以获得20至60微秒量级的时间范围，而利用所述调整，该时间范围可以减小到约5至10微秒。
在实践中，预充电电流的这种调整可以仅执行一次，优选地在启动阶段的开始时执行，但是可以在启动阶段期间执行几次。
预充电电流强度的所述调整可以包括：如果确定的时间变化大于参考时间变化，则减小所述强度；并且如果确定的时间变化小于参考时间变化，则增大所述强度。
例如，除了相位比较器之外，锁相环还包括第一计数器，第一计数器形成振荡器的输出信号的第一分频器(例如N分频器)。
然后，相位比较器在两个输入接收参考时钟信号以及从该第一分频器导出的被称为反馈信号的信号。
有几种变型可用于确定环振荡器的输出信号频率中的所述时间变化。
根据一个可能的变型，确定所述输出频率的时间变化包括：在控制脉冲期间出现属于参考时钟信号的至少两个不同周期的至少两个边沿时，分别确定第一计数器的至少两个当前计数值；以及从所述至少两个当前计数值确定所述时间变化。
例如，可以计算与这两个计数值之间的时间间隔相关的这两个计数值之间的差。
根据另一可能的变型，确定所述输出频率的时间变化包括：在提供控制脉冲之后，在属于参考时钟信号的两个连续周期的两个边沿之间对振荡器的输出信号脉冲的第一数量执行第一计数，在该计数期间，例如通过忽略由相位比较器提供的控制脉冲来防止输出频率的任何增加；然后，在去除第一抑制接着提供随后的控制脉冲之后，在属于参考时钟信号的两个连续周期的两个边沿之间对振荡器的输出信号脉冲的第二数量执行第二计数，在该计数期间，例如再次通过忽略由相位比较器提供的控制脉冲来防止输出频率的任何增加；以及从第一数量和第二数量确定所述时间变化。
例如，可以使用这两个数量之间的差。
根据提供给相位比较器的参考时钟信号具有50％的占空比的又一可能的变型，该处理包括：在启动阶段期间，在参考时钟信号的每个第一类型边沿(例如在每个上升沿)处复位第一计数器，该第一计数器形成压控振荡器的输出信号的第一分频器；由相位比较器在参考信号的每个第二类型边沿(例如在每个下降沿)处提供控制脉冲，该相位比较器接收参考信号和从第一分频器导出的反馈信号；以及确定所述输出频率的时间变化。该确定包括：在出现至少两个控制脉冲时分别确定第一计数器的至少两个当前计数值；以及从所述至少两个当前计数值来确定所述时间变化。
例如，可以计算与这两个当前计数值之间的时间间隔相关的这两个当前计数值之间的差。
除了上面提到的现有技术的锁相环的启动持续时间对温度和制造工艺变化的依赖性的问题之外，此外，在该启动阶段期间，与频率的标称最终值相比，在环振荡器的输出信号上存在频率过冲。在现有技术的锁相环中，该频率过冲最高可达到标称最终值的25％。
启动时这样的频率过冲意味着PLL的数字电路支持这样的频率。因此，必须增加该电路的速度，这尤其会导致漏电流和动态功耗的增加。
因此，需要限制锁相环的启动持续时间以及该频率过冲的幅度。
在美国专利申请公开号20210013893(法国专利申请号1907661)中提出了解决这一需求的技术方案，其通过引用结合于此。
更具体地，在该法国专利申请中已经提出，锁相环的启动阶段包括：向环的相位比较器提供占空比为50％的参考信号，该参考信号可以从不必具有50％占空比的初始参考时钟信号导出；在参考信号的每个第一类型边沿(例如每个上升沿)处复位该环的压控振荡器的输出信号的第一分频器；以及由接收该参考信号和从第一分频器导出的反馈信号的相位比较器，在参考信号的每个第二类型边沿(例如在每个下降沿)处提供控制脉冲。
本文描述的实施方式与美国专利申请公开号20210013893(法国专利申请号1907661)中描述的发明兼容。
因此，根据另一个可能的变型，并结合在美国专利申请公开号20210013893(法国专利申请号1907661)中描述的这些特征，确定所述输出频率的时间变化包括：在提供控制脉冲之后，在间隔半个参考时钟信号周期的参考时钟信号的两个边沿之间，对振荡器的输出信号脉冲的第一数量进行第一计数；在提供随后的控制脉冲之后，在间隔半个参考时钟信号周期的参考时钟信号的两个边沿之间，对振荡器的输出信号脉冲的第二数量进行第二计数；以及从第一数量和第二数量确定所述时间变化。
再次，可以使用这两个数量之间的差。
结合这些特点，并且特别是提供占空比为50％的参考信号、并且在参考信号的每个上升沿(例如)处复位环分频器，以及根据所确定的输出频率的时间变化调整预充电电流的电平，不仅允许获得提供在很大程度上与温度和制造工艺变化无关的时间范围的稳定的启动持续时间、并尽可能接近期望的启动持续时间，而且还可以显著减少环启动持续时间以及频率过冲。
因此，作为指示，对于等于2、4、8或16MHz的参考信号频率和等于832MHz的振荡器的标称输出信号频率，对于常规锁定环可获得30微秒量级的启动持续时间，而不是70至100微秒以上的启动持续时间。
同样，在振荡器的输出信号上获得几个百分比量级的频率过冲，例如2％量级的频率过冲，而对于传统的锁相环，频率过冲高达25％。
在存在占空比不为50％的初始参考信号的情况下，提供参考信号有利地包括：将该初始参考信号二分频以获得占空比为50％的参考信号，并且在这种情况下，反馈信号不是直接从环的第一分频器导出的输出信号，而是来自第一分频器的被二分频的输出信号。
这允许使用任何初始参考信号，而不管其占空比如何。
虽然由相位比较器提供的控制脉冲可以用在电荷泵电路中，但是在启动阶段使该电荷泵电路“短路”，以在连接到振荡器输入的阻容式滤波器中直接施加预充电电流是特别有利的。
这进一步有助于减小环的启动持续时间，并使该启动持续时间更少地依赖于电荷泵的电流约束，该约束与环稳定性相关。
根据一种实现方式，阻容式滤波器包括：第一支路，连接在所述振荡器输入和地之间并且包括与具有第一电容值的第一电容器串联连接的电阻网络，所述电阻网络包括第一电阻器和第二电阻器，第一电阻器连接在所述振荡器输入和中间节点之间并且具有第一电阻值，第二电阻器连接在中间节点和第一电容器之间并且具有第二电阻值；以及第二支路，连接在所述振荡器输入和地之间并包括具有第二电容值的第二电容器。
然后，第一电容值有利地等于a乘以第二电容值，而第一电阻值等于a乘以第二电阻值。
然后，预充电电流被有利地施加到所述中间节点。
在两个电容器的端子处获得两个电容电压的均匀增加，因此获得在振荡器输入提供的电容电压的稳定增加。
根据一种实现方式，当启动阶段包括在参考时钟信号的边沿上复位第一分频器时，当控制脉冲的持续时间小于振荡器的输出信号周期与第一分频器的分频比的乘积的百分之几(例如2％)时，启动阶段结束。
更一般地，并且特别是当第一分频器未在参考时钟信号的边沿处复位时，启动阶段可在相位比较器于参考时钟信号之前检测到反馈信号时结束，或者在例如产品设计期间定义的启动持续时间期满后结束。
根据一种实现方式，当启动阶段已经结束时，相位比较器的输出连接到电荷泵电路，该电荷泵电路的输出连接到压控振荡器的输入。
换句话说，当在启动阶段期间，电荷泵电路断开并且预充电电流施加在阻容式滤波器处，此时在启动阶段结束时，电荷泵电路重新连接到相位比较器。
当然，如果在启动阶段期间，电荷泵电路与相位比较器保持连接，则该连接在启动阶段结束时将不会改变。
根据一种实现方式，当在启动阶段期间时初始参考信号以及第一分频器的输出信号被二分频时，当启动阶段结束时不再执行这些分频。
换句话说，当启动阶段结束时，初始参考信号被提供给相位比较器，而提供给相位比较器的反馈信号是第一分频器的输出信号。
此外，当启动阶段结束时，有利地，可以在启动阶段结束后的参考信号的第一类型的第一边沿(例如第一上升沿)处执行第一分频器的最终复位。
这允许将参考信号与从第一分频器导出的反馈信号进行同步。
根据另一方面，提出了一种集成电路，该集成电路包括：锁相环，该锁相环包括压控振荡器和相位比较器，相位比较器被配置为在该环的启动阶段期间提供控制脉冲；控制电路，被配置为在启动阶段期间，在每个控制脉冲期间增加振荡器的输出信号频率，并且控制电路包括电流源，电流源可以在每个控制脉冲期间被调节和激活并且被配置为一旦被激活就在振荡器输入处施加预充电电流；处理电路，被配置为在所述启动阶段期间执行所述输出频率的时间变化的至少一个确定；以及调节电路，被配置为在所述启动阶段期间调节所述电流源，以根据至少一个确定的所述时间变化来执行预充电电流强度的至少一个调整，以便接近参考时间变化。
根据一个实施方式，调节电路被配置为调节电流源，以便如果确定的时间变化大于参考时间变化则减小所述强度，并且如果确定的时间变化小于参考时间变化则增加所述强度。
根据一个可能的实施方式，该环还包括形成压控振荡器的输出信号的第一分频器的第一计数器，并且集成电路包括：被配置为向环的相位比较器提供参考时钟信号的供应电路，该相位比较器被配置为还接收反馈信号；以及处理电路，该处理电路被配置为执行：在控制脉冲期间出现属于参考时钟信号的至少两个不同周期的至少两个边沿时，分别确定由第一计数器提供的至少两个当前计数值；以及从所述至少两个当前计数值确定所述时间变化。
根据另一个可能的实施方式，集成电路包括：被配置为向环的相位比较器提供参考时钟信号的供应电路，以及被配置为抑制或不抑制向控制电路提供任何控制脉冲的抑制电路，并且处理电路被配置为执行：在由相位比较器提供控制脉冲之后，在属于参考时钟信号的两个连续周期的两个边沿之间对振荡器的输出信号脉冲的第一数量的第一计数，在该计数期间，抑制电路被配置为对向控制电路提供任何控制脉冲进行第一抑制；然后，在去除抑制电路的所述第一抑制并接着由相位比较器提供随后的控制脉冲之后，在参考时钟信号的两个连续周期的两个边沿之间对振荡器的输出信号脉冲的第二数量的第二计数，在该计数期间，抑制电路被配置为对向控制电路提供任何控制脉冲进行第二抑制；以及从第一数量和第二数量确定所述时间变化。
根据又一个可能的实施方式，环还包括形成压控振荡器的输出信号的第一分频器的第一计数器，并且集成电路包括：供应电路，被配置为向环的相位比较器提供占空比为50％的参考时钟信号，该相位比较器被配置为还接收反馈信号；复位电路，被配置为在启动阶段期间在参考时钟信号的每个第一类型边沿处执行第一计数器的复位，相位比较器被配置为在参考信号的每个第二类型边沿处提供控制脉冲，并且处理电路被配置为执行：在出现至少两个控制脉冲时分别确定由所述第一计数器提供的至少两个当前计数值；以及从所述至少两个当前计数值确定所述时间变化。
根据又一个可能的实施方式，环还包括形成压控振荡器的输出信号的第一分频器的第一计数器，并且集成电路包括：供应电路，被配置成向环的相位比较器提供占空比为50％的参考时钟信号(例如，从不必具有50％占空比的初始时钟信号导出)，相位比较器被配置为还接收反馈信号；复位电路，被配置为在所述启动阶段期间在参考时钟信号的每个第一类型边沿处执行所述第一计数器的复位，相位比较器被配置为在该参考信号的每个第二类型边沿处提供控制脉冲；以及处理电路，被配置为执行：在提供控制脉冲之后，在间隔半个参考时钟信号周期的参考时钟信号的两个边沿之间对振荡器的输出信号脉冲的第一数量的第一计数；在提供随后的控制脉冲之后，在间隔半个参考时钟信号周期的参考时钟信号的两个边沿之间对振荡器的输出信号脉冲的第二数量的第二计数；以及从第一数量和第二数量确定所述时间变化。
根据一个实施方式，供应电路包括用于接收初始参考信号的输入、连接到所述输入的二分频电路、以及被配置为将被二分频的初始参考信号作为参考信号来提供的输出端，并且集成电路还包括连接在第一分频器的输出端与相位比较器之间的另一个二分频电路。
根据一个实施方式，电流源被配置为一旦被激活，就将预充电电流施加到在连接在振荡器输入处的阻容式滤波器中。
根据一个实施方式，阻容式滤波器包括：第一支路，连接在所述振荡器输入和地之间并且包括与具有第一电容值的第一电容器串联连接的电阻网络，所述电阻网络包括连接在所述振荡器输入和中间节点之间并且具有第一电阻值的第一电阻器以及连接在中间节点和第一电容器之间并且具有第二电阻值的第二电阻器；以及第二支路，连接在所述振荡器输入和地之间并且包括具有第二电容值的第二电容器；第一电容值等于a乘以第二电容值，并且第一电阻值等于a乘以第二电阻值；并且其中，电流源连接到所述中间节点。
根据一个实施方式，集成电路还包括检测电路，该检测电路被配置为检测启动阶段的结束。
根据一个实施方式，检测电路被配置为检测控制脉冲的持续时间和/或由相位比较器提供的脉冲信号的性质。
因此，检测电路可以被配置为：在控制脉冲的持续时间小于振荡器的输出信号周期与第一分频器的分频比的乘积的百分之几时，提供表示启动阶段结束的信号。
可替代地，检测电路可以被配置为：在检测到由相位比较器提供的脉冲信号的第一脉冲时，提供代表启动阶段结束的信号，该信号请求降低压控振荡器的控制电压。
根据一个实施方式，集成电路被配置为：在启动阶段结束时，将相位比较器的输出连接到电荷泵电路，该电荷泵电路的输出被连接到压控振荡器的输入。
根据一个实施方式，当启动阶段结束时，供应电路被配置为向相位比较器提供初始参考信号，并且集成电路包括控制电路，该控制电路被配置为去激活所述另一个二分频电路，使得提供到相位比较器的反馈信号是第一分频器的输出信号。
根据一个实施方式，复位电路被配置为：当启动阶段结束时，在启动阶段结束之后在参考信号的第一类型的第一边沿上执行第一分频器的最终复位。
附图说明
本发明的其它优点和特征将在检查本发明和附图的实现方式和实施方式的详细描述时变得显而易见，这些实现方式和实施方式绝不是限制性的，在附图中：
图1是包括锁相环(PLL)电路的集成电路的框图；
图2是滤波器的电路图；
图3是时序图和对应的处理电路操作；
图4是包括PLL电路的集成电路的框图；
图5是时序图和对应的处理电路操作；
图6是包括PLL电路的集成电路的框图；
图7是时序图和对应的处理电路操作；
图8是包括PLL电路的集成电路的框图；以及
图9是时序图和对应的处理电路操作。
具体实施方式
在图1中，参考标记IC表示包括锁相环(PLL)的集成电路，该锁相环包括用于接收参考信号CKin的输入BE和用于提供由压控振荡器VCO提供的输出信号CKVCO的输出端子BS。
例如，参考信号CKin的频率可以等于16MHz，而输出信号CKVCO的频率可以等于832MHz。
此外，锁相环PLL的输出端子BS连接到第一分频器DV1(例如小数分频器)的输入，第一分频器旨在将由本地振荡器VCO提供的信号CKVCO进行N分频。
分频比N等于信号CKVCO的频率与初始参考信号CKin的频率之比。
举个例子，这里，该分频比等于832/16，也就是说52。该N分频器DV1具有常规的、本身已知的结构，并且由第一计数器规则地形成。
第一分频器的输出信号用CKfb参考。
锁相环PLL包括启动阶段或步骤，在启动阶段或步骤结束时，在环的(具有常规和已知结构的)相位比较器PFD的输入处提供的参考信号CKin与信号CKfb几乎同步。当然，当参考信号CKin与信号CKfb几乎同步时，参考信号和输出信号CKVCO也几乎同步。
反馈信号CKfb被提供给相位比较器PFD的第一输入E1。
参考信号CKin在相位比较器PFD的第二输入端E2上被接收。
在该示例中，假设参考信号CKin具有任意占空比。
这里在该示例中，当逻辑信号ENST具有例如逻辑值“1”时，该启动阶段结束。
相位比较器PFD通常根据存在于其两个输入处的信号来提供旨在增加振荡器VCO输入处的控制电压的上升(UP)控制脉冲或旨在降低该控制电压的下降(DOWN)控制脉冲。
此外，锁相环PLL还包括具有本身已知的常规结构的电荷泵电路CHP，该电荷泵电路旨在接收这两个UP和DOWN控制脉冲，并向阻容式滤波器提供电流，该阻容式滤波器产生适用于振荡器输入的控制电压Vcontrol。
然而，在本实施方式中，相位比较器PFD通过可由逻辑信号ENST控制的一组第一开关SW1连接到电荷泵电路CHP的输入。
然后，环PLL包括阻容式滤波器FLT，该阻容式滤波器具有连接到压控振荡器VCO的控制输入的节点ND1。
在另一实施方式中，该组第一开关SW1可由逻辑门代替，逻辑门的一个输入连接到逻辑信号ENST，该逻辑信号ENST允许断开电荷泵电路CHP内部的开关。
因此，在本实施方式中，当锁相环处于其启动阶段(例如ENST＝0)时，开关SW1断开，从而将电荷泵电路CHP与相位比较器PFD的输出断开。
如图2所示，这里的滤波器FLT包括连接在节点ND1和地GND之间的第一支路BR1和也连接在节点ND1和地GND之间的第二支路BR2。
第一支路包括与第一电容器C1串联连接的电阻网络R。
电阻网络R包括连接在节点ND1和中间节点ND2之间的第一电阻器R1以及连接在中间节点ND2和第一电容器C1之间的第二电阻器R2。
为了简化的目的，C1、C2、R1和R2还将分别指示第一电容器C1的电容值、第二电容器C2的电容值、第一电阻器R1的电阻值和第二电阻器R2的电阻值。
在本例中，第一电容器C1的电容值C1等于a乘以第二电容器C2的电容值C2，即C1＝a*C2。作为指示，a具有10的量级。
第一电阻器R1的电阻值R1进而等于a乘以第二电阻器R2的电阻值R2，即R1＝a*R2。
因此，乘积R2*C1等于乘积R1*C2，即a乘以乘积R2*C2。
并且，在启动阶段期间，预充电电流Ip将被施加到中间节点ND2。
并且，由于C1等于a*C2，对C1和C2进行预充电将花费相同的时间，该时间等于滤波器常数除以a。
如图1所示，该预充电电流Ip从电流源SC导出，该电流源SC可通过第二开关SW2激活，该第二开关SW2由与逻辑门的输出(以PL标记)控制。
该门PL在第一输入接收UP信号的控制脉冲IMP，并且在第二输入接收由反相器INV反相的信号ENST。
在启动阶段期间，信号ENST为“0”，并且在启动阶段之后该信号为“1”。
因此，在启动阶段期间，第二开关SW2由UP信号的脉冲控制，而在启动阶段之后，第二开关SW2始终断开。
更具体地，在启动阶段期间，如果UP信号处于高电平(代表脉冲IMP)，则开关SW2闭合，并且电流源将预充电电流Ip提供给中间节点ND2。
只要UP信号被设置为1，也就是说只要控制脉冲IMP存在，这种情况就会持续。
另一方面，一旦脉冲IMP消失(UP信号为零)，开关SW2就断开，并且没有预充电电流被提供给节点ND2。
因此，电容滤波器FLT在脉冲IMP期间被充电，并且这些电荷允许增加振荡器VCO输入处的控制电压，从而允许增加该振荡器的输出信号频率。
电流源SC和滤波器FLT因此形成控制电路的一部分，该控制电路被配置为在所述控制脉冲IMP期间增加振荡器的控制电压。
此外，电流源SC可以通过调节电路MRG而被调节，这将在下面更详细地看到。
包含锁相环PLL的集成电路IC还包括检测电路MDT，该检测电路MDT被配置为检测启动阶段的结束并因此向信号ENST提供逻辑值1。
例如，当相位比较器在参考时钟信号CKin之前检测到反馈信号CKfb(其与对应于DOWN信号的高状态的第一控制脉冲的检测相对应)时，或者在例如在产品设计期间定义的启动持续时间期满之后，认为达到了启动阶段的结束。
除了刚刚描述的电路之外，集成电路IC通常还包括处理电路MT，处理电路MT被配置为在所述启动阶段期间执行振荡器VCO输出信号CKVCO的频率的时间变化的至少一个确定。
调节电路MRG被配置为在所述启动阶段期间调节所述电流源SC，以根据至少一个确定的所述时间变化来执行预充电电流Ip的强度的至少一个调整，以便接近参考时间变化。
更具体地，如下面将更详细地看到的，调节电路MRG被配置为调节电流源，以便在所确定的时间变化大于参考时间变化时减小所述强度Ip，并且在所确定的时间变化小于参考时间变化时增大所述强度Ip。
在图1的实施方式中，并且如图3所示，处理电路MT被配置为在这里执行：
-在控制脉冲IMP期间出现两个边沿(这里是属于参考时钟信号CKin的两个不同周期的两个上升沿F1、F2)时，由第一计数器(N分频器)DV1提供的两个当前计数值VCT1、VCT2的分别确定，以及
-从所述两个当前计数值VCT1、VCT2对所述时间变化PNT的确定。
分频器DV1在时刻t的计数值可以通过在该时刻t存储分频器DV1的内部寄存器的值而以常规和本身已知的方式获得。
然后，振荡器输出信号的频率的时间变化(这里为斜率PNT)，可通过公式(VCT2-VCT1)/ΔT1求出，其中ΔT1表示两个上升沿F1和F2之间的持续时间。
需要注意的是，在CKin的上升沿(例如在第一上升沿F1)启动计数器DV1以避免计数器DV1在计数时间ΔT1期满之前复位是更为简单的，但这不是必要的。
当然，可以将计数器DV1在上升沿F3期间提供的值VCT3作为计数器的第二值。
在这种情况下，振荡器输出信号的频率的斜率PNT然后可通过公式(VCT3-VCT1)/ΔT2获得，其中ΔT2表示两个上升沿F1和F3之间的持续时间。
该斜率值在总线BSS上提供给调节电路，该调节电路在步骤S30(图3)中将该斜率PNT值与参考斜率PNTR值进行比较，以在参考温度(例如25℃)和给定制造工艺下获得期望的启动持续时间，该参考斜率PNTR值例如通过考虑环特征的模拟而被确定。
如果PNT大于PNTR，则调节电路调节电流源SC以减小(步骤S31)预充电电流Ip，使得预充电电流取对应于斜率PNTR的值。因此，斜率PNT将接近参考斜率PNTR。
如果PNT小于PNTR，则调节电路调节电流源SC以增大(步骤S32)预充电电流Ip，使得预充电电流取对应于斜率PNTR的值。因此，斜率PNT将接近参考斜率PNTR。
在图4和图5所示的实施方式和实现方式中，集成电路与参照图1至图3所描述的集成电路的不同之处在于：集成电路还包括抑制电路MHB，该抑制电路MHB被配置为抑制或不抑制向控制电路SC提供任何控制脉冲IMP。
抑制脉冲IMP的供应对应于将UP信号设置为低状态，这断开开关SW2并防止向滤波器FLT提供预充电电流Ip。
此外，处理电路MT包括额外的计数器CPT3，其被配置为对输出信号CKvco脉冲的数量进行计数。
如图5所示，处理电路被配置为在相位比较器PFD提供第一控制脉冲IMP1(高电平状态下的UP信号)之后，由额外的计数器CPT3在属于参考时钟信号CKin的两个连续周期的两个边沿F1、F2之间对振荡器的输出信号脉冲的第一数量NbP1进行第一计数。
在该第一计数期间，抑制电路MHB被配置为对于向控制电路提供任何控制脉冲执行第一抑制(低状态下的信号IMP)。
在这方面，如图4所示，抑制电路MHB包括以PL3标记的与门，该与门在第一输入接收UP信号，在第二输入接收逻辑值0或逻辑值1，逻辑值0或逻辑值1取决于开关SW3的位置，开关SW3由从接收信号CKin的控制电路CTRL3发出的信号进行控制。
因此，在出现上升沿F1时、并且直到出现上升沿F2时，开关SW3被切换到0，这抑制脉冲IMP(低状态下的信号)。
然后，在去除抑制电路MHB的第一抑制(开关SW3处于1)、随后通过相位比较器提供第二控制脉冲IMP2之后，额外的计数器CPT3在参考时钟信号CKin的两个连续周期的两个上升沿F3、F4之间对振荡器的输出信号CKvco脉冲的第二数量NbP2进行第二计数。
在第二计数期间，抑制电路MHB被配置为对于向控制电路提供任何控制脉冲执行第二抑制(开关SW3处于0，因此信号IMP处于低状态)。
处理电路MT从第一数量NbP1和第二数量NbP2确定输出频率的所述时间变化，该时间变化这里是斜率。
更具体地，比率NbP1/ΔT1提供输出频率的第一值，并且比率NbP2/ΔT2提供输出频率的第二值。
与这两个值之间的时间间隔相关的这两个值之间的差，提供斜率PNT的值。
由调节电路MRG执行的步骤S50、S51和S52与上述步骤S30、S31和S32类似。
在图6和图7所示的实施方式和实现方式中，该集成电路与参照图1至图3描述的集成电路的不同之处在于：第一计数器DV1可以通过在其复位输入RST上接收复位信号或脉冲IMPRST来被复位，并且集成电路还包括复位电路MRST，该复位电路MRST被配置为在所述启动阶段期间在例如参考时钟信号CKin的每个上升沿处执行第一计数器DV1的复位(复位脉冲IMPRST)，相位比较器PHD被配置为在例如参考信号CKin的每个下降沿处提供控制脉冲IMP(高状态下的UP信号)。
此外，参考时钟信号CKin具有50％的占空比。
该实施方式和实现方式与通过引用而并入的美国专利申请公开号20210013893(法国专利申请号1907661)中描述的发明兼容，并因此结合了其优点。
如图7所示，处理电路MT被配置为在这里执行：
-当出现两个控制脉冲IMP1、IMP2时，对由第一计数器DV1提供的两个当前计数值VCT1和VCT2的分别确定，以及
-从所述当前计数值VCT1、VCT2到所述时间变化PNT的确定，该计数值VCT1、VCT2在时间上间隔了持续时间ΔT。
该确定以与参照图3所述的类似的方式执行，并且由调节电路MRG执行的步骤S70、S71和S72与上述步骤S30、S31和S32类似。
在提供在参考时钟信号CKin的边沿处复位第一分频器DV1的该实现方式和实施方式中，当与UP信号的高状态相对应的控制脉冲IMP的持续时间小于振荡器VCO的输出信号的标称周期TCKVCO与分频比N的乘积的百分之几时，认为达到了启动阶段的结束。
例如，可以取这个阈值等于2％。
此外，根据第一种可能性，为了检测启动阶段结束的这种状况，检测电路MDT可以被配置为在脉冲IMP的持续时间期间对信号CKVCO的边沿数量进行计数。
根据另一个可能的实施方式，装置MDT可以包括低通滤波器，该低通滤波器接收UP信号，并且低通滤波器的时间常数与所述百分之几的阈值相关。
根据该滤波器的输出是否提供高电平信号，装置MDT将提供信号ENST的逻辑值“0”或逻辑值“1”。
可替代地，当检测到与DOWN信号的高状态相对应的第一控制脉冲时，也可以认为达到了启动阶段的结束。
在图8和图9所示的实施方式和实现方式中，集成电路与参照图6和图7所描述的集成电路的不同之处在于：在输入BE上接收的时钟信号的占空比可以是任意的，而不必等于50％。
该实施方式和实现方式也与美国专利申请公开号20210013893(法国专利申请号1907661)中描述的发明兼容，并因此结合了其优点。
如图8所示，输入端BE接收初始参考信号CKin。
例如，初始参考信号CKin的频率可以是16MHz，而输出信号CKVCO的频率可以是832MHz。
如上所述，初始参考信号CKin具有任意占空比，特别是50％以外的占空比。
在这方面，环PLL包括供应电路MDV，该供应电路被配置为在相位比较器PFD的第二输入E2上提供参考时钟信号CKin/2，该参考时钟信号CKin/2是初始参考信号CKin的二分频。
在这方面，这里的供应电路包括例如二分频电路DV2A，二分频电路DV2A实际上是计数器，其连接到输入端BE并且提供参考时钟信号CKin/2。
因此，该参考时钟信号CKin/2具有50％的占空比。
此外，供应电路MDV还包括由信号ENST控制的第一多路复用器Mux1，在一方面，第一多路复用器Mux1接收参考信号CKin/2和初始参考信号CKin。
在启动阶段期间，即当逻辑信号ENST具有逻辑值“0”时，多路复用器Mux1在输入E2上提供被二分频的初始参考信号，由此形成在相位比较器PFD的第二输入端E2上接收的参考信号。
提供给相位比较器PFD的第一输入E1的反馈信号从同样由信号ENST控制的第二多路复用器Mux2导出。
第一分频器的输出信号CKfb被提供给第二多路复用器MUX2的第一输入端。
第二多路复用器Mux2的第二输入端接收由另一二分频电路DV2B提供的信号CKfb/2，信号CKfb/2是将信号CKfb二分频的结果。
因此，在该示例中，在环PLL的启动阶段期间，由于相位比较器的输入E2接收参考信号CKin/2，所以提供给相位比较器的第一输入E1的反馈信号是信号CKfb/2。
第一分频器DV1的复位通过将复位脉冲IMPRST施加到分频器的复位输入端RST而如上所述获得。
该复位脉冲IMPRST是在启动阶段期间由复位电路MRST响应于参考信号的每个上升沿FM而获得的，这里的参考信号是信号CKin/2。
当然，可以在信号CKin/2的每个下降沿执行此复位。
此外，一旦启动阶段结束，装置MRST将在参考信号的第一个上升沿提供最终复位脉冲，这次该脉冲将是信号CKin，其跟随启动阶段的结束。
复位电路MRST可以通过逻辑电路很容易地实现。
现在更具体地参考图9，其具有时间计时图(chronogram)的形状。
在该图的第二行，示出了初始参考信号CKin，如图所示，其具有不同于50％的占空比。
参考信号CKin/2示出在第三行，它是由初始参考信号二分频得到的，并且这次它具有50％的占空比。
如上所述，该信号CKin/2是提供给相位比较器PFD的第二输入E2的参考信号。
此外，可以看出，在参考信号CKin/2的每个上升沿，复位电路MRST发射复位脉冲IMPRST，该复位脉冲使第一分频器DV1复位，即将形成该第一分频器的计数器复位为0。
此外，在参考信号CKin/2的每个下降沿，相位比较器PFD将参考信号CKin/2的相位与反馈信号CKfb/2的相位进行比较，并因此提供UP信号的控制脉冲IMP。
当存在脉冲IMP时，该脉冲允许将预充电电流Ip施加到滤波器FLT的中间节点ND2。
在这方面，处理电路MT在这里被配置为执行：
-在提供第一控制脉冲IMP1之后，在UP信号设置为0时，在间隔参考时钟信号CKin/2的半个周期ΔT的参考时钟信号的两个边沿F1、F2之间，对振荡器的输出信号CKvco脉冲的第一数量NbP1的第一计数；
-在提供第二控制脉冲IMP2之后，在UP信号设置为0时，在间隔参考时钟信号CKin/2的半个周期ΔT的参考时钟信号的两个边沿F3、F4之间，对振荡器的输出信号脉冲的第二数量NbP2的第二计数；以及
-从两个数量NbP1和NbP2确定所述时间变化PNT。
如图4中的情况，这些计数由额外的计数器CPT3执行。
比率NbP1/ΔT提供输出频率的第一值，比率NbP2/ΔT提供输出频率的第二值。
与这两个值之间的时间间隔相关的这两个值之间的差值，提供斜率PNT的值。
由调节电路MRG执行的步骤S90、S91和S92与上述步骤S30、S31和S32类似。
注意，随着该启动阶段的展开，由于信号CKVCO的输出频率增加，因此UP信号脉冲IMP的持续时间减少。
并且，如上面参照图6和图7所示，当脉冲IMP的持续时间T小于或等于振荡器信号的分频比N与周期TCKVCO的乘积的2％、或者当出现DOWN信号时，控制信号ENST切换到1，从而标志着启动阶段的结束。
此时，第一多路复用器Mux1在相位比较器的第二输入端E2上提供初始参考信号CKin，该初始参考信号CKin成为参考信号。
此外，提供在相位比较器PFD的第一输入E1上的反馈信号变成直接从分频器导出的信号CKfb(也就是说，没有被事先二分频)。
同时，开关SW1闭合，将相位比较器PFD的两个输出(分别提供UP和DOWN两个信号)连接到电荷泵电路的输入，以便恢复锁相环的常规操作。
开关SW2断开，中断预充电电流IP的施加。
允许调节本地振荡器VCO的控制电压Vcontrol的电流此时是由电荷泵电路提供的电流Icp。
在这种情况下，为了加速信号CKVCO和参考信号CKin的同步，如上所述，电路MRST在参考信号CKin的第一上升沿期间进行第一分频器DV1的最终复位，该参考信号CKin跟随启动阶段的结束。
然后，锁相环将在几个周期后准备提供其输出信号。
例如，该输出信号可以用作微处理器的时钟信号。

Claims (25)

1.一种用于管理锁相环PLL电路的启动阶段的操作的方法，所述PLL电路包括相位比较器和压控振荡器，所述方法包括：
由所述相位比较器供应控制脉冲，其中在所述控制脉冲中的每个控制脉冲期间，所述振荡器的输出信号频率增加，其中所述增加包括在振荡器输入处施加预充电电流；
确定所述输出信号频率的至少一个时间变化；以及
根据所确定的所述至少一个时间变化来调整所述预充电电流的至少一个强度，以使所确定的所述至少一个时间变化接近参考时间变化。
2.根据权利要求1所述的方法，其中调整包括：
如果所确定的至少一个时间变化大于所述参考时间变化，则减小所述至少一个强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述至少一个强度。
3.根据权利要求1所述的方法，还包括：
向所述PLL电路的所述相位比较器供应参考时钟信号；以及
向所述PLL电路的所述相位比较器供应反馈信号，所述反馈信号从第一计数器被导出，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；
其中确定所述至少一个时间变化包括：
当在控制脉冲期间出现属于所述参考时钟信号的至少两个不同周期的至少两个边沿时，分别确定由所述第一计数器提供的至少两个当前计数值；以及
从所述至少两个当前计数值确定所述至少一个时间变化。
4.根据权利要求3方法，其中调整包括：
如果所确定的至少一个时间变化大于所述参考时间变化，则减小所述至少一个强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述至少一个强度。
5.根据权利要求1所述的方法，还包括：
向所述PLL电路的所述相位比较器供应参考时钟信号；
其中确定所述至少一个时间变化包括：
在供应第一控制脉冲之后，在属于所述参考时钟信号的两个连续周期的两个边沿之间，执行所述振荡器的输出信号脉冲的第一数量的第一计数；
其中在所述执行所述第一计数期间，所述输出信号频率的任何增加被抑制；
然后，在去除所述抑制并且在供应随后的第二控制脉冲之后，在属于所述参考时钟信号的两个连续周期的两个边沿之间，执行所述振荡器的输出信号脉冲的第二数量的第二计数；
其中在所述执行所述第二计数期间，所述输出信号频率的任何增加被抑制；以及
从所述第一数量和所述第二数量确定所述至少一个时间变化。
6.根据权利要求5所述的方法，其中调整包括：
如果所确定的至少一个时间变化大于所述参考时间变化，则减小所述至少一个强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述至少一个强度。
7.根据权利要求1所述的方法，还包括：
向所述PLL电路的所述相位比较器供应具有50％的占空比的参考时钟信号；
在所述启动阶段期间，在所述参考时钟信号的每个第一类型边沿处复位第一计数器，其中所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；
由所述相位比较器在所述参考信号的每个第二类型边沿处供应控制脉冲，所述相位比较器接收所述参考信号和从所述第一分频器导出的反馈信号；以及
其中确定所述至少一个时间变化包括：
在出现至少两个控制脉冲时，分别确定由所述第一计数器提供的至少两个当前计数值；以及
从所述至少两个当前计数值确定所述至少一个时间变化。
8.根据权利要求7所述的方法，其中调整包括：
如果所确定的至少一个时间变化大于所述参考时间变化，则减小所述至少一个强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述至少一个强度。
9.根据权利要求1所述的方法，还包括在所述启动阶段期间：
向所述PLL电路的所述相位比较器供应具有50％的占空比的参考时钟信号；
在所述参考时钟信号的每个第一类型边沿处复位第一计数器，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；
由所述相位比较器在所述参考信号的每个第二类型边沿处供应控制脉冲，所述相位比较器接收所述参考信号和从所述第一分频器导出的反馈信号；以及
其中确定所述至少一个时间变化包括：
在供应第一控制脉冲之后，在间隔所述参考时钟信号的半个周期的所述参考时钟信号的两个边沿之间，执行所述振荡器的输出信号脉冲的第一数量的第一计数；
在供应随后的第二控制脉冲之后，在间隔所述参考时钟信号的半个周期的所述参考时钟信号的两个之间，执行所述振荡器的输出信号脉冲的第二数量的第二计数；以及
从所述第一数量和所述第二数量确定所述至少一个时间变化。
10.根据权利要求9所述的方法，其中调整包括：
如果所确定的至少一个时间变化大于所述参考时间变化，则减小所述至少一个强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述至少一个强度。
11.根据权利要求1所述的方法，还包括：
将所述预充电电流施加到连接在所述振荡器输入处的阻容式滤波器，其中所述阻容式滤波器包括：
第一支路，连接在所述振荡器输入和地之间，并且所述第一支路包括电阻网络，所述电阻网络与具有第一电容值的第一电容器串联连接，所述电阻网络包括第一电阻器和第二电阻器，所述第一电阻器被连接在所述振荡器输入和中间节点之间、并且具有第一电阻值，所述第二电阻器被连接在所述中间节点和所述第一电容器之间、并且具有第二电阻值；以及
第二支路，连接在所述振荡器输入和地之间，并且所述第二支路包括第二电容器，所述第二电容器具有第二电容值；
其中所述第一电容值等于a乘以所述第二电容值，并且所述第一电阻值等于a乘以所述第二电阻值，以及
其中所述预充电电流被施加到所述中间节点。
12.根据权利要求1所述的方法，还包括：
向所述PLL电路的所述相位比较器供应反馈信号，所述反馈信号从第一计数器被导出，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；以及
其中当所述控制脉冲的持续时间小于所述振荡器的输出信号周期与所述第一分频器的分频比的乘积的百分之几时，所述启动阶段结束。
13.根据权利要求1所述的方法，还包括：
向所述PLL电路的所述相位比较器供应反馈信号，所述反馈信号从第一计数器被导出，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；以及
其中当所述相位比较器在所述参考时钟信号之前检测到所述反馈信号时，所述启动阶段结束。
14.根据权利要求1所述的方法，还包括：
向所述PLL电路的所述相位比较器供应反馈信号，所述反馈信号从第一计数器被导出，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；以及
其中所述启动阶段在限定的持续时间期满时结束。
15.一种集成电路，包括：
锁相环PLL电路，所述PLL电路包括压控振荡器和相位比较器，所述相位比较器被配置为在所述PLL电路的启动阶段期间供应控制脉冲；
控制电路，被配置为在所述启动阶段期间，在每个控制脉冲期间增加所述振荡器的输出信号频率，所述控制电路包括电流源，所述电流源的操作在每个控制脉冲期间被调节和激活，并且所述电流源被配置为在振荡器输入处施加预充电电流；
处理电路，被配置为在所述启动阶段期间执行所述输出信号频率的时间变化的至少一个确定；以及
调节电路，被配置为在所述启动阶段期间调节所述电流源，以根据所述至少一个确定的时间变化来执行所述预充电电流的强度的至少一个调整，以便接近参考时间变化。
16.根据权利要求15所述的集成电路，其中所述调节电路被配置为调节所述电流源以便：
如果所确定的时间变化大于所述参考时间变化，则减小所述强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述强度。
17.根据权利要求15所述的集成电路：
其中所述PLL电路还包括第一计数器，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；以及
所述集成电路还包括供应电路，所述供应电路被配置为向所述环的所述相位比较器供应参考时钟信号，所述相位比较器被配置为还接收来自所述第一分频器的反馈信号；以及
其中所述处理电路被配置为：
当在控制脉冲期间出现属于所述参考时钟信号的至少两个不同周期的至少两个边沿时，分别确定由所述第一计数器提供的至少两个当前计数值；以及
从所述至少两个当前计数值确定所述时间变化。
18.根据权利要求17所述的集成电路，其中所述调节电路被配置为调节所述电流源以便：
如果所确定的时间变化大于所述参考时间变化，则减小所述强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述强度。
19.根据权利要求15所述的集成电路，还包括：
供应电路，被配置为向所述环的所述相位比较器供应参考时钟信号；以及
抑制电路，被配置为选择性地抑制控制脉冲向所述控制电路的供应；以及
其中所述处理电路被配置为：
在由所述相位比较器供应第一控制脉冲之后，在属于所述参考时钟信号的两个连续周期的两个边沿之间，对所述振荡器的输出信号脉冲的第一数量进行计数，其中所述抑制电路在所述第一数量的所述计数期间，对向所述控制电路供应任何控制脉冲进行第一抑制；
然后，在去除所述第一抑制并且在由所述相位比较器供应随后的第二控制脉冲之后，在所述参考时钟信号的两个连续周期的两个边沿之间，对所述振荡器的输出信号脉冲的第二数量进行计数，其中所述抑制电路在所述第二数量的所述计数期间，对向所述控制电路供应任何控制脉冲进行第二抑制；以及
从所述第一数量和所述第二数量确定所述时间变化。
20.根据权利要求19所述的集成电路，其中所述调节电路被配置为调节所述电流源以便：
如果所确定的时间变化大于所述参考时间变化，则减小所述强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述强度。
21.根据权利要求15所述的集成电路：
其中所述环还包括第一计数器，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；以及
所述集成电路还包括：
供应电路，被配置为向所述相位比较器供应具有50％的占空比的参考时钟信号，所述相位比较器被配置为还接收来自所述第一分频器的反馈信号；以及
复位电路，被配置为在所述启动阶段期间在所述参考时钟信号的每个第一类型边沿处执行所述第一计数器的复位，所述相位比较器被配置为在所述参考信号的每个第二类型边沿处供应控制脉冲；以及
其中所述处理电路被配置为：
在出现至少两个控制脉冲时，分别确定由所述第一计数器提供的至少两个当前计数值；以及
从所述至少两个当前计数值确定所述时间变化。
22.根据权利要求21所述的集成电路，其中所述调节电路被配置为调节所述电流源以便：
如果所确定的时间变化大于所述参考时间变化，则减小所述强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述强度。
23.根据权利要求15所述的集成电路：
其中所述环还包括第一计数器，所述第一计数器形成所述压控振荡器的所述输出信号的第一分频器；以及
所述集成电路还包括：
供应电路，被配置为向所述环的所述相位比较器供应具有50％的占空比的参考时钟信号，所述相位比较器被配置为还接收来自所述第一分频器的反馈信号；以及
复位电路，被配置为：在所述启动阶段期间，在所述参考时钟信号的每个第一类型边沿处执行所述第一计数器的复位，所述相位比较器被配置为：在所述参考信号的每个第二类型边沿处供应控制脉冲；以及
其中所述处理电路被配置为：
在供应控制脉冲之后，在间隔所述参考时钟信号的半个周期的所述参考时钟信号的两个边沿之间，对所述振荡器的输出信号脉冲的第一数量进行计数；
在供应随后的控制脉冲之后，在间隔所述参考时钟信号的半个周期的所述参考时钟信号的两个边沿之间，对所述振荡器的输出信号脉冲的第二数量进行计数；以及
从所述第一数量和所述第二数量确定所述时间变化。
24.根据权利要求23所述的集成电路，其中所述调节电路被配置为调节所述电流源以便：
如果所确定的时间变化大于所述参考时间变化，则减小所述强度；以及
如果所确定的时间变化小于所述参考时间变化，则增加所述强度。
25.根据权利要求15所述的集成电路：
其中所述电流源被配置为一旦被激活，就将所述预充电电流施加在连接在所述振荡器输入处的阻容式滤波器中；以及
其中所述阻容式滤波器包括：
第一支路，连接在所述振荡器输入和地之间，并且所述第一支路包括电阻网络，所述电阻网络与具有第一电容值的第一电容器串联连接，所述电阻网络包括第一电阻器和第二电阻器，所述的第一电阻器被连接在所述振荡器输入和中间节点之间、并且具有第一电阻值，所述第二电阻器被连接在所述中间节点和所述第一电容器之间、并且具有第二电阻值；以及
第二支路，连接在所述振荡器输入和地之间，并且所述第二支路包括第二电容器，所述第二电容器具有第二电容值；
其中所述第一电容值等于a乘以所述第二电容值，并且所述第一电阻值等于a乘以所述第二电阻值；以及
其中所述电流源被连接到所述中间节点。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1162219A (zh) * 1996-04-05 1997-10-15 三菱电机株式会社 锁相环电路
US5963068A (en) * 1997-07-28 1999-10-05 Motorola Inc. Fast start-up processor clock generation method and system
WO2006101090A1 (ja) * 2005-03-23 2006-09-28 Advantest Corporation 基準信号に基づいて信号を発生させる発振装置
US20090021310A1 (en) * 2007-07-16 2009-01-22 Micrel, Inc. System and method for phase-locked loop (pll) for high-speed memory interface (hsmi)
CN102868399A (zh) * 2012-10-11 2013-01-09 广州润芯信息技术有限公司 锁相环频率综合器和锁相环失锁检测及调节方法
CN103199857A (zh) * 2012-01-06 2013-07-10 台湾积体电路制造股份有限公司 基于电流控制振荡器（cco）的pll
US20190020310A1 (en) * 2017-07-16 2019-01-17 Short Circuit Technologies Llc Apparatus and method of reducing power consumption in a low intermediate frequency radio receiver
CN110299913A (zh) * 2018-03-21 2019-10-01 意法半导体(鲁塞)公司 用于管理锁相环的方法和相关电路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1162219A (zh) * 1996-04-05 1997-10-15 三菱电机株式会社 锁相环电路
US5963068A (en) * 1997-07-28 1999-10-05 Motorola Inc. Fast start-up processor clock generation method and system
WO2006101090A1 (ja) * 2005-03-23 2006-09-28 Advantest Corporation 基準信号に基づいて信号を発生させる発振装置
US20090021310A1 (en) * 2007-07-16 2009-01-22 Micrel, Inc. System and method for phase-locked loop (pll) for high-speed memory interface (hsmi)
CN103199857A (zh) * 2012-01-06 2013-07-10 台湾积体电路制造股份有限公司 基于电流控制振荡器（cco）的pll
CN102868399A (zh) * 2012-10-11 2013-01-09 广州润芯信息技术有限公司 锁相环频率综合器和锁相环失锁检测及调节方法
US20190020310A1 (en) * 2017-07-16 2019-01-17 Short Circuit Technologies Llc Apparatus and method of reducing power consumption in a low intermediate frequency radio receiver
CN110299913A (zh) * 2018-03-21 2019-10-01 意法半导体(鲁塞)公司 用于管理锁相环的方法和相关电路

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