JPH0898054A - 同期クロック発生回路および静止画像生成装置 - Google Patents
同期クロック発生回路および静止画像生成装置Info
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- JPH0898054A JPH0898054A JP6231592A JP23159294A JPH0898054A JP H0898054 A JPH0898054 A JP H0898054A JP 6231592 A JP6231592 A JP 6231592A JP 23159294 A JP23159294 A JP 23159294A JP H0898054 A JPH0898054 A JP H0898054A
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- signal
- clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/4448—Receiver circuitry for the reception of television signals according to analogue transmission standards for frame-grabbing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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- Television Systems (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 入力信号が途絶えた後にも、安定な同期信号
を供給することができる同期信号生成回路を提供する。 【構成】 ゲート回路８０４は、同期信号生成回路８０
が生成する同期信号をもちいて処理を行う静止画生成装
置が、静止画像の生成または出力を行い、かつ、フレー
ムパルスとフレーム同期信号ＩＦＰの同期が外れている
場合には信号Ｇを論理値１にしてスイッチ回路８１８に
対して出力する。スイッチ回路８１８は接点ｂを選択し
て数値ＶDCをディジタル／アナログ変換回路８１６に対
して出力するのでＰＬＬループの働きが止まる。したが
って、この場合、電圧制御発振回路８２０は数値ＶDCに
対応する周波数の信号ＨＣＫを生成し、これ以外の場合
には、ＰＬＬループの動作により定まる周波数の信号Ｈ
ＣＫを生成する。
を供給することができる同期信号生成回路を提供する。 【構成】 ゲート回路８０４は、同期信号生成回路８０
が生成する同期信号をもちいて処理を行う静止画生成装
置が、静止画像の生成または出力を行い、かつ、フレー
ムパルスとフレーム同期信号ＩＦＰの同期が外れている
場合には信号Ｇを論理値１にしてスイッチ回路８１８に
対して出力する。スイッチ回路８１８は接点ｂを選択し
て数値ＶDCをディジタル／アナログ変換回路８１６に対
して出力するのでＰＬＬループの働きが止まる。したが
って、この場合、電圧制御発振回路８２０は数値ＶDCに
対応する周波数の信号ＨＣＫを生成し、これ以外の場合
には、ＰＬＬループの動作により定まる周波数の信号Ｈ
ＣＫを生成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＵＳＥ信号等の映像
信号から静止画像を生成する処理に用いられる同期信号
を生成する同期クロック発生回路および、この同期クロ
ック発生回路を用いたＭＵＳＥ信号用静止画像生成装置
に関する。
信号から静止画像を生成する処理に用いられる同期信号
を生成する同期クロック発生回路および、この同期クロ
ック発生回路を用いたＭＵＳＥ信号用静止画像生成装置
に関する。
【０００２】
【従来の技術】現在、衛星放送等において、高品位テレ
ビジョン（ＨＤＴＶ）方式が実用化されている。ＨＤＴ
Ｖ方式の映像信号を放送する場合、ＨＤＴＶ方式の映像
信号をＭＵＳＥ方式により帯域圧縮し、伝送する。ＭＵ
ＳＥ方式においては、例えば「ＭＵＳＥ−ハイビジョン
伝送方式（二宮佑一著、社団法人電子情報通信学会刊、
１９９０年１２月１日）」（文献１）に開示されている
ように、映像信号をフィールド間、フレーム間およびラ
イン間でサンプリング位相にオフセットを施してサンプ
リングし、伝送に用いる帯域圧縮した信号（以下、「Ｍ
ＵＳＥ信号」と記す）を生成する。
ビジョン（ＨＤＴＶ）方式が実用化されている。ＨＤＴ
Ｖ方式の映像信号を放送する場合、ＨＤＴＶ方式の映像
信号をＭＵＳＥ方式により帯域圧縮し、伝送する。ＭＵ
ＳＥ方式においては、例えば「ＭＵＳＥ−ハイビジョン
伝送方式（二宮佑一著、社団法人電子情報通信学会刊、
１９９０年１２月１日）」（文献１）に開示されている
ように、映像信号をフィールド間、フレーム間およびラ
イン間でサンプリング位相にオフセットを施してサンプ
リングし、伝送に用いる帯域圧縮した信号（以下、「Ｍ
ＵＳＥ信号」と記す）を生成する。
【０００３】ＭＵＳＥ信号においては、１つのフレーム
がそれぞれ２つのフィールド信号を含むので、２フレー
ム周期、つまり、４フィールド周期でサンプリング位相
が完結する。したがって、ＭＵＳＥ信号を帯域伸長して
ＨＤＴＶ方式の映像信号を合成する装置（以下、「ＭＵ
ＳＥデコーダ」と記す）においては、４つの連続したフ
ィールド信号を記憶し、これらの４つのフィールド信号
を合成してＨＤＴＶ方式の映像信号を合成する。
がそれぞれ２つのフィールド信号を含むので、２フレー
ム周期、つまり、４フィールド周期でサンプリング位相
が完結する。したがって、ＭＵＳＥ信号を帯域伸長して
ＨＤＴＶ方式の映像信号を合成する装置（以下、「ＭＵ
ＳＥデコーダ」と記す）においては、４つの連続したフ
ィールド信号を記憶し、これらの４つのフィールド信号
を合成してＨＤＴＶ方式の映像信号を合成する。
【０００４】ＭＵＳＥデコーダは、サンプリング位相が
完結する４つのフィールド分のデータの記憶が可能な容
量の画像メモリを有しており、画像メモリに記憶したデ
ータを用いて静止画像を復元することができる。つま
り、４つのフィールド分のデータを、後述するようなフ
レーム間内挿ループを巡回させることにより、１画面分
の静止画像を生成して保持することができる。このよう
な、ＭＵＳＥ信号から１画面分の静止画像を生成して保
持するＭＵＳＥデコーダの動作は、一般的にＭＵＳＥデ
コーダのフリーズ（ｆｒｅｅｚｅ）動作と呼ばれる。
完結する４つのフィールド分のデータの記憶が可能な容
量の画像メモリを有しており、画像メモリに記憶したデ
ータを用いて静止画像を復元することができる。つま
り、４つのフィールド分のデータを、後述するようなフ
レーム間内挿ループを巡回させることにより、１画面分
の静止画像を生成して保持することができる。このよう
な、ＭＵＳＥ信号から１画面分の静止画像を生成して保
持するＭＵＳＥデコーダの動作は、一般的にＭＵＳＥデ
コーダのフリーズ（ｆｒｅｅｚｅ）動作と呼ばれる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＵＳ
Ｅデコーダがフリーズ動作を行っている場合に、新たな
ＭＵＳＥ信号の入力が途絶えてしまうと、ＭＵＳＥデコ
ーダのフリーズ動作により得られた静止画像が乱れてし
まうという問題がある。以下に理由を説明する。フリー
ズ動作により静止画像が得られた後のＭＵＳＥ信号は、
フリーズ動作が解除されるまで不要となる。しかし、静
止画像が得られた後も、静止画像を画面に表示するため
に用いられるフレーム同期信号、および、ＭＵＳＥ信号
のＨＤ領域の信号に同期したクロック信号（ラインクロ
ック）は、それぞれＭＵＳＥ信号のフレームパルスおよ
びＨＤ領域のラインパルスに同期して生成される。した
がって、ＭＵＳＥデコーダが静止画像を画面に表示して
いる間にＭＵＳＥ信号が入力されなくなると、ＭＵＳＥ
デコーダは適切なタイミングのフレーム同期信号および
ラインクロックが生成できなくなり、画面も乱れてしま
うことになるからである。
Ｅデコーダがフリーズ動作を行っている場合に、新たな
ＭＵＳＥ信号の入力が途絶えてしまうと、ＭＵＳＥデコ
ーダのフリーズ動作により得られた静止画像が乱れてし
まうという問題がある。以下に理由を説明する。フリー
ズ動作により静止画像が得られた後のＭＵＳＥ信号は、
フリーズ動作が解除されるまで不要となる。しかし、静
止画像が得られた後も、静止画像を画面に表示するため
に用いられるフレーム同期信号、および、ＭＵＳＥ信号
のＨＤ領域の信号に同期したクロック信号（ラインクロ
ック）は、それぞれＭＵＳＥ信号のフレームパルスおよ
びＨＤ領域のラインパルスに同期して生成される。した
がって、ＭＵＳＥデコーダが静止画像を画面に表示して
いる間にＭＵＳＥ信号が入力されなくなると、ＭＵＳＥ
デコーダは適切なタイミングのフレーム同期信号および
ラインクロックが生成できなくなり、画面も乱れてしま
うことになるからである。
【０００６】本発明は、上述した従来技術の問題点に鑑
みてなされたものであり、例えばＭＵＳＥ信号から静止
画像を生成する静止画像生成処理に用いられる同期信号
を生成する回路であって、ＭＵＳＥ信号の入力がなくな
る等の障害が発生した場合であっても、静止画像生成処
理に対して安定な同期信号を供給することができる同期
クロック発生回路および静止画像生成装置を提供するこ
とを目的とする。また、本発明は、かかる障害が発生し
た場合であっても生成された静止画像の表示を妨げるこ
とがない同期クロック発生回路および静止画像生成装置
を提供することを目的とする。
みてなされたものであり、例えばＭＵＳＥ信号から静止
画像を生成する静止画像生成処理に用いられる同期信号
を生成する回路であって、ＭＵＳＥ信号の入力がなくな
る等の障害が発生した場合であっても、静止画像生成処
理に対して安定な同期信号を供給することができる同期
クロック発生回路および静止画像生成装置を提供するこ
とを目的とする。また、本発明は、かかる障害が発生し
た場合であっても生成された静止画像の表示を妨げるこ
とがない同期クロック発生回路および静止画像生成装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の同期クロック発生回路は、ＭＵＳＥ信号から
静止画像を生成する処理に用いられるクロック信号を発
生する同期クロック発生回路であって、発生されたライ
ンクロックとＭＵＳＥ信号のラインパルスとの位相を比
較する位相比較回路と、前記位相比較回路の位相の比較
結果をフィルタリングするフィルタ回路と、前記静止画
像を生成する処理が行われていない場合には前記フィル
タリング回路のフィルタリング出力を選択し、前記静止
画像を生成する処理が行われている場合には固定電圧を
選択して出力するスイッチ回路と、前記スイッチ回路の
出力の電圧値に対応した周波数の原クロックを生成する
電圧制御型発振回路と、前記電圧制御型発振回路が発生
した原クロックを所定の周期数分だけ計数して分周し、
前記ラインパルスに対応する前記ラインクロックを発生
する第１の分周回路と、前記電圧制御型発振回路が発生
した原クロックを所定の周期分だけ計数して分周し、前
記ＭＵＳＥ信号のフレームパルスに対応するフレームク
ロックを発生する第２の分周回路と、前記静止画像を生
成する処理が行われている間だけ、前記第２の分周回路
が発生した前記フレームクロックと前記ＭＵＳＥ信号の
フレームパルスとの位相が外れた場合に前記第１の分周
回路および該第２の分周回路の計数値を初期化する初期
化手段とを有する。
に本発明の同期クロック発生回路は、ＭＵＳＥ信号から
静止画像を生成する処理に用いられるクロック信号を発
生する同期クロック発生回路であって、発生されたライ
ンクロックとＭＵＳＥ信号のラインパルスとの位相を比
較する位相比較回路と、前記位相比較回路の位相の比較
結果をフィルタリングするフィルタ回路と、前記静止画
像を生成する処理が行われていない場合には前記フィル
タリング回路のフィルタリング出力を選択し、前記静止
画像を生成する処理が行われている場合には固定電圧を
選択して出力するスイッチ回路と、前記スイッチ回路の
出力の電圧値に対応した周波数の原クロックを生成する
電圧制御型発振回路と、前記電圧制御型発振回路が発生
した原クロックを所定の周期数分だけ計数して分周し、
前記ラインパルスに対応する前記ラインクロックを発生
する第１の分周回路と、前記電圧制御型発振回路が発生
した原クロックを所定の周期分だけ計数して分周し、前
記ＭＵＳＥ信号のフレームパルスに対応するフレームク
ロックを発生する第２の分周回路と、前記静止画像を生
成する処理が行われている間だけ、前記第２の分周回路
が発生した前記フレームクロックと前記ＭＵＳＥ信号の
フレームパルスとの位相が外れた場合に前記第１の分周
回路および該第２の分周回路の計数値を初期化する初期
化手段とを有する。
【０００８】ＭＵＳＥ信号から静止画像を生成する静止
画像生成装置であって、発生されたラインクロックとＭ
ＵＳＥ信号のラインパルスとの位相を比較し、該比較の
結果をフィルタリングして制御電圧を発生する制御電圧
発生回路と、前記静止画像を生成する処理が行われてい
ない場合には前記フィルタリング回路のフィルタリング
出力を選択し、前記静止画像を生成する処理が行われて
いる場合には固定電圧を選択して出力するスイッチ回路
と、前記スイッチ回路の出力の電圧値に対応した周波数
の原クロックを生成し、該原クロックを所定の周期数分
だけ計数して分周し、前記ラインパルスに対応する前記
ラインクロック、および、前記ＭＵＳＥ信号のフレーム
パルスに対応するフレームクロックを発生する分周回路
と、前記静止画像を生成する処理が行われている間だ
け、前記分周回路が発生した前記フレームクロックと前
記ＭＵＳＥ信号のフレームパルスとの位相が外れた場合
に前記分周回路の計数値を初期化する初期化手段と、入
力された信号を前記ＭＵＳＥ信号１フレーム分遅延する
メモリ回路と、前記ラインパルスおよび前記フレームパ
ルスに同期して、前記メモリ回路に前記ＭＵＳＥ信号お
よび該メモリ回路から出力される１フレーム前の該ＭＵ
ＳＥ信号を交互に記憶させてフレーム間内挿処理を行う
フレーム間内挿回路と、前記フレーム間内挿処理手段が
フレーム間内挿したＭＵＳＥ信号を伸長し、フィールド
間内挿する画像処理回路とを有する。
画像生成装置であって、発生されたラインクロックとＭ
ＵＳＥ信号のラインパルスとの位相を比較し、該比較の
結果をフィルタリングして制御電圧を発生する制御電圧
発生回路と、前記静止画像を生成する処理が行われてい
ない場合には前記フィルタリング回路のフィルタリング
出力を選択し、前記静止画像を生成する処理が行われて
いる場合には固定電圧を選択して出力するスイッチ回路
と、前記スイッチ回路の出力の電圧値に対応した周波数
の原クロックを生成し、該原クロックを所定の周期数分
だけ計数して分周し、前記ラインパルスに対応する前記
ラインクロック、および、前記ＭＵＳＥ信号のフレーム
パルスに対応するフレームクロックを発生する分周回路
と、前記静止画像を生成する処理が行われている間だ
け、前記分周回路が発生した前記フレームクロックと前
記ＭＵＳＥ信号のフレームパルスとの位相が外れた場合
に前記分周回路の計数値を初期化する初期化手段と、入
力された信号を前記ＭＵＳＥ信号１フレーム分遅延する
メモリ回路と、前記ラインパルスおよび前記フレームパ
ルスに同期して、前記メモリ回路に前記ＭＵＳＥ信号お
よび該メモリ回路から出力される１フレーム前の該ＭＵ
ＳＥ信号を交互に記憶させてフレーム間内挿処理を行う
フレーム間内挿回路と、前記フレーム間内挿処理手段が
フレーム間内挿したＭＵＳＥ信号を伸長し、フィールド
間内挿する画像処理回路とを有する。
【０００９】
【作用】位相比較回路は、ＭＵＳＥ信号のＨＤ期間に含
まれているラインパルスと、このラインパルスに対応し
ており、後述のように第１の分周回路が発生するライン
クロックとを位相比較する。フィルタリング回路は、位
相比較回路の位相比較の結果として出力される信号か
ら、所定の周波数以下の成分を取り出す。スイッチ回路
は、ＭＵＳＥ信号から静止画を生成する処理（フリーズ
処理）が行われていない場合には、フィルタリング回路
のフィルタリング出力を選択して出力し、フリーズ処理
が行われている場合には固定電圧を選択して出力する。
まれているラインパルスと、このラインパルスに対応し
ており、後述のように第１の分周回路が発生するライン
クロックとを位相比較する。フィルタリング回路は、位
相比較回路の位相比較の結果として出力される信号か
ら、所定の周波数以下の成分を取り出す。スイッチ回路
は、ＭＵＳＥ信号から静止画を生成する処理（フリーズ
処理）が行われていない場合には、フィルタリング回路
のフィルタリング出力を選択して出力し、フリーズ処理
が行われている場合には固定電圧を選択して出力する。
【００１０】電圧制御型発振回路は、スイッチ回路の出
力信号の電圧値に対応した周波数、例えば９７．２ＭＨ
ｚの原クロックを発生する。第１の分周回路は、現クロ
ックを１／２８８０の周波数に分周して、３３．７５Ｋ
Ｈｚのラインクロックを生成する。第２の分周回路は、
フレームクロックを、さらに１／１１２５の周波数に分
周して、３０Ｈｚのフレームクロックを生成する。
力信号の電圧値に対応した周波数、例えば９７．２ＭＨ
ｚの原クロックを発生する。第１の分周回路は、現クロ
ックを１／２８８０の周波数に分周して、３３．７５Ｋ
Ｈｚのラインクロックを生成する。第２の分周回路は、
フレームクロックを、さらに１／１１２５の周波数に分
周して、３０Ｈｚのフレームクロックを生成する。
【００１１】以上説明した位相比較回路、フィルタリン
グ回路、電圧制御型発振回路および第１の分周回路は、
フリーズ処理が行われていない間はＰＬＬ動作を行い、
フリーズ処理を行う回路にＭＵＳＥ信号に同期したフレ
ームクロックおよびラインクロックを供給する。一方、
フリーズ処理が行われていない間は、ＰＬＬ動作を止
め、固定電圧に対応する周波数の原クロック信号からラ
インクロックおよびフレームクロックを再生する。
グ回路、電圧制御型発振回路および第１の分周回路は、
フリーズ処理が行われていない間はＰＬＬ動作を行い、
フリーズ処理を行う回路にＭＵＳＥ信号に同期したフレ
ームクロックおよびラインクロックを供給する。一方、
フリーズ処理が行われていない間は、ＰＬＬ動作を止
め、固定電圧に対応する周波数の原クロック信号からラ
インクロックおよびフレームクロックを再生する。
【００１２】初期化手段は、フリーズ処理が行われてい
る間だけ、フレームクロックとＭＵＳＥ信号のフレーム
パルスとの位相外れを検出し、外れが起こった場合に第
１の分周回路および第２の分周回路の計数値を初期化し
てフレーム同期をとる。初期化手段は、フリーズ処理が
行われている場合には、第１の分周回路および第２の分
周回路に対して初期化を行わない。
る間だけ、フレームクロックとＭＵＳＥ信号のフレーム
パルスとの位相外れを検出し、外れが起こった場合に第
１の分周回路および第２の分周回路の計数値を初期化し
てフレーム同期をとる。初期化手段は、フリーズ処理が
行われている場合には、第１の分周回路および第２の分
周回路に対して初期化を行わない。
【００１３】
【実施例１】以下、図１〜図６を参照して本発明の第１
の実施例を説明する。まず、図１を参照してＭＵＳＥデ
コーダ１の構成を説明する。図１は、第１の実施例にお
ける本発明の同期クロック発生回路７０が用いられるＭ
ＵＳＥデコーダ１の構成を示す図である。図１に示すよ
うに、ＭＵＳＥデコーダ１は、放送衛星（ＢＳ）等か
ら、高品位テレビジョン（ＨＤＴＶ）の映像信号がＭＵ
ＳＥ方式により帯域圧縮されて放送波として伝送されて
きた映像信号（以下、単に「ＭＵＳＥ信号」と記す）を
受信し、音声信号の復調および映像信号の帯域伸長を行
って音声出力ＡＳおよび映像出力ＶＳを出力する装置で
あって、受信回路（ＲＸ）１０、ローパスフィルタ（Ｌ
ＦＰ）１２、アナログ／ディジタル変換回路（Ａ／Ｄ）
１４、信号分離回路１６、音声処理回路１８および映像
処理回路２０から構成される。
の実施例を説明する。まず、図１を参照してＭＵＳＥデ
コーダ１の構成を説明する。図１は、第１の実施例にお
ける本発明の同期クロック発生回路７０が用いられるＭ
ＵＳＥデコーダ１の構成を示す図である。図１に示すよ
うに、ＭＵＳＥデコーダ１は、放送衛星（ＢＳ）等か
ら、高品位テレビジョン（ＨＤＴＶ）の映像信号がＭＵ
ＳＥ方式により帯域圧縮されて放送波として伝送されて
きた映像信号（以下、単に「ＭＵＳＥ信号」と記す）を
受信し、音声信号の復調および映像信号の帯域伸長を行
って音声出力ＡＳおよび映像出力ＶＳを出力する装置で
あって、受信回路（ＲＸ）１０、ローパスフィルタ（Ｌ
ＦＰ）１２、アナログ／ディジタル変換回路（Ａ／Ｄ）
１４、信号分離回路１６、音声処理回路１８および映像
処理回路２０から構成される。
【００１４】受信回路１０は、放送波を受信処理し、Ｍ
ＵＳＥ信号を取り出してローパスフィルタ１２に対して
出力する。ローパスフィルタ１２は、受信回路１０から
入力されたＭＵＳＥ信号の８．１ＭＨｚ以下の信号成分
のみを通過させてアナログ／ディジタル変換回路１４に
対して出力する。アナログ／ディジタル変換回路１４
は、ローパスフィルタ１２から入力されたＭＵＳＥ信号
を１６．２ＭＨｚでサンプリングして、８ビットのディ
ジタル形式のＭＵＳＥ信号に変換して信号分離回路１６
および映像処理回路２０に対してディジタルＭＵＳＥ信
号ＡＤＳとして出力する。
ＵＳＥ信号を取り出してローパスフィルタ１２に対して
出力する。ローパスフィルタ１２は、受信回路１０から
入力されたＭＵＳＥ信号の８．１ＭＨｚ以下の信号成分
のみを通過させてアナログ／ディジタル変換回路１４に
対して出力する。アナログ／ディジタル変換回路１４
は、ローパスフィルタ１２から入力されたＭＵＳＥ信号
を１６．２ＭＨｚでサンプリングして、８ビットのディ
ジタル形式のＭＵＳＥ信号に変換して信号分離回路１６
および映像処理回路２０に対してディジタルＭＵＳＥ信
号ＡＤＳとして出力する。
【００１５】信号分離回路１６は、アナログ／ディジタ
ル変換回路１４から入力されたディジタルＭＵＳＥ信号
ＡＤＳから、１６．２ＭＨｚのクロック信号ＣＫ等を生
成してＭＵＳＥデコーダ１の各回路に供給し、図２を参
照して後述するフレームパルスを検出してディジタルＭ
ＵＳＥ信号ＡＤＳとＭＵＳＥデコーダ１のフレーム同期
をとるとともに、ディジタルＭＵＳＥ信号ＡＤＳから音
声信号と動きベクトルとを分離して、それぞれを音声処
理回路１８と映像処理回路２０とに対して出力する。
ル変換回路１４から入力されたディジタルＭＵＳＥ信号
ＡＤＳから、１６．２ＭＨｚのクロック信号ＣＫ等を生
成してＭＵＳＥデコーダ１の各回路に供給し、図２を参
照して後述するフレームパルスを検出してディジタルＭ
ＵＳＥ信号ＡＤＳとＭＵＳＥデコーダ１のフレーム同期
をとるとともに、ディジタルＭＵＳＥ信号ＡＤＳから音
声信号と動きベクトルとを分離して、それぞれを音声処
理回路１８と映像処理回路２０とに対して出力する。
【００１６】音声処理回路１８は、信号分離回路１６か
ら入力された音声信号を処理して音声出力ＶＳを出力す
る。映像処理回路２０は、静止画像生成装置５（図５参
照）および動画像生成装置とを有しており、ディジタル
ＭＵＳＥ信号ＡＤＳと信号分離回路１６から入力された
動きベクトルとから、ＭＵＳＥ信号を帯域伸長して静止
画像および動画像を生成し、これらのいずれかを映像出
力信号ＶＳとして出力する。なお、静止画像生成装置５
は、図５を参照して後述する。映像出力ＶＳは、ＣＲＴ
表示装置（図示せず）等に表示される。静止画像生成装
置５は、映像処理回路２０において、ＭＵＳＥ信号から
静止画像を生成するために用いられる。また、本発明の
同期クロック発生回路７０は、信号分離回路１６におい
てクロック信号ＣＫ、フレーム同期信号ＩＦＰおよびラ
インクロックＨＤＣを生成するために用いられる。な
お、同期クロック発生回路７０は、図６を参照して後述
する。
ら入力された音声信号を処理して音声出力ＶＳを出力す
る。映像処理回路２０は、静止画像生成装置５（図５参
照）および動画像生成装置とを有しており、ディジタル
ＭＵＳＥ信号ＡＤＳと信号分離回路１６から入力された
動きベクトルとから、ＭＵＳＥ信号を帯域伸長して静止
画像および動画像を生成し、これらのいずれかを映像出
力信号ＶＳとして出力する。なお、静止画像生成装置５
は、図５を参照して後述する。映像出力ＶＳは、ＣＲＴ
表示装置（図示せず）等に表示される。静止画像生成装
置５は、映像処理回路２０において、ＭＵＳＥ信号から
静止画像を生成するために用いられる。また、本発明の
同期クロック発生回路７０は、信号分離回路１６におい
てクロック信号ＣＫ、フレーム同期信号ＩＦＰおよびラ
インクロックＨＤＣを生成するために用いられる。な
お、同期クロック発生回路７０は、図６を参照して後述
する。
【００１７】以下、図２〜図４を参照してＭＵＳＥ信号
の構成、フレームパルスおよびラインパルス等を説明す
る。図２は、ＭＵＳＥ信号のフレーム構成を示す図であ
る。ＭＵＳＥ信号のフレーム構成は、例えば「ＭＵＳＥ
−ハイビジョン伝送方式（二宮佑一著、平成２年１２月
１日、電子情報通信学会刊）」（文献１）、４５頁に開
示されている通り、図２に示すような構成になってお
り、ＭＵＳＥ信号１フレームの映像信号は第１フィール
ドおよび第２フィールドの２つのフィールドから構成さ
れている。フレームパルスはＭＵＳＥ信号の第１，２ラ
インの第３１７サンプル〜第４８０サンプルの位置に入
っており、ラインパルスはＭＵＳＥ信号の各ラインの第
１サンプル第１１サンプルの位置（ＨＤ期間）に入って
いる。
の構成、フレームパルスおよびラインパルス等を説明す
る。図２は、ＭＵＳＥ信号のフレーム構成を示す図であ
る。ＭＵＳＥ信号のフレーム構成は、例えば「ＭＵＳＥ
−ハイビジョン伝送方式（二宮佑一著、平成２年１２月
１日、電子情報通信学会刊）」（文献１）、４５頁に開
示されている通り、図２に示すような構成になってお
り、ＭＵＳＥ信号１フレームの映像信号は第１フィール
ドおよび第２フィールドの２つのフィールドから構成さ
れている。フレームパルスはＭＵＳＥ信号の第１，２ラ
インの第３１７サンプル〜第４８０サンプルの位置に入
っており、ラインパルスはＭＵＳＥ信号の各ラインの第
１サンプル第１１サンプルの位置（ＨＤ期間）に入って
いる。
【００１８】以下、図３を参照してＭＵＳＥ信号のフレ
ームパルス、および、その検出方法を説明する。図３
は、ＭＵＳＥ信号のフレームパルスの波形を示す図であ
って、（Ａ）は図２に示したフレームパルス＃１の波形
を示し、（Ｂ）は図２に示したフレームパルス＃２の波
形を示す。図２に示したフレームパルス＃１，＃２は、
図３（Ａ），（Ｂ）に示すように、ディジタル形式に変
換されたディジタルＭＵＳＥ信号ＡＤＳにあっては波形
のハイレベルが３／４＝（１９２／２５６）、波形のロ
ーレベルが１／４＝（６４／２５６）となる信号パター
ンであって、第１ラインと第２ラインで対応する位置の
波形のレベルが逆転している。
ームパルス、および、その検出方法を説明する。図３
は、ＭＵＳＥ信号のフレームパルスの波形を示す図であ
って、（Ａ）は図２に示したフレームパルス＃１の波形
を示し、（Ｂ）は図２に示したフレームパルス＃２の波
形を示す。図２に示したフレームパルス＃１，＃２は、
図３（Ａ），（Ｂ）に示すように、ディジタル形式に変
換されたディジタルＭＵＳＥ信号ＡＤＳにあっては波形
のハイレベルが３／４＝（１９２／２５６）、波形のロ
ーレベルが１／４＝（６４／２５６）となる信号パター
ンであって、第１ラインと第２ラインで対応する位置の
波形のレベルが逆転している。
【００１９】従って、ディジタルＭＵＳＥ信号ＡＤＳ
を、例えば１／２＝（１２８／２５６）をしきい値とし
て、しきい値以上である場合を論理値１、しきい値未満
である場合を論理値０に識別し、１ライン前の識別結果
の論理値との排他的論理和をとると、フレームパルスに
対応する部分は、第３１７サンプルから第６４８サンプ
ルまでの１６４サンプル分（１６．２ＭＨｚのクロック
信号ＣＫで１６４周期分）の間、連続して論理値１とな
る。ＭＵＳＥ信号の内、このような条件を満たす部分を
探すことにより、フレームパルスの検出を確実かつ容易
に行うことができる。
を、例えば１／２＝（１２８／２５６）をしきい値とし
て、しきい値以上である場合を論理値１、しきい値未満
である場合を論理値０に識別し、１ライン前の識別結果
の論理値との排他的論理和をとると、フレームパルスに
対応する部分は、第３１７サンプルから第６４８サンプ
ルまでの１６４サンプル分（１６．２ＭＨｚのクロック
信号ＣＫで１６４周期分）の間、連続して論理値１とな
る。ＭＵＳＥ信号の内、このような条件を満たす部分を
探すことにより、フレームパルスの検出を確実かつ容易
に行うことができる。
【００２０】以下、図４を参照してラインパルスの波形
を説明する。図４は、ＭＵＳＥ信号のＨＤ期間に入って
いる同期パターン（ラインパルス）の波形を示す図であ
って、（Ａ）はラインｎの同期パターンの波形を示し、
（Ｂ）はラインｎ＋１の同期パターンの波形を示す。図
２に示すＭＵＳＥ信号の各ラインのＨＤ領域には、図４
（Ａ），（Ｂ）に示す波形のラインパルスが交互に入っ
ており、このラインパルスを検出することにより、ＭＵ
ＳＥ信号のＨＤ領域を特定するために用いられるＨＤ基
準点を検出することができる。
を説明する。図４は、ＭＵＳＥ信号のＨＤ期間に入って
いる同期パターン（ラインパルス）の波形を示す図であ
って、（Ａ）はラインｎの同期パターンの波形を示し、
（Ｂ）はラインｎ＋１の同期パターンの波形を示す。図
２に示すＭＵＳＥ信号の各ラインのＨＤ領域には、図４
（Ａ），（Ｂ）に示す波形のラインパルスが交互に入っ
ており、このラインパルスを検出することにより、ＭＵ
ＳＥ信号のＨＤ領域を特定するために用いられるＨＤ基
準点を検出することができる。
【００２１】図１に示した受信回路１０により受信さ
れ、ローパスフィルタ１２によりフィルタリングされ、
アナログ／ディジタル変換回路１４により８ビットディ
ジタル形式の信号に変換されたディジタルＭＵＳＥ信号
ＡＤＳのフレームパルスは、図２に示す第１ラインの第
３１７サンプル〜第４８０サンプルにおけるフレームパ
ルス＃１、および、第２ラインの第３１７サンプル〜第
４８０サンプルにおけるフレームパルス＃２としてＭＵ
ＳＥデコーダ１の信号分離回路１６に入力される。
れ、ローパスフィルタ１２によりフィルタリングされ、
アナログ／ディジタル変換回路１４により８ビットディ
ジタル形式の信号に変換されたディジタルＭＵＳＥ信号
ＡＤＳのフレームパルスは、図２に示す第１ラインの第
３１７サンプル〜第４８０サンプルにおけるフレームパ
ルス＃１、および、第２ラインの第３１７サンプル〜第
４８０サンプルにおけるフレームパルス＃２としてＭＵ
ＳＥデコーダ１の信号分離回路１６に入力される。
【００２２】以下、図５を参照して静止画像生成装置５
の構成および動作を説明する。図５は、図１に示した映
像処理回路２０においてＭＵＳＥ信号から静止画像を生
成する静止画像生成装置５の構成を示す図である。図５
に示すように、静止画像生成装置５は、スイッチ５０、
フレームメモリ５２、周波数変換回路５４、オフセット
サブサンプリング回路５６、フィールドメモリ５８、フ
ィールド間内挿回路６０およびフリーズエンコーダ６２
から構成される。
の構成および動作を説明する。図５は、図１に示した映
像処理回路２０においてＭＵＳＥ信号から静止画像を生
成する静止画像生成装置５の構成を示す図である。図５
に示すように、静止画像生成装置５は、スイッチ５０、
フレームメモリ５２、周波数変換回路５４、オフセット
サブサンプリング回路５６、フィールドメモリ５８、フ
ィールド間内挿回路６０およびフリーズエンコーダ６２
から構成される。
【００２３】以下、静止画像生成装置５の動作を説明す
る。図１に示したアナログ／ディジタル変換回路１４に
よりディジタル形式の信号に変換されたＭＵＳＥ信号
は、ディジタルＭＵＳＥ信号ＡＤＳとして静止画像生成
装置５のフレーム間内挿ループ６４に入力される。フレ
ーム間内挿ループ６４のスイッチ５０は、フリーズ指示
信号ＦＲＺがフリーズ動作をしないことを示す論理値０
であり、かつ、フレームサンプル信号ＦＲＳが論理値１
である場合に接点ａを選択し、フレームサンプル信号Ｆ
ＲＳが論理値０である場合に接点ｂを選択する。その結
果、フレーム間内挿ループ６４は、当該フレームのディ
ジタルＭＵＳＥ信号ＡＤＳとフレームメモリ５２が１フ
レーム分の遅延を与えて出力したデータとを多重化す
る。一方、フリーズ指示信号ＦＲＺがフリーズ動作を示
す論理値１である場合は、常に接点ａを選択し、フリー
ズ指示信号ＦＲＺがフリーズ動作を示す論理値１になっ
た時点でフレームメモリ５２に記憶されているデータを
フレーム間内挿ループ６４において巡回させる。
る。図１に示したアナログ／ディジタル変換回路１４に
よりディジタル形式の信号に変換されたＭＵＳＥ信号
は、ディジタルＭＵＳＥ信号ＡＤＳとして静止画像生成
装置５のフレーム間内挿ループ６４に入力される。フレ
ーム間内挿ループ６４のスイッチ５０は、フリーズ指示
信号ＦＲＺがフリーズ動作をしないことを示す論理値０
であり、かつ、フレームサンプル信号ＦＲＳが論理値１
である場合に接点ａを選択し、フレームサンプル信号Ｆ
ＲＳが論理値０である場合に接点ｂを選択する。その結
果、フレーム間内挿ループ６４は、当該フレームのディ
ジタルＭＵＳＥ信号ＡＤＳとフレームメモリ５２が１フ
レーム分の遅延を与えて出力したデータとを多重化す
る。一方、フリーズ指示信号ＦＲＺがフリーズ動作を示
す論理値１である場合は、常に接点ａを選択し、フリー
ズ指示信号ＦＲＺがフリーズ動作を示す論理値１になっ
た時点でフレームメモリ５２に記憶されているデータを
フレーム間内挿ループ６４において巡回させる。
【００２４】フレーム間内挿ループ６４のフレームメモ
リ５２は、フレームサンプル信号ＦＲＳの論理値が変わ
るたびにスイッチ出力信号ＳＷＳとして入力されたデー
タを記憶し、図１に示した信号分離回路１６から入力さ
れた動きベクトルに基づいて動き補償処理を行い、１フ
レーム分の遅延を与えてスイッチ５０の端子ａに対して
出力する。フレーム間内挿ループ６４は、フリーズ指示
信号ＦＲＺが論理値０である間はフレーム間内挿処理を
行って、スイッチ出力信号ＳＷＳとして周波数変換回路
５４に対して出力する。
リ５２は、フレームサンプル信号ＦＲＳの論理値が変わ
るたびにスイッチ出力信号ＳＷＳとして入力されたデー
タを記憶し、図１に示した信号分離回路１６から入力さ
れた動きベクトルに基づいて動き補償処理を行い、１フ
レーム分の遅延を与えてスイッチ５０の端子ａに対して
出力する。フレーム間内挿ループ６４は、フリーズ指示
信号ＦＲＺが論理値０である間はフレーム間内挿処理を
行って、スイッチ出力信号ＳＷＳとして周波数変換回路
５４に対して出力する。
【００２５】周波数変換回路５４は、フレーム間内挿ル
ープ６４から入力されたスイッチ出力信号ＳＷＳをフィ
ルタリングして４８．６ＭＨｚのフィルタリング信号Ｆ
ＣＳに変換し、オフセットサブサンプリング回路５６に
対して出力する。オフセットサブサンプリング回路５６
は、周波数変換回路５４から入力されたフィルタリング
信号ＦＣＳを２４．３ＭＨｚの信号ＯＦＳＳに変換して
フィールド間内挿回路６０およびフィールドメモリ５８
に対して出力する。
ープ６４から入力されたスイッチ出力信号ＳＷＳをフィ
ルタリングして４８．６ＭＨｚのフィルタリング信号Ｆ
ＣＳに変換し、オフセットサブサンプリング回路５６に
対して出力する。オフセットサブサンプリング回路５６
は、周波数変換回路５４から入力されたフィルタリング
信号ＦＣＳを２４．３ＭＨｚの信号ＯＦＳＳに変換して
フィールド間内挿回路６０およびフィールドメモリ５８
に対して出力する。
【００２６】フィールドメモリ５８は、フィルタリング
信号ＦＣＳに対して１フィールド分の遅延を与えて信号
ＦＭＳとしてフィールド間内挿回路６０に対して出力す
る。フィールド間内挿回路６０は、フィールドメモリ５
８から入力された信号ＦＭＳとフィールドサンプル信号
ＦＩＳとを用いてフィールド間内挿処理を行い、静止画
像信号ＦＶＯを生成して出力する。
信号ＦＣＳに対して１フィールド分の遅延を与えて信号
ＦＭＳとしてフィールド間内挿回路６０に対して出力す
る。フィールド間内挿回路６０は、フィールドメモリ５
８から入力された信号ＦＭＳとフィールドサンプル信号
ＦＩＳとを用いてフィールド間内挿処理を行い、静止画
像信号ＦＶＯを生成して出力する。
【００２７】以下、図６を参照して本発明の同期クロッ
ク発生回路７０の構成および動作を説明する。図６は、
第１の実施例における本発明の同期クロック発生回路７
０の構成を示す図である。図６に示すように、同期クロ
ック発生回路７０は、フレームパルス検出回路（ＦＰ
Ｄ）７００、同期検出回路（ＰＤ）７０２、ゲート回路
（Ｇ）７０４、ラインパルス検出回路（ＨＤＰＤ）７１
２、ループフィルタ（ＬＦ）７１４、ディジタル／アナ
ログ変換回路（Ｄ／Ａ）７１６、電圧制御型発振回路
（ＶＣＸＯ）７２０、および、分周回路７２４，７２
６，７２８を有する位相同期回路（ＰＬＬ）として構成
された同期信号発生回路７２２として構成される。
ク発生回路７０の構成および動作を説明する。図６は、
第１の実施例における本発明の同期クロック発生回路７
０の構成を示す図である。図６に示すように、同期クロ
ック発生回路７０は、フレームパルス検出回路（ＦＰ
Ｄ）７００、同期検出回路（ＰＤ）７０２、ゲート回路
（Ｇ）７０４、ラインパルス検出回路（ＨＤＰＤ）７１
２、ループフィルタ（ＬＦ）７１４、ディジタル／アナ
ログ変換回路（Ｄ／Ａ）７１６、電圧制御型発振回路
（ＶＣＸＯ）７２０、および、分周回路７２４，７２
６，７２８を有する位相同期回路（ＰＬＬ）として構成
された同期信号発生回路７２２として構成される。
【００２８】以下、同期クロック発生回路７０の動作を
説明する。アナログ／ディジタル変換回路１４でディジ
タル形式のディジタルＭＵＳＥ信号ＡＤＳに変換された
ディジタルＭＵＳＥ信号ＡＤＳは、フレームパルス検出
回路７００およびラインパルス検出回路７１２に入力さ
れる。フレームパルス検出回路７００は、ディジタルＭ
ＵＳＥ信号ＡＤＳから、図２および図３に示したフレー
ムパルスを検出し、フレームパルスを検出したタイミン
グで検出フレームパルス信号ＤＦＰを論理値１にして位
相比較回路７０２およびゲート回路７０４に対して出力
する。
説明する。アナログ／ディジタル変換回路１４でディジ
タル形式のディジタルＭＵＳＥ信号ＡＤＳに変換された
ディジタルＭＵＳＥ信号ＡＤＳは、フレームパルス検出
回路７００およびラインパルス検出回路７１２に入力さ
れる。フレームパルス検出回路７００は、ディジタルＭ
ＵＳＥ信号ＡＤＳから、図２および図３に示したフレー
ムパルスを検出し、フレームパルスを検出したタイミン
グで検出フレームパルス信号ＤＦＰを論理値１にして位
相比較回路７０２およびゲート回路７０４に対して出力
する。
【００２９】同期検出回路７０２は、例えば同期信号発
生回路７２２で生成されたフレーム同期信号ＩＦＰと検
出フレームパルス信号ＤＦＰの位相を比較し、フレーム
同期信号ＩＦＰ，ＤＦＰの位相差が所定の値以上になる
フレーム周期が所定の回数連続した場合に同期外れを検
出し、信号ＰＤＳを論理値１にしてゲート回路７０４に
対して出力する。ゲート回路７０４は、信号ＰＤＳが論
理値０であり、かつ、検出フレームパルス信号ＤＦＰが
論理値１である場合に同期信号発生回路７２２を初期化
するリセットパルス（信号ＲＳＴ）を論理値１にして同
期信号発生回路７２２に対して出力する。この動作によ
り、同期信号発生回路７２２の計数値は初期化（クリ
ア）されてフレームパルスの位相にフレーム同期信号お
よびラインクロックの位相が合わせられる。
生回路７２２で生成されたフレーム同期信号ＩＦＰと検
出フレームパルス信号ＤＦＰの位相を比較し、フレーム
同期信号ＩＦＰ，ＤＦＰの位相差が所定の値以上になる
フレーム周期が所定の回数連続した場合に同期外れを検
出し、信号ＰＤＳを論理値１にしてゲート回路７０４に
対して出力する。ゲート回路７０４は、信号ＰＤＳが論
理値０であり、かつ、検出フレームパルス信号ＤＦＰが
論理値１である場合に同期信号発生回路７２２を初期化
するリセットパルス（信号ＲＳＴ）を論理値１にして同
期信号発生回路７２２に対して出力する。この動作によ
り、同期信号発生回路７２２の計数値は初期化（クリ
ア）されてフレームパルスの位相にフレーム同期信号お
よびラインクロックの位相が合わせられる。
【００３０】ラインパルス検出回路７１２は、図２およ
び図４に示したディジタルＭＵＳＥ信号ＡＤＳのＨＤ期
間に入っているラインパルスを検出し、ラインパルスと
同期信号発生回路７２２で生成されたラインクロックＨ
ＤＣとの位相差を検出し、検出した位相差の値に対応す
るディジタル形式の信号をループフィルタ７１４に対し
て出力する。ループフィルタ７１４は、例えばディジタ
ル演算により積分演算を行う回路から構成され、ライン
パルス検出回路７１２から入力された位相差を示すディ
ジタル形式の信号をフィルタリングし、これらの信号の
位相差に対応する値の信号ＬＦＳとしてディジタル／ア
ナログ変換回路７１６に対して出力する。ディジタル／
アナログ変換回路７１６は、信号ＬＦＳをアナログ形式
の電圧信号に変換して電圧制御型発振回路７２０に対し
て出力する。
び図４に示したディジタルＭＵＳＥ信号ＡＤＳのＨＤ期
間に入っているラインパルスを検出し、ラインパルスと
同期信号発生回路７２２で生成されたラインクロックＨ
ＤＣとの位相差を検出し、検出した位相差の値に対応す
るディジタル形式の信号をループフィルタ７１４に対し
て出力する。ループフィルタ７１４は、例えばディジタ
ル演算により積分演算を行う回路から構成され、ライン
パルス検出回路７１２から入力された位相差を示すディ
ジタル形式の信号をフィルタリングし、これらの信号の
位相差に対応する値の信号ＬＦＳとしてディジタル／ア
ナログ変換回路７１６に対して出力する。ディジタル／
アナログ変換回路７１６は、信号ＬＦＳをアナログ形式
の電圧信号に変換して電圧制御型発振回路７２０に対し
て出力する。
【００３１】電圧制御型発振回路７２０は、印加された
電圧に応じた周波数で発振するが、代表的には、例えば
９７．６ＭＨｚのクロックＨＣＫを生成して同期信号発
生回路７２２に対して出力する。同期信号発生回路７２
２の分周回路７２８は、クロックＨＣＫを１／６に分周
して１６．２ＭＨｚのクロック信号ＣＫを生成して分周
回路７２６とＭＵＳＥデコーダ１の各構成要素に対して
出力する。分周回路７２６は、クロック信号ＣＫを１／
４８０に分周してラインクロックＨＤＣを生成し、分周
回路７２４およびＭＵＳＥデコーダ１の各構成要素に対
して出力する。
電圧に応じた周波数で発振するが、代表的には、例えば
９７．６ＭＨｚのクロックＨＣＫを生成して同期信号発
生回路７２２に対して出力する。同期信号発生回路７２
２の分周回路７２８は、クロックＨＣＫを１／６に分周
して１６．２ＭＨｚのクロック信号ＣＫを生成して分周
回路７２６とＭＵＳＥデコーダ１の各構成要素に対して
出力する。分周回路７２６は、クロック信号ＣＫを１／
４８０に分周してラインクロックＨＤＣを生成し、分周
回路７２４およびＭＵＳＥデコーダ１の各構成要素に対
して出力する。
【００３２】分周回路７２４は、ラインクロックＨＤＣ
を１／１１２５に分周してフレーム同期信号ＩＦＰを生
成して同期検出回路７０２およびＭＵＳＥデコーダ１の
各構成要素に対して出力する。分周回路７２４，７２
６，７２８の各回路は、信号ＲＳＴが論理値１になった
場合に計数値が初期化（クリア）され、クロック信号Ｃ
Ｋ、ラインクロックＨＤＣおよびフレーム同期信号ＩＦ
Ｐは、図２および図３に示したＭＵＳＥ信号のフレーム
パルスに同期させられる。以上の同期クロック発生回路
７０の各構成要素の動作により、フレームパルスおよび
ラインパルスに同期したクロック信号ＣＫ、ラインクロ
ックＨＤＣおよびフレーム同期信号ＩＦＰが生成され
る。
を１／１１２５に分周してフレーム同期信号ＩＦＰを生
成して同期検出回路７０２およびＭＵＳＥデコーダ１の
各構成要素に対して出力する。分周回路７２４，７２
６，７２８の各回路は、信号ＲＳＴが論理値１になった
場合に計数値が初期化（クリア）され、クロック信号Ｃ
Ｋ、ラインクロックＨＤＣおよびフレーム同期信号ＩＦ
Ｐは、図２および図３に示したＭＵＳＥ信号のフレーム
パルスに同期させられる。以上の同期クロック発生回路
７０の各構成要素の動作により、フレームパルスおよび
ラインパルスに同期したクロック信号ＣＫ、ラインクロ
ックＨＤＣおよびフレーム同期信号ＩＦＰが生成され
る。
【００３３】なお、図１に示したＭＵＳＥデコーダ１に
おいて、アナログ／ディジタル変換回路１４の変換タイ
ミングを規定する信号等として同期クロック発生回路７
０が生成したクロック信号ＣＫが用いられる。また、図
５に示した静止画像生成装置５において用いられる信号
は、フレーム同期信号ＩＦＰ，ラインクロックＨＤＣお
よびクロック信号ＣＫから生成される。また、フレーム
同期信号ＩＦＰおよびラインクロックＨＤＣは、ＭＵＳ
Ｅデコーダ１の映像出力信号ＶＳとともに表示装置（図
１に図示せず）に対して出力され、画像の表示処理に用
いられる。
おいて、アナログ／ディジタル変換回路１４の変換タイ
ミングを規定する信号等として同期クロック発生回路７
０が生成したクロック信号ＣＫが用いられる。また、図
５に示した静止画像生成装置５において用いられる信号
は、フレーム同期信号ＩＦＰ，ラインクロックＨＤＣお
よびクロック信号ＣＫから生成される。また、フレーム
同期信号ＩＦＰおよびラインクロックＨＤＣは、ＭＵＳ
Ｅデコーダ１の映像出力信号ＶＳとともに表示装置（図
１に図示せず）に対して出力され、画像の表示処理に用
いられる。
【００３４】
【実施例２】以下、図７を参照して本発明の第２の実施
例を説明する。第２の実施例において説明する本発明の
同期クロック発生回路８０は、第１の実施例において図
６に示した同期クロック発生回路７０を改良したもので
あり、図１に示したＭＵＳＥデコーダ１の信号分離回路
１６において、同期クロック発生回路７０に置換されて
用いられるものである。
例を説明する。第２の実施例において説明する本発明の
同期クロック発生回路８０は、第１の実施例において図
６に示した同期クロック発生回路７０を改良したもので
あり、図１に示したＭＵＳＥデコーダ１の信号分離回路
１６において、同期クロック発生回路７０に置換されて
用いられるものである。
【００３５】ＭＵＳＥデコーダ１の信号分離回路１６に
同期クロック発生回路７０を用いた場合には以下のよう
な問題がある。つまり、映像処理回路２０において静止
画像生成装置５が静止画像の生成した後、この静止画像
を信号ＦＶＯとして出力し続けている間に、ＭＵＳＥデ
コーダ１へＭＵＳＥ信号が入力されなくなる等の障害が
発生することがある。このような障害が発生するとＭＵ
ＳＥ信号のフレームパルスとラインパルスは同期クロッ
ク発生回路７０に入力されない。したがって、同期クロ
ック発生回路７０は安定なフレーム同期信号ＩＦＰ、ラ
インクロックＨＤＣおよびクロック信号ＣＫを生成する
ことができなくなる。
同期クロック発生回路７０を用いた場合には以下のよう
な問題がある。つまり、映像処理回路２０において静止
画像生成装置５が静止画像の生成した後、この静止画像
を信号ＦＶＯとして出力し続けている間に、ＭＵＳＥデ
コーダ１へＭＵＳＥ信号が入力されなくなる等の障害が
発生することがある。このような障害が発生するとＭＵ
ＳＥ信号のフレームパルスとラインパルスは同期クロッ
ク発生回路７０に入力されない。したがって、同期クロ
ック発生回路７０は安定なフレーム同期信号ＩＦＰ、ラ
インクロックＨＤＣおよびクロック信号ＣＫを生成する
ことができなくなる。
【００３６】これらの信号が安定でなくなると、静止画
像の生成が完了しており、静止画像を出力しつづけるた
めだけにはＭＵＳＥ信号がＭＵＳＥデコーダ１に入力さ
れる必要がないにもかかわらず、ＭＵＳＥデコーダ１の
静止画像生成装置５等の各構成要素の動作も不安定にな
り、また、静止画像生成装置５が生成した静止画像を表
示処理する表示装置の動作も不安定になる。同期クロッ
ク発生回路８０を同期クロック発生回路７０に代えて信
号分離回路１６に適用することにより、上述した問題を
解決することができる。
像の生成が完了しており、静止画像を出力しつづけるた
めだけにはＭＵＳＥ信号がＭＵＳＥデコーダ１に入力さ
れる必要がないにもかかわらず、ＭＵＳＥデコーダ１の
静止画像生成装置５等の各構成要素の動作も不安定にな
り、また、静止画像生成装置５が生成した静止画像を表
示処理する表示装置の動作も不安定になる。同期クロッ
ク発生回路８０を同期クロック発生回路７０に代えて信
号分離回路１６に適用することにより、上述した問題を
解決することができる。
【００３７】以下、図７を参照して同期クロック発生回
路８０の構成および動作を説明する。図７は、第２の実
施例における本発明の同期クロック発生回路８０の構成
を示す図である。図７に示すように、同期クロック発生
回路８０は、フレームパルス検出回路８００、同期検出
回路８０２、論理回路８４２，８４４，８４６を有する
ゲート回路８０４、ラインパルス検出回路８１２、ルー
プフィルタ８１４、スイッチ回路（ＳＷＡ）８１８、デ
ィジタル／アナログ変換回路８１６、電圧制御型発振回
路８２０、および、分周回路８２４，８２６，８２８を
有する位相同期回路（ＰＬＬ）として構成された同期信
号発生回路８２２として構成される。
路８０の構成および動作を説明する。図７は、第２の実
施例における本発明の同期クロック発生回路８０の構成
を示す図である。図７に示すように、同期クロック発生
回路８０は、フレームパルス検出回路８００、同期検出
回路８０２、論理回路８４２，８４４，８４６を有する
ゲート回路８０４、ラインパルス検出回路８１２、ルー
プフィルタ８１４、スイッチ回路（ＳＷＡ）８１８、デ
ィジタル／アナログ変換回路８１６、電圧制御型発振回
路８２０、および、分周回路８２４，８２６，８２８を
有する位相同期回路（ＰＬＬ）として構成された同期信
号発生回路８２２として構成される。
【００３８】図７において、ゲート回路８０４の論理回
路８４２は、第１の実施例において図５に示した静止画
像生成装置５に対して静止画像を生成させる場合に論理
値１となるフリーズ指示信号ＦＲＺの論理値を反転した
信号と信号ＰＤＳとの論理積を論理回路８４４に対して
出力する。論理回路８４４は、論理回路８４２の出力信
号と検出フレームパルス信号ＤＦＰとの論理積を信号Ｒ
ＳＴとして同期信号発生回路８２２に対して出力する。
論理回路８４６は、フリーズ指示信号ＦＲＺと信号ＰＤ
Ｓとの論理積を信号Ｇとしてスイッチ回路８１８に対し
て出力する。スイッチ回路８１８は、信号Ｇが論理値０
である場合に接点ａを選択してループフィルタ８１４の
出力信号をディジタル／アナログ変換回路８１６に対し
て出力し、信号Ｇが論理値１である場合に接点ｂを選択
して所定の数値ＶDCをディジタル／アナログ変換回路８
１６に対して出力する。
路８４２は、第１の実施例において図５に示した静止画
像生成装置５に対して静止画像を生成させる場合に論理
値１となるフリーズ指示信号ＦＲＺの論理値を反転した
信号と信号ＰＤＳとの論理積を論理回路８４４に対して
出力する。論理回路８４４は、論理回路８４２の出力信
号と検出フレームパルス信号ＤＦＰとの論理積を信号Ｒ
ＳＴとして同期信号発生回路８２２に対して出力する。
論理回路８４６は、フリーズ指示信号ＦＲＺと信号ＰＤ
Ｓとの論理積を信号Ｇとしてスイッチ回路８１８に対し
て出力する。スイッチ回路８１８は、信号Ｇが論理値０
である場合に接点ａを選択してループフィルタ８１４の
出力信号をディジタル／アナログ変換回路８１６に対し
て出力し、信号Ｇが論理値１である場合に接点ｂを選択
して所定の数値ＶDCをディジタル／アナログ変換回路８
１６に対して出力する。
【００３９】なお、同期クロック発生回路８０の構成要
素の内、フレームパルス検出回路８００、同期検出回路
８０２、ラインパルス検出回路８１２、ループフィルタ
８１４、ディジタル／アナログ変換回路８１６、電圧制
御型発振回路８２０、および、分周回路８２４，８２
６，８２８を有する同期信号発生回路８２２は、それぞ
れ第１の実施例において図６に示した同期クロック発生
回路７０のフレームパルス検出回路７００、同期検出回
路７０２、ラインパルス検出回路７１２、ループフィル
タ７１４、ディジタル／アナログ変換回路７１６、電圧
制御型発振回路７２０、および、分周回路７２４，７２
６，７２８を有する同期信号発生回路７２２に実質的に
同じである。
素の内、フレームパルス検出回路８００、同期検出回路
８０２、ラインパルス検出回路８１２、ループフィルタ
８１４、ディジタル／アナログ変換回路８１６、電圧制
御型発振回路８２０、および、分周回路８２４，８２
６，８２８を有する同期信号発生回路８２２は、それぞ
れ第１の実施例において図６に示した同期クロック発生
回路７０のフレームパルス検出回路７００、同期検出回
路７０２、ラインパルス検出回路７１２、ループフィル
タ７１４、ディジタル／アナログ変換回路７１６、電圧
制御型発振回路７２０、および、分周回路７２４，７２
６，７２８を有する同期信号発生回路７２２に実質的に
同じである。
【００４０】以下、図７を参照して同期クロック発生回
路８０の動作を説明する。アナログ／ディジタル変換回
路１４でディジタル形式のディジタルＭＵＳＥ信号ＡＤ
Ｓに変換されたＭＵＳＥ信号は、同期クロック発生回路
８０のフレームパルス検出回路８００およびラインパル
ス検出回路８１２に入力される。フレームパルス検出回
路８００は、同期クロック発生回路７０のフレームパル
ス検出回路７００と同様な動作を行う。
路８０の動作を説明する。アナログ／ディジタル変換回
路１４でディジタル形式のディジタルＭＵＳＥ信号ＡＤ
Ｓに変換されたＭＵＳＥ信号は、同期クロック発生回路
８０のフレームパルス検出回路８００およびラインパル
ス検出回路８１２に入力される。フレームパルス検出回
路８００は、同期クロック発生回路７０のフレームパル
ス検出回路７００と同様な動作を行う。
【００４１】同期検出回路８０２は、同期クロック発生
回路の同期検出回路７０２と同様な動作を行う。ゲート
回路８０４は、上述した論理回路８４２，８４４，８４
６の動作により、フリーズ指示信号ＦＲＺおよび信号Ｐ
ＤＳが論理値１である場合、つまり、第１の実施例にお
いて図５に示した静止画像生成装置５が静止画像の生成
または出力を行い、かつ、フレームパルスとフレーム同
期信号ＩＦＰの同期が外れている場合には信号Ｇを論理
値１にしてスイッチ回路８１８に対して出力して、スイ
ッチ８１８を接点ｂにして、一定電圧ＶDCをディジタル
／アナログ変換回路８１６に対して出力されるようにす
る。
回路の同期検出回路７０２と同様な動作を行う。ゲート
回路８０４は、上述した論理回路８４２，８４４，８４
６の動作により、フリーズ指示信号ＦＲＺおよび信号Ｐ
ＤＳが論理値１である場合、つまり、第１の実施例にお
いて図５に示した静止画像生成装置５が静止画像の生成
または出力を行い、かつ、フレームパルスとフレーム同
期信号ＩＦＰの同期が外れている場合には信号Ｇを論理
値１にしてスイッチ回路８１８に対して出力して、スイ
ッチ８１８を接点ｂにして、一定電圧ＶDCをディジタル
／アナログ変換回路８１６に対して出力されるようにす
る。
【００４２】また、ゲート回路８０４は、フリーズ指示
信号ＦＲＺが論理値０であり、かつ、信号ＰＤＳが論理
値１あり、かつ、検出フレームパルス信号ＤＦＰが論理
値１の場合、つまり、第１の実施例において図５に示し
た静止画像生成装置５が静止画像を生成も出力もしてお
らず、かつ、フレームパルスとフレーム同期信号ＩＦＰ
の同期が外れており、かつ、検出フレームパルス信号Ｄ
ＦＰが論理値１になった場合に信号ＲＳＴを論理値１に
して同期信号発生回路８２２を初期化する。同期信号発
生回路８２２が初期化されると、フレームパルスの位相
にフレーム同期信号およびラインクロックの位相が合わ
せられる。
信号ＦＲＺが論理値０であり、かつ、信号ＰＤＳが論理
値１あり、かつ、検出フレームパルス信号ＤＦＰが論理
値１の場合、つまり、第１の実施例において図５に示し
た静止画像生成装置５が静止画像を生成も出力もしてお
らず、かつ、フレームパルスとフレーム同期信号ＩＦＰ
の同期が外れており、かつ、検出フレームパルス信号Ｄ
ＦＰが論理値１になった場合に信号ＲＳＴを論理値１に
して同期信号発生回路８２２を初期化する。同期信号発
生回路８２２が初期化されると、フレームパルスの位相
にフレーム同期信号およびラインクロックの位相が合わ
せられる。
【００４３】ループフィルタ８１４は、同期クロック発
生回路７０のループフィルタ７１４と同様な動作を行
う。ラインパルス検出回路８１２は、同期クロック発生
回路７０のラインパルス検出回路７１２と同様の動作を
行う。スイッチ回路８１８は、ゲート回路８０４から入
力された信号Ｇの論理値に従って、ループフィルタ８１
４の出力信号または数値ＶDCを選択してディジタル／ア
ナログ変換回路８１６に対して出力する。つまり、スイ
ッチ回路８１８に論理値１が入力されると、スイッチ回
路８１８は接点ｂ側を選択するので、ディジタル／アナ
ログ変換回路８１６には数値ＶDCが入力される。
生回路７０のループフィルタ７１４と同様な動作を行
う。ラインパルス検出回路８１２は、同期クロック発生
回路７０のラインパルス検出回路７１２と同様の動作を
行う。スイッチ回路８１８は、ゲート回路８０４から入
力された信号Ｇの論理値に従って、ループフィルタ８１
４の出力信号または数値ＶDCを選択してディジタル／ア
ナログ変換回路８１６に対して出力する。つまり、スイ
ッチ回路８１８に論理値１が入力されると、スイッチ回
路８１８は接点ｂ側を選択するので、ディジタル／アナ
ログ変換回路８１６には数値ＶDCが入力される。
【００４４】ディジタル／アナログ変換回路８１６は数
値ＶDCをアナログ形式の信号に変換して電圧制御型発振
回路８２０に対して出力し、電圧制御型発振回路８２０
は数値ＶDCに対応した周波数のクロックＨＣＫを生成す
る。つまり、ゲート回路８０４が信号Ｇを論理値１にし
て出力している場合、ラインパルス検出回路８１２、ル
ープフィルタ８１４、ディジタル／アナログ変換回路８
１６、電圧制御型発振回路８２０および同期信号発生回
路８２２が構成していたＰＬＬループは働かず、電圧制
御型発振回路８２０は単に、数値ＶDCに対応する周波数
の信号ＨＣＫを生成することになる。
値ＶDCをアナログ形式の信号に変換して電圧制御型発振
回路８２０に対して出力し、電圧制御型発振回路８２０
は数値ＶDCに対応した周波数のクロックＨＣＫを生成す
る。つまり、ゲート回路８０４が信号Ｇを論理値１にし
て出力している場合、ラインパルス検出回路８１２、ル
ープフィルタ８１４、ディジタル／アナログ変換回路８
１６、電圧制御型発振回路８２０および同期信号発生回
路８２２が構成していたＰＬＬループは働かず、電圧制
御型発振回路８２０は単に、数値ＶDCに対応する周波数
の信号ＨＣＫを生成することになる。
【００４５】反対に、スイッチ回路８１８に論理値０が
入力されると、スイッチ回路８１８は接点ａ側を選択す
るので、ディジタル／アナログ変換回路８１６にはルー
プフィルタ８１４の出力信号が入力される。つまり、ス
イッチ回路８１８に論理値０が入力されると、スイッチ
回路８１８は接点ａ側を選択するので、ディジタル／ア
ナログ変換回路８１６にはループフィルタ８１４の出力
信号が入力され、ディジタル／アナログ変換回路８１６
は、ループフィルタ８１４の出力信号の値をアナログ形
式の信号に変換して電圧制御型発振回路８２０に対して
出力する。つまり、電圧制御型発振回路８２０は、ライ
ンパルス検出回路８１２、ループフィルタ８１４、ディ
ジタル／アナログ変換回路８１６および同期信号発生回
路８２２が構成するＰＬＬループの制御に従って周波数
の信号ＨＣＫを生成することになる。
入力されると、スイッチ回路８１８は接点ａ側を選択す
るので、ディジタル／アナログ変換回路８１６にはルー
プフィルタ８１４の出力信号が入力される。つまり、ス
イッチ回路８１８に論理値０が入力されると、スイッチ
回路８１８は接点ａ側を選択するので、ディジタル／ア
ナログ変換回路８１６にはループフィルタ８１４の出力
信号が入力され、ディジタル／アナログ変換回路８１６
は、ループフィルタ８１４の出力信号の値をアナログ形
式の信号に変換して電圧制御型発振回路８２０に対して
出力する。つまり、電圧制御型発振回路８２０は、ライ
ンパルス検出回路８１２、ループフィルタ８１４、ディ
ジタル／アナログ変換回路８１６および同期信号発生回
路８２２が構成するＰＬＬループの制御に従って周波数
の信号ＨＣＫを生成することになる。
【００４６】同期信号発生回路８２２の分周回路８２
４，８２６，８２８は、それぞれ同期クロック発生回路
７０の分周回路７２４，７２６，７２８と同様な動作を
行って、クロック信号ＣＫ、ラインクロックＨＤＣおよ
びフレーム同期信号ＩＦＰを生成する。これらの信号
は、同期検出回路８０２およびＭＵＳＥデコーダ１の各
構成要素に対して出力される。分周回路８２４，８２
６，８２８の各回路は、ゲート回路８０４から入力され
た信号ＲＳＴが分周回路をリセットすることを示す論理
値１になった場合に計数値が初期化され、クロック信号
ＣＫ、ラインクロックＨＤＣおよびフレーム同期信号Ｉ
ＦＰはＭＵＳＥ信号のフレームパルスに同期させられ
る。以上の同期クロック発生回路８０の各構成要素の動
作により、フレームパルスおよびラインパルスに同期し
たクロック信号ＣＫ、ラインクロックＨＤＣおよびフレ
ーム同期信号ＩＦＰが生成される。
４，８２６，８２８は、それぞれ同期クロック発生回路
７０の分周回路７２４，７２６，７２８と同様な動作を
行って、クロック信号ＣＫ、ラインクロックＨＤＣおよ
びフレーム同期信号ＩＦＰを生成する。これらの信号
は、同期検出回路８０２およびＭＵＳＥデコーダ１の各
構成要素に対して出力される。分周回路８２４，８２
６，８２８の各回路は、ゲート回路８０４から入力され
た信号ＲＳＴが分周回路をリセットすることを示す論理
値１になった場合に計数値が初期化され、クロック信号
ＣＫ、ラインクロックＨＤＣおよびフレーム同期信号Ｉ
ＦＰはＭＵＳＥ信号のフレームパルスに同期させられ
る。以上の同期クロック発生回路８０の各構成要素の動
作により、フレームパルスおよびラインパルスに同期し
たクロック信号ＣＫ、ラインクロックＨＤＣおよびフレ
ーム同期信号ＩＦＰが生成される。
【００４７】第２の実施例に示した同期クロック発生回
路８０によれば、第１の実施例において図６に示した同
期クロック発生回路７０を用いた場合に生じていた、Ｍ
ＵＳＥ信号が入力されなくなる等の障害が発生した場合
であっても、ＭＵＳＥデコーダ１の各構成要素に安定し
たクロック信号ＣＫ、フレーム同期信号ＩＦＰおよびラ
インクロックＨＤＣを供給することができる。従って、
このような障害が起こった場合であっても、同期クロッ
ク発生回路８０を用いてクロック信号ＣＫ、フレーム同
期信号ＩＦＰおよびラインクロックＨＤＣを生成した場
合、静止画像生成装置５から得られる静止画像に乱れが
生じることがない。
路８０によれば、第１の実施例において図６に示した同
期クロック発生回路７０を用いた場合に生じていた、Ｍ
ＵＳＥ信号が入力されなくなる等の障害が発生した場合
であっても、ＭＵＳＥデコーダ１の各構成要素に安定し
たクロック信号ＣＫ、フレーム同期信号ＩＦＰおよびラ
インクロックＨＤＣを供給することができる。従って、
このような障害が起こった場合であっても、同期クロッ
ク発生回路８０を用いてクロック信号ＣＫ、フレーム同
期信号ＩＦＰおよびラインクロックＨＤＣを生成した場
合、静止画像生成装置５から得られる静止画像に乱れが
生じることがない。
【００４８】また、同期クロック発生回路８０は、第１
の実施例に示した同期クロック発生回路７０に比べて非
常に有効に静止画像の乱れを防ぐことができるにも拘ら
ず、実現が容易である。つまり、同期クロック発生回路
７０にスイッチ回路８１８を加え、ゲート回路７０４に
数個の論理回路を追加してゲート回路８０４にするのみ
で同期クロック発生回路８０を実現することができる。
の実施例に示した同期クロック発生回路７０に比べて非
常に有効に静止画像の乱れを防ぐことができるにも拘ら
ず、実現が容易である。つまり、同期クロック発生回路
７０にスイッチ回路８１８を加え、ゲート回路７０４に
数個の論理回路を追加してゲート回路８０４にするのみ
で同期クロック発生回路８０を実現することができる。
【００４９】本発明の同期クロック発生回路７０，８０
は、適切な変形により、ＭＵＳＥ信号に限らず、ライン
パルスに対応する水平同期信号と、フレームパルス信号
に対応する垂直同期信号とを有する映像信号から同期信
号を再生することができる。また、各実施例に示した信
号の論理値等は例示であり、適切な変形により信号の論
理値を変更することが可能である。また、同期クロック
発生回路７０，８０の各構成要素は、同等の機能および
性能を有する回路、あるいは、ソフトウェア的な手段に
置換することができる。以上の各実施例に示した他、本
発明の同期クロック発生回路は、例えばここに記したよ
うに種々の構成をとることができる。
は、適切な変形により、ＭＵＳＥ信号に限らず、ライン
パルスに対応する水平同期信号と、フレームパルス信号
に対応する垂直同期信号とを有する映像信号から同期信
号を再生することができる。また、各実施例に示した信
号の論理値等は例示であり、適切な変形により信号の論
理値を変更することが可能である。また、同期クロック
発生回路７０，８０の各構成要素は、同等の機能および
性能を有する回路、あるいは、ソフトウェア的な手段に
置換することができる。以上の各実施例に示した他、本
発明の同期クロック発生回路は、例えばここに記したよ
うに種々の構成をとることができる。
【００５０】
【発明の効果】以上述べたように本発明の同期クロック
発生回路によれば、例えばＭＵＳＥ信号の入力がなくな
る等の障害が発生した場合であっても、安定な同期信号
をＭＵＳＥ信号から静止画像を生成する静止画像生成装
置等に供給することができる。また、本発明の同期クロ
ック発生回路によれば、かかる障害が発生した場合であ
っても生成された静止画像に乱れ等が生じない。
発生回路によれば、例えばＭＵＳＥ信号の入力がなくな
る等の障害が発生した場合であっても、安定な同期信号
をＭＵＳＥ信号から静止画像を生成する静止画像生成装
置等に供給することができる。また、本発明の同期クロ
ック発生回路によれば、かかる障害が発生した場合であ
っても生成された静止画像に乱れ等が生じない。
【図１】本発明の同期クロック発生回路が用いられるＭ
ＵＳＥデコーダの構成を示す図である。
ＵＳＥデコーダの構成を示す図である。
【図２】ＭＵＳＥ信号のフレーム構成を示す図である。
【図３】ＭＵＳＥ信号のフレームパルスの波形を示す図
であって、（Ａ）は図２に示したフレームパルス＃１の
波形を示し、（Ｂ）は図２に示したフレームパルス＃２
の波形を示す。
であって、（Ａ）は図２に示したフレームパルス＃１の
波形を示し、（Ｂ）は図２に示したフレームパルス＃２
の波形を示す。
【図４】ＭＵＳＥ信号のＨＤ期間に入っている同期パタ
ーン（ラインパルス）の波形を示す図であって、（Ａ）
はラインｎの同期パターンの波形を示し、（Ｂ）はライ
ンｎ＋１の同期パターンの波形を示す。
ーン（ラインパルス）の波形を示す図であって、（Ａ）
はラインｎの同期パターンの波形を示し、（Ｂ）はライ
ンｎ＋１の同期パターンの波形を示す。
【図５】図１に示した映像処理回路においてＭＵＳＥ信
号から静止画像を生成する静止画像生成装置の構成を示
す図である。
号から静止画像を生成する静止画像生成装置の構成を示
す図である。
【図６】第１の実施例における本発明の同期クロック発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図７】第２の実施例における本発明の同期クロック発
生回路の構成を示す図である。
生回路の構成を示す図である。
１…ＭＵＳＥデコーダ、１０…受信回路、１２…ローパ
スフィルタ、１４…アナログ／ディジタル変換回路、１
６…信号分離回路、１８…音声処理回路、２０…映像処
理回路、５…静止画像生成装置、５０…スイッチ、５２
…フレームメモリ、５４…周波数変換回路、５６…オフ
セットサブサンプリング回路、５８…フィールドメモ
リ、６０…フィールド間内挿回路、６２…フリーズエン
コーダ、６４…フレーム間内挿ループ、７０，８０…同
期クロック発生回路、７００，８００…フレームパルス
検出回路、７０２，８０２…同期検出回路、７０４，８
０４…ゲート回路、８４２，８４４，８４６…論理回
路、７１２，８１２…ラインパルス検出回路、７１４，
８１４…ループフィルタ、７１６，８１６…ディジタル
／アナログ変換回路、８１８…スイッチ回路、７２０，
８２０…電圧制御型発振回路、７２２，８２２…同期信
号発生回路、７２４，７２６，７２８，８２４，８２
６，８２８…分周回路
スフィルタ、１４…アナログ／ディジタル変換回路、１
６…信号分離回路、１８…音声処理回路、２０…映像処
理回路、５…静止画像生成装置、５０…スイッチ、５２
…フレームメモリ、５４…周波数変換回路、５６…オフ
セットサブサンプリング回路、５８…フィールドメモ
リ、６０…フィールド間内挿回路、６２…フリーズエン
コーダ、６４…フレーム間内挿ループ、７０，８０…同
期クロック発生回路、７００，８００…フレームパルス
検出回路、７０２，８０２…同期検出回路、７０４，８
０４…ゲート回路、８４２，８４４，８４６…論理回
路、７１２，８１２…ラインパルス検出回路、７１４，
８１４…ループフィルタ、７１６，８１６…ディジタル
／アナログ変換回路、８１８…スイッチ回路、７２０，
８２０…電圧制御型発振回路、７２２，８２２…同期信
号発生回路、７２４，７２６，７２８，８２４，８２
６，８２８…分周回路
Claims (2)
- 【請求項１】ＭＵＳＥ信号から静止画像を生成する処理
に用いられるクロック信号を発生する同期クロック発生
回路であって、 発生されたラインクロックとＭＵＳＥ信号のラインパル
スとの位相を比較する位相比較回路と、 前記位相比較回路の位相の比較結果をフィルタリングす
るフィルタ回路と、 前記静止画像を生成する処理が行われていない場合には
前記フィルタリング回路のフィルタリング出力を選択
し、前記静止画像を生成する処理が行われている場合に
は固定電圧を選択して出力するスイッチ回路と、 前記スイッチ回路の出力の電圧値に対応した周波数の原
クロックを生成する電圧制御型発振回路と、 前記電圧制御型発振回路が発生した原クロックを所定の
周期数分だけ計数して分周し、前記ラインパルスに対応
する前記ラインクロックを発生する第１の分周回路と、 前記電圧制御型発振回路が発生した原クロックを所定の
周期分だけ計数して分周し、前記ＭＵＳＥ信号のフレー
ムパルスに対応するフレームクロックを発生する第２の
分周回路と、 前記静止画像を生成する処理が行われている間だけ、前
記第２の分周回路が発生した前記フレームクロックと前
記ＭＵＳＥ信号のフレームパルスとの位相が外れた場合
に前記第１の分周回路および該第２の分周回路の計数値
を初期化する初期化手段とを有する同期クロック発生回
路。 - 【請求項２】ＭＵＳＥ信号から静止画像を生成する静止
画像生成装置であって、 発生されたラインクロックとＭＵＳＥ信号のラインパル
スとの位相を比較し、該比較の結果をフィルタリングし
て制御電圧を発生する制御電圧発生回路と、 前記静止画像を生成する処理が行われていない場合には
前記フィルタリング回路のフィルタリング出力を選択
し、前記静止画像を生成する処理が行われている場合に
は固定電圧を選択して出力するスイッチ回路と、 前記スイッチ回路の出力の電圧値に対応した周波数の原
クロックを生成し、該原クロックを所定の周期数分だけ
計数して分周し、前記ラインパルスに対応する前記ライ
ンクロック、および、前記ＭＵＳＥ信号のフレームパル
スに対応するフレームクロックを発生する分周回路と、 前記静止画像を生成する処理が行われている間だけ、前
記分周回路が発生した前記フレームクロックと前記ＭＵ
ＳＥ信号のフレームパルスとの位相が外れた場合に前記
分周回路の計数値を初期化する初期化手段と、 入力された信号を前記ＭＵＳＥ信号１フレーム分遅延す
るメモリ回路と、 前記ラインパルスおよび前記フレームパルスに同期し
て、前記メモリ回路に前記ＭＵＳＥ信号および該メモリ
回路から出力される１フレーム前の該ＭＵＳＥ信号を交
互に記憶させてフレーム間内挿処理を行うフレーム間内
挿回路と、 前記フレーム間内挿処理手段がフレーム間内挿したＭＵ
ＳＥ信号を伸長し、フィールド間内挿する画像処理回路
とを有する静止画像生成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231592A JPH0898054A (ja) | 1994-09-27 | 1994-09-27 | 同期クロック発生回路および静止画像生成装置 |
| US08/535,304 US5793437A (en) | 1994-09-27 | 1995-09-27 | Synchronizing signal generating circuit and apparatus for creating still-picture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231592A JPH0898054A (ja) | 1994-09-27 | 1994-09-27 | 同期クロック発生回路および静止画像生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0898054A true JPH0898054A (ja) | 1996-04-12 |
Family
ID=16925938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231592A Withdrawn JPH0898054A (ja) | 1994-09-27 | 1994-09-27 | 同期クロック発生回路および静止画像生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5793437A (ja) |
| JP (1) | JPH0898054A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3773873B2 (ja) * | 2002-05-24 | 2006-05-10 | 三洋電機株式会社 | 放送受信装置 |
| JP5106039B2 (ja) * | 2007-10-24 | 2012-12-26 | パナソニック株式会社 | 画像音声同期再生装置 |
| TWI429199B (zh) | 2010-06-22 | 2014-03-01 | Phison Electronics Corp | 產生參考時脈訊號的方法及資料收發系統 |
| CN102315849B (zh) * | 2010-07-01 | 2014-05-14 | 群联电子股份有限公司 | 产生参考时钟信号的方法及数据收发系统 |
| US8462034B2 (en) * | 2011-07-14 | 2013-06-11 | Synopsys, Inc. | Synchronous switching in high-speed digital-to-analog converter using quad synchronizing latch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871784A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 固体カラ−ビデオカメラの同期信号発生回路 |
| JPH02109486A (ja) * | 1988-10-19 | 1990-04-23 | Matsushita Electric Ind Co Ltd | 自動周波数切替装置 |
| JPH03175833A (ja) * | 1989-12-05 | 1991-07-30 | Matsushita Electric Ind Co Ltd | Ｍｕｓｅ信号の同期再生装置 |
-
1994
- 1994-09-27 JP JP6231592A patent/JPH0898054A/ja not_active Withdrawn
-
1995
- 1995-09-27 US US08/535,304 patent/US5793437A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5793437A (en) | 1998-08-11 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |