FR2643766A1 - Circuit pour former une information de synchronisation a partir d'un signal video numerique - Google Patents
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Abstract
Circuit pour former une information de synchronisation à partir d'un signal vidéo numérique, caractérisé en ce que le signal vidéo numérique (4:2:2E N T R E E ) est fourni à un circuit de commutation cadencé 4 qui est commandé par un signal d'horloge (CLK2 7 ) dont la fréquence correspond à la fréquence du mot de donnée du signal vidéo numérique (4:2:2E N T R E E ) et en ce qu'aux sorties du circuit de commutation 4, on a les positions binaires contenant l'information de synchronisation FF, VV, HH du mot de synchronisation respectif et un signal TT indiquant la présence d'un moteur de synchronisation. L'invention concerne un circuit pour former une information de synchronisation à partir d'un signal vidéo numérique.
Description
"Circuit pour former une information de synchronisa-
tion à partir d'un signal vidéo numérique" La présente invention concerne un circuit pour former une information de synchronisation à partir d'un signal vidéo numérique, dans lequel l'information de synchronisation existe dans des mots de synchronisation, et qui sont caractérisés respectivement par des mots de données, prédéterminés,
à contenu prédéterminé.
Dans les signaux vidéo numériques, l'information de synchronisation est transmise sous la forme de mots de données qui sont soit des mots de données réservés ou encore sont caractérisés par dès mots de données réservés. Ainsi, à titre d'exemple, dans un signal vidéo numérique selon la recommandation CCIR 601/656, chaque fois avant et après l'intervalle de détection à fréquence horizontale, on prévoit un signal de référence de temps (timing reference signal) qui se compose de quatre mots de données (octets). Les trois premiers mots de données du signal de référence de temps sont des mots de données réservés; cela signifie qu'ils ne sont pas utilisés pour transmettre le signal vidéo. Le quatrième mot de données du signal de référence de temps contient des informations relatives au début ou à la fin des lignes et des trames ainsi qu'une information indiquant qu'il s'agit de la première ou de la seconde trame (signal de reconnaissance de trame). De plus, on a prévu quatre positions binaires du quatrième mot de données pour assurer la protection contre les erreurs. La présente invention a pour but de créer un circuit pour dériver une information de synchronisation à partir d'un signal vidéo numérique
qui contient des signaux de référence de temps.
A cet effet, l'invention concerne un circuit du type ci-dessus, caractérisé en ce que le signal vidéo numérique est fourni à un circuit de commutation cadencé qui est commandé par un signal d'horloge dont la fréquence correspond à la fréquence du mot de donnée du signal vidéo numérique et en ce qu'aux sorties du circuit de commutation, on a les positions binaires contenant l'information de synchronisation du mot de synchronisation respectif et un signal
indiquant la présence d'un moteur de synchronisation.
Ce circuit permet, de manière simple, de dériver l'information de synchronisation et il peut être réalisé à l'aide d'un nombre réduit de composants numériques. Suivant une autre caractéristique de l'invention, l'information de synchronisation comprend une information de synchronisation horizontale, une information de synchronisation verticale et une
information de reconnaissance de trame.
Selon une autre caractéristique de l'invention, le circuit de commutation cadencé est formé d'une mémoire morte avec des entrées d'adresses et d'un registre de données en aval avec des sorties de données et deux sorties de données du registre de données sont reliées à deux entrées d'adresse de la mémoire morte et les autres entrées d'adresse
reçoivent le signal vidéo numérique.
Selon une autre caractéristique de l'invention, la mémoire morte contient un programme pour le circuit de commutation, qui permet d'obtenir l'un des différents états logiques possibles par la succession chronologique des mots de données (préambule) caractérisant le mot de synchronisation, état pour lequel les positions binaires du mot de
synchronisation contenant l'information de synchroni-
sation sont transmises aux sorties.
Selon une autre caractéristique de l'invention, la mémoire morte contient, en outre, un
tableau pour la correction des erreurs.
Selon une autre caractéristique de l'invention, un circuit fournissant les signaux de synchronisation est prévu en aval des sorties du
circuit de commutation.
Selon une autre caractéristique de l'invention, le circuit fournissant les signaux de synchronisation est formé par un circuit logique programmable. Selon une autre caractéristique de l'invention, un autre circuit de commutation à quatre états logiques est formé dans le circuit logique programmable, circuit de commutation qui reçoit le signal d'horloge et l'information de synchronisation horizontale du premier circuit de commutation et en ce que deux positions binaires décrivant- l'état logique respectif de l'autre circuit de commutation forment
deux autres signaux d'horloge.
Selon une autre caractéristique de l'invention, le circuit comporte un autre circuit de commutation à deux états pour donner une impulsion de détection à la fréquence horizontale, cet -autre
circuit de commutation recevant l'information de syn-
chronisation de ligne et le signal pour caractériser un mot de synchronisation validé du premier circuit de commutation et cet autre circuit de commutation répond
à l'équation logique H = HH.TT + H.TT.
Selon une autre caractéristique de l'invention, le circuit comporte un autre circuit de commutation à deux états donnant une impulsion de détection à la fréquence verticale, et cet autre
circuit de commutation reçoit l'information de syn-
chronisation de trame et le signal pour caractériser un mot de synchronisation validé du premier circuit de commutation et cet autre circuit de commutation répond
à l'équation logique V = VV.TT + V.TT.
Selon une autre caractéristique de l'invention, le circuit comporte un autre circuit de commutation à deux états pour donner un signal de reconnaissance de trame et cet autre circuit de commutation reçoit l'information de reconnaissance de
trame et le signal caractérisant un mot de synchro-
nisation validé du premier circuit de commutation, cet autre circuit de commutation répondant à l'équation
logique F = FF.TT + F.TT.
Selon une autre caractéristique de l'invention, le circuit comporte un autre circuit de commutation à deux états pour donner un signal de reconnaissance de norme, cet autre circuit de commutation recevant l'information de synchronisation verticale, l'information de synchronisation de ligne, un signal de reconnaissance de trame et un signal à la demi-fréquence de ligne, cet autre circuit de commutation répondant à l'équation logique:
N = N.F + N.FF + N.FF.HH + V.F.FF.HH.
Ces moyens constituent des développements et des perfectionnements avantageux de l'invention
définie de manière générale ci-dessus.
En particulier, ces caractéristiques permettent de créer des impulsions de synchronisation,
des signaux de cadence et autres signaux.
La présente invention sera décrite ci-après à l'aide de différents exemples de réalisation représentés dans les dessins annexés-dans lesquels:
- la figure i montre un chronogramme-servant à expli-
quer le signal de référence de temps, numérique, selon la recommandation CCIR 601/656, - la figure 2 est un tableau des mots de données du signal de référence de temps,
- la figure 3 montre un exemple de réalisation du cir-
cuit de l'invention, - les figures 4 et 5 représentent, respectivement, un chronogramme et un diagramme d'état du premier circuit de commutation appartenant au circuit de la figure 3, - les figures 6 et 7 représentent, respectivement, un chronogramme et un diagramme d'état d'un circuit de commutation créant deux signaux de cadence, - les figures 8 et 9 représentent, respectivement, un chronogramme et un diagramme d'état d'un circuit de commutation créant des impulsions de fréquence
horizontale, -
- les figures 10 et 11 montrent, respectivement, un chronogramme et un diagramme d'état d'un circuit de commutation créant un signal de reconnaissance de trame, - les figures 12 et 13 représentent, respectivement, un chronogramme et un diagramme d'état d'un circuit de commutation créant un signal ayant une fréquence correspondant à la demifréquence de ligne, - - les figures 14 à 16 représentent des chronogrammes et un diagramme d'état d'un circuit-de commutation créant un signal caractérisant la norme respective du signal vidéo numérique (signal de reconnaissance
de norme).
La figure 1 montre un segment de temps d'un signal vidéo numérique selon la recommandation CCIR 601/656 avec un intervalle de détection 1, les derniers mots de données vidéo 2 de la ligne précédente et les premiers mots de données vidéo 3 de la nouvelle ligne. Chaque fois, au début et à la fin de l'intervalle de détection 1, on a comme signal de référence de temps, quatre mots de données EAV (End of active video) ou SAV (Start of active video). Comme cela apparaît de manière plus précise à la figure 2, les trois premiers mots de données correspondent à un préambule fixe (255, 0,0) qui annonce le quatrième mot de données T comme mot de synchronisation. Abstraction faite de la position du bit de valeur plus élevée MSB du mot de données T, la valeur des différentes positions binaires dépend de Ja position respective du mot de données T dans le signal vidéo numérique. La seconde position binaire F caractérise le type de trame; la troisième position binaire V caractérise la présence d'un intervalle de détection à la fréquence verticale et la quatrième position binaire H caractérise la présence d'un intervalle de détection à la fréquence horizontale. Les quatre autres positions binaires P3... P0 forment un mot de contr8le qui permet de corriger les erreurs de bits isolés induits
par le chemin de transmission, à la réception.
La valeur respective de F, V et H est définie comme suit, dans la recommandation CCIR 656: FEAV = 0 Première trame Lignes i à 312
FEAV=1
FEAV = 1 Deuxième trame Lignes 313 à 625 VEAV=i VEA = 1 Détection verticale Lignes 624 à 22 EAV Lignes 311 à 335 OEAV=Négation de la Lignes 23 à 310
VEAV=0
détection verticale Lignes 336 à 623 -
HEAV = 1 Début de la détection Chaque ligne EAV horizontale H = 0 Début de la ligne SAV acébtive llinChaque ligne active La valeur des positions binaires F et V ne varie qu'avec EAV, ce qui est défini comme début de ligne pour les signaux vidéo numériques alors que la
position binaire H varie chaque fois pour EAV et SAV.
Lorsque la position binaire F est mis à l'état "1", cela caractérise la seconde trame. Le signal F dérivé de la position binaire F-est caractérisé dans la suite
comme signal de reconnaissance de trame.
La figure 3 montre un schéma-bloc d'un circuit, selon l'invention, qui se compose d'un premier circuit de commutation 4 et d'un circuit de logique programmable 5. Ce dernier représente plusieurs circuitd de commutation grâce à une programmation appropriée, ce qui sera décrit ci-après
en liaison avec les figures 6 à 16.
Le signal vidéo numérique 4:2:2ENTE selon la recommandation CCIR 656 est fourni à une entrée 6 du premier circuit de commutation 4 comme flux de données d'une largeur de huit 'bits. Un signal de cadence CLK27 obtenu à partir du signal vidéo numérique arrive par l'intermédiaire d'une autre entrée 7 aux entrées de cadence du premier circuit de
commutation 4 et du circuit de logique programmable 5.
Le signal de cadence CLK27 présente une fréquence 27 MHz; les mots de données du signal 4:2:2EYE se
suivent à cette fréquence.
Les sorties 11-16 du circuit logique programmable 5 fournissent différents signaux qui sont notamment nécessaires lors du traitement du signal vidéo numérique 4:2:2ENTRE. De manière détaillée, il s'agit de deux signaux de cadence CLK.3,5 et CLK6,75, qui servent de cadence de détection de la partie luminence et de la partie chrominance, des impulsions de détection à la fréquence horizontale H, les impulsions de détection à la fréquence verticale V,-du signal de reconnaissance de trame F, déjà mentionné, ainsi que d'un signal de reconnaissance de normes N qui présente un niveau logique différent suivant le nombre de lignes respectives 625 ou 525.: Le circuit de commutation 4 peut être réalisé de manière simple à l'aide d'une mémoire-morte (PROM) 8 dont les sorties de données sont reliées à un registre de données 9 en aval. De plus, cette fonction du circuit de commutation, la mémoire morte 8 contient
également un tableau pour la correction des erreurs.
Six.positions binaires des adresses de la mémoire morte 8 sont représentées par le signal vidéo d'entrée 4:2:2ENTpE et deux autres positions binaires des adresses sont formées par les signaux d'état Sl et S2 qui sont fournis en retour à partirdes sorties du registre de données. D'autres sorties du registre de données 8 fournissent les signaux FF, VVW HH et TT qui représentent des informations de synchronisation
séparées du signal vidéo numérique.
Ces signaux, ainsi que la fonction du circuit de commutation 4, seront explicités ci-après à l'aide des figures 4 et 5. A l'état S = 0, -le circuit de commutation attend l'arrivée du premier mot de préambule de valeur 255. Aussi longtemps que ce mot est absent, on parcourt une boucle d'attente ELSE à l'état S = 0. Lorsque le signal vidéo d'entrée passe à la valeur 255, le circuit de commutation passe à l'état S = 1; puis, lorsque la valeur 0 se présente, il passe à l'état S2 et lors de la seconde arrivée de la valeur 0, il passe à l'état S3. On reconnaît ainsi les trois mots de-préambule. Les positions binaires F, V et H du mot de données présent à l'état S = 3, sont alors fournies au cours de la cadence suivante CLK27 aux sorties du circuit de commutation 4 et y sont disponibles comme signaux FF, WVV et HH. En même temps, la comparaison des positions binaires P3... P0 correspond à un contrôle d'erreurs et, le cas échéant, à une correction d'erreurs; à l'arrivée d'un signal de référence de temps correct ou corrigé, la position binaire TT passe à l'état 1. Cela signale, au circuit logique suivant 5, le transfert des signaux FF, WVV et HH. Si toutefois, le mot de synchronisation T est faux et ne peut être corrigé, le circuit de commutation 4 revient à l'état S = 0 sans que les données ne soient transférées du circuit de
commutation 4 au circuit logique 5.
Dans le chronogramme de la figure 4, on suppose que le mot de données T a été reçu sans erreur si bien que, pendant la période CLK27 suivant T, on a le signal de transfert TT = 1. Les signaux HH, W et FF peuvent prendre la valeur i ou 0 suivant leur contenu. Ces signaux ne se produisent que pendant une période d'horloge en liaison avec l'alternance d'état de S = 3 à S = 0 et représentent l'information de synchronisation, dans le détail, l'information de
synchronisation horizontale, l'information de synchro-
nisation verticale et une information de reconnaissan-
ce de trame. Toutefois, ces signaux ne constituent pas encore des signaux de synchronisation qui peuvent avoir une première alternance de flan au début d'un intervalle de détection et une seconde alternance de flan à la fin de l'intervalle de détection. De tels signaux s'obtiennent à l'aide du circuit logique 5 programmable qui est formé par un circuit de type PAL ou GAL. Une programmation appropriée permet de faire fonctionner différentes zones de ces circuits comme
circuits de commutation.
Un circuit de commutation créant les signaux d'horloge CLK13,5 et CLK6,75 sera décrit ci-après à l'aide des figures 6 et 7. Le circuit de commutation est commandé en cadence par le signal d'horloge CLK27 et est mis à l'état C = 0 lors de l'arrivée d'une impulsion HH. Puis, pour chaque flan positif du signal de cadence CLK27, l'état C est incrémenté aussi longtemps que l'on a HH = 0. Les deux positions binaires de C forment alors directement les signaux C13,5 et C6,75. Dans la ligne portant la référence C, à la figure 6, cette référence C est représentée comme
valeur décimale.
A la place du compteur à deux bits, on peut également prévoir des compteurs ayant une capacité beaucoup plus grande, par exemple, un compteur à onze bits. Cela permet de décompter l'ensemble de la période horizontale et de créer des impulsions ayant une position horizontale prédéterminée par le décodage
correspondant de l'état de comptage.
Les figures 8 et 9 représentent des chrono-
grammes ainsi qu'un diagramme d'état servant à décrire l'obtention de l'impulsion de détection à la fréquence horizontale. Pour cela, on programme un flip-flop
(bascule bistable) dans le circuit logique programma-
ble 5 (figure 3), ce flip-flop étant mis à l'état pour HH = 1 et TT - 1; ce flip-flop est effacé pour HH = O et TT = 1. On forme ainsi le flan avant du signal de détection à la fréquence horizontale H pour HH = 1; on obtient le flan arrière par le signal TT. Le diagramme d'état représenté à la figure 9 correspond à
l'équation logique H = HH.TT + H.TT. Par la combinai-
son HH.TT, on crée le début de l'impulsion H, ce qui donne H = 1; cette valeur reste conservée jusqu'à ce
que TT = 1 ou TT = 0.
On obtient l'impulsion de reconnaissance de trame F de façon analogue; cette opération se décrit avec un chronogramme selon la figure 10 et un diagramme d'état selon la figure 11. Le circuit de commutation peut être formé par un flip-flop (bascule bistable) recevant, comme signaux d'entrée, les signaux FF et TT. Le signal FF caractérise la durée de la seconde trame par chaque fois FF = 1 pour EAV et SAV (figure 1). L'équation logique -de l'impulsion F est la suivante: F = FF.TT + F.TT. Partant d'un état F = 1 pendant la ligne 625, on arrive au début de la ligne 1 à l'état F = 0 par TT = 1 ou TT = 0. Cet état reste jusqu'au début de la ligne 313. Puis, on a
FF = 1 si bien que FF.TT et ainsi F = 1.
On obtient l'impulsion V de la même manière
suivant l'équation logique V = VV.TT + V.TT. La repré-
sentation sous forme de dessin et la description dans
ce cas n'ont pas été envisagées dans le détail.
La description suivante concerne l'obtention
de l'information de synchronisation d'un signal pour distinguer entre la norme à 625 lignes et la norme à 525 lignes. Pour la norme à 625 lignes, la première trame commence par une demi-ligne alors que pour la norme à 525 lignes, la première trame commence avec une ligne complète. Comme dans la norme numérisée, le signal de référence de temps est situé dans la grille horizontale, le début de la première trame à 625 lignes se trouve dans la troisième ligne de l'intervalle de détection verticale et, pour 525 lignes, il est défini dans la quatrième ligne de
l'intervalle de détection verticale.
Pour obtenir le signal de reconnaissance normalisé, on démarre un compteur de temps par le flan positif de l'impulsion V et on interroge ce compteur par le flan négatif de l'impulsion F. Le résultat de l'interrogation est d'ordre pair pour 625 lignes et d'ordre impair pour 525 lignes; cela signifie que l'on peut distinguer au niveau de la position binaire de poids le plus faible, si bien qu'il suffit pour le compteur de n'avoir qu'une position binaire. Un tel compteur est décrit à l'aide des chronogrammes de la
figure 12 et du diagramme d'état de la figure 13.
La figure 12 montre les signaux VV, HH et V dont l'obtention a déjà été décrite; cette figure montre, en outre, le signal V0 qui caractérise l'état de comptage ou l'état du circuit de commutation. Pour W = 1 et HH = 1, le compteur est libéré si bien qu'en alternance des impulsions du signal HH, il passe à l'état V0 = 1 et V0 = 0. Pour VV = 0 et HH = 1, il passe à l'état V0 = 1 ou conserve cet état. Pour les autres combinaisons, le compteur reste à l'état
correspondant. L'équation logique de Vo est la suivan-
te: V0 = V0.VV.HH + V.HH. De manière correspondante, on change V en V si iV et HH sont tous deux égaux à 1. On reste à l'éat V si HH = 0. La même condition est également satisfaite dans l'équation ci-dessus pour la remise à l'état initial du signal V0, à la fin de l'intervalle de détection à la fréquence verticale
avec WVV = O et HH = 0.
Après avoir obtenu le signal V0, de la manière représentée aux figures 12 et 13, on interroge au début de l'image complète pour endéduire le signal de reconnaissance de normes. Cette opération est représentée à la figure 14 pour la norme à 625 lignes et à la figure 15 pour la norme à 525 lignes, sur des chronogrammes; la figure 16 montre un diagramme d'état qui s'applique de la même manière pour les deux
normes. Les chronogrammes des figures 14 et 15 repré-
sentent respectivement en plus des signaux représentés à la figure 12, les flans descendant du signal de reconnaissance de trame F. La figure 14 montre que, pendant le flan descendant du signal de reconnaissance de trame F, le signal V0 est la valeur 0 alors que pour la norme à 525 lignes, représentée à la figure
, pour le flan descendant du signal de reconnais-
sance de trame F, on a V0 = 1.
A l'aide d'un circuit de commutation qui peut, uniquement, prendre deux états et peut ainsi être réalisé par un flip-flop (bascule bistable), on transforme le résultat respectif de l'interrogation en un signal permanent. Les-variables d'entrée du circuit de commutation sont HH, FF, F et V0; les trois
premières variables définissent l'instant de l'inter-
rogation alors que Vo fournit le résultat de l'inter-
rogation. Il apparaît, selon le diagramme d'état, que partant de l'état N = 0, on ne peut arriver qu'à
l'état N = 1 si les deux variables d'entrée mention-
nées présentent les valeurs 1, 0, 1, 1, c'est-à-dire si le résultat de l'interrogation est 1. L'état N = 1 indique ainsi des signaux d'entrée selon la norme de 525 lignes. Si, toutefois, l'interrogation donne
V0 = 0 (figure 14), on passe à l'état N = 0 qui carac-
térise le signal d'entrée pour 625 lignes. L'équation logique du signal de reconnaissance de normes est ainsi la suivante:
N + N.F + N.FF + N.FF.HH + V O.F.FF.HH.
La programmation du circuit logique program-
mable 5 (figure 1) ou de la mémoire morte programmable du premier circuit de commutation 4, est une opération usuelle pour l'homme du métier et est complètement décrites par les diagrammes d'état et les équations logiques. Un procédé connu de développement des équations logiques pour programmer des circuits 14. logiques programmables, est -1'établissement d'un diagramme de KARNAU. De plus, on dispose de programmes d'ordinateur comme par exemple ABEL, qui facilitent
une telle programmation.
R E V E N D I CATI O N S
1') Circuit pour former une information de synchronisation à partir d'un signal vidéo numérique, dans lequel l'information de synchronisation existe dans des mots de synchronisation, et qui sont caractérisés respectivement par des mots de données, prédéterminés, à contenu prédéterminé, caractérisé en ce que le signal vidéo numérique (4:2:2ENTRE) est fourni à un circuit de commutation cadencé (4) qui est commandé par un signal d'horloge (CLK27) dont la fréquence correspond à la fréquence du mot de donnée du signal vidéo numérique (4:2:2ENME) et en ce qu'aux sorties du circuit de commutation (4), on a les positions binaires contenant l'information de synchronisation (FF, VV, HH) du mot de synchronisation respectif et un signal (TT) indiquant la présence d'un
moteur de synchronisation.
2e) Circuit selon la revendication 1, caractérisé en ce que l'information de synchronisation
comprend une information de synchronisation horizonta-
le (HH), une information de synchronisation verticale (VV) et une information de reconnaissance de trame (FF). 3') Circuit selon l'une quelconque des
revendications 1 ou 2, caractérisé en ce que le
circuit de commutation cadencé (4) est formé d'une mémoire morte (8) avec des entrées d'adresses et d'un registre de données (9) en aval avec des sorties de données et deux sorties de données du registre de données (9) sont reliées à deux entrées d'adresse de la mémoire morte (8) et les' autres entrées d'adresse
reçoivent le signal vidéo numérique.
4') Circuit selon la revendication 3, caractérisé en ce que la mémoire morte (8) contient un programme pour le circuit de commutation, qui permet d'obtenir l'un des différents états logiques possibles par la succession chronologique des mots de données (préambule) caractérisant le mot de synchronisation, état pour lequel les positions binaires du mot de synchronisation contenant l'information de synchroni-
sation sont transmises aux sorties.
) Circuit selon la revendication 4, caractérisé en ce que la mémoire morte (8) contient,
en outre, un tableau pour la correction des erreurs.
6e) Circuit selon l'une quelconque des
revendications 1 à 5, caractérisé en ce qu'un circuit
(5) fournissant les signaux de synchronisation est prévu en aval des sorties du circuit de commutation (4). 7 ) Circuit selon la revendication 6, caractérisé en ce que le circuit fournissant les signaux de synchronisation est formé par un circuit
logique programmable (5).
) Circuit selon la revendication 7, caractérisé en ce qu'un autre circuit de commutation à quatre états logiques est formé dans le circuit logique programmable (5), circuit de commutation qui reçoit le signal d'horloge (CLK27) et l'information de synchronisation horizontale (HH) du premier circuit de commutation (4) et en ce que deux positions binaires décrivant l'état logique respectif (S) de l'autre circuit de commutation forment deux autres signaux
d'horloge (CLK13,5, CLK6,75).
9) Circuit selon la revendication 7, caractérisé en ce qu'il comporte un autre circuit de commutation à deux états pour donner une impulsion de détection (H) à la fréquence horizontale, cet autre circuit de commutation recevant l'information de synchronisation de ligne (HH) et le signal (TT) pour caractériser un mot de synchronisation validé du premier circuit de commutation (4) et cet autre circuit de commutation répond à l'équation logique
H = HH.TT + H.TT.
') Circuit selon la revendication 7, caractérisé en ce qu'il comporte un autre circuit de commutation à deux états donnant une impulsion de détection (V) à la fréquence verticale, et cet autre circuit de commutation reçoit l'information de synchronisation de trame (VV) et le signal (TT) pour caractériser un mot de synchronisation validé du premier circuit de commutation (4) et cet autre circuit de commutation répond à l'équation logique
V = WVV.TT + V.TT.
11-) Circuit selon la revendication 7, caractérisé en ce qu'il comporte un autre circuit de commutation à deux états pour donner un signal de reconnaissance de trame (F) et cet autre circuit de commutation reçoit l'information de reconnaissance de trame (FF) et le signal caractérisant un mot de synchronisation validé du premier circuit de commutation (4), cet autre circuit de commutation
répondant à l'équation logique F = FF.TT % F.TT.
12') Circuit selon la revendication 7, caractérisé en ce qu'il comporte un autre circuit de commutation à deux états pour donner un signal de reconnaissance de norme (N), cet autre circuit de commutation recevant l'information de synchronisation verticale (W), l'information de synchronisation de ligne (HH), un signal de reconnaissance de trame (F) et un signal à la demi-fréquence de ligne (V0), cet autre circuit de commutation répondant à l'équation
logique N = N.F + N.FF + N.FF.HH + V O.F.FF.HH.
Applications Claiming Priority (1)
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|---|---|---|---|
| DE3905669A DE3905669C2 (de) | 1989-02-24 | 1989-02-24 | Schaltungsanordnung zur Ableitung von Synchronsignalen aus einem digitalen Videosignal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| FR2643766B3 FR2643766B3 (fr) | 1991-05-31 |
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Family Applications (1)
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|---|---|---|---|
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Families Citing this family (12)
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|---|---|---|---|---|
| JPH03175833A (ja) * | 1989-12-05 | 1991-07-30 | Matsushita Electric Ind Co Ltd | Ｍｕｓｅ信号の同期再生装置 |
| JPH0834589B2 (ja) * | 1990-03-30 | 1996-03-29 | 三菱電機株式会社 | サンプリングクロック発生回路 |
| GB2245727A (en) * | 1990-06-18 | 1992-01-08 | Rank Cintel Ltd | Method and apparatus for generating timing signals |
| US5420640A (en) * | 1993-12-03 | 1995-05-30 | Scientific-Atlanta, Inc. | Memory efficient method and apparatus for sync detection |
| US5534939A (en) * | 1994-12-09 | 1996-07-09 | Tektronix, Inc. | Digital video clock generation system |
| US5978424A (en) * | 1996-11-18 | 1999-11-02 | Zenith Electronics Corporation | Frame identification system |
| US7120924B1 (en) | 2000-02-29 | 2006-10-10 | Goldpocket Interactive, Inc. | Method and apparatus for receiving a hyperlinked television broadcast |
| US7367042B1 (en) | 2000-02-29 | 2008-04-29 | Goldpocket Interactive, Inc. | Method and apparatus for hyperlinking in a television broadcast |
| US7343617B1 (en) | 2000-02-29 | 2008-03-11 | Goldpocket Interactive, Inc. | Method and apparatus for interaction with hyperlinks in a television broadcast |
| US20020078446A1 (en) * | 2000-08-30 | 2002-06-20 | Jon Dakss | Method and apparatus for hyperlinking in a television broadcast |
| FR2831755A1 (fr) * | 2001-10-30 | 2003-05-02 | St Microelectronics Sa | Procede et dispositif de detection de la parite des trames successives d'un signal video entrelace |
| US20060259807A1 (en) * | 2005-05-10 | 2006-11-16 | Telairity Semiconductor, Inc. | Method and apparatus for clock synchronization between a processor and external devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3737730C2 (de) * | 1987-11-06 | 1995-10-26 | Broadcast Television Syst | Verfahren und Anordnung zur Ableitung von Synchronsignalen |
| US4887279A (en) * | 1988-09-19 | 1989-12-12 | Tektronix, Inc. | Timing measurement for jitter display |
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