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Die Erfindung betrifft einen Datendemodulator der im Oberbegriff des Anspruches beschriebenen Art.
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Ein solcher Datendemodulator ist aus
INTEL: Peripheral Design Handbook;
August 1981, Seiten 2-132 bis 2-162,
bekannt. Dieser Datendemodulator dient zur Demodulation von Daten, die im einfachen Miller-Code kodiert sind. Dieser Miller-Code, der üblicherweise auch als MFM-Code bezeichnet wird, wird beispielsweise als Datenformat zum Speichern auf Magnetplattenspeichern verwendet.
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Ferner ist aus
Datenblatt: National Semiconductor Corp.
DP 8460 Dataseparator
ein Datenseparator bekannt, der Daten vom Miller-Code in den NRZ-L-Code umwandeln kann.
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Zu den unterschiedlichen bekannten Datenformen zunächst die folgende Einführung:
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In einem RZ (return-to-zero) Format, einem anderen Modulationsformat für digitale Daten in serieller binärer Form, wie es in Fig. 1(C) dargestellt ist, werden binäre Daten korrespondierend zum logischen Zustand (Fig. 1(B)) synchron mit Taktimpulsen (Fig. 1(A)) getaktet und zwischen Datenbits auf einen Referenzpegel gesetzt. Das NRZ-L- (non-return-to-zero level) und das NRZ-I ( non-return-to-zero invert) Format stellen Verbesserungen des RZ Formates dar, und zwar mit dem Ziel, dessen Speicherdichte zu erhöhen. Wie in Fig. 1(D) dargestellt, werden in dem NRZ-L-Format binäre Daten synchron zu einem Taktgeber korrespondierend zu dem logischen Zustandspegel der binären Daten umgewandelt, ohne zwischen Datenbits auf einen Referenzpegel zurückzukehren, und in dem NRZ-I--Format, wie in Fig. 1(E) dargestellt ist, wird die Polarität binärer Daten invertiert, indem ein synchron zu Taktimpulsen verlaufender Übergang nur dann bewirkt wird, wenn der logische Wert der binären Daten gleich 1 ist.
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Bei beiden NRZ-Formaten besteht jedoch die Gefahr, daß ein ernstzunehmender Fehler im Zeitverhalten auftritt, da ein Signal den einen oder anderen Zustand für einen verhältnismäßig langen Zeitraum beibehält. Zusätzlich muß eine Übertragungsleitung für diese Formate die Möglichkeit der Übertragung von Gleichstrom aufweisen.
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In der US-PS 31 08 261 ist das Miller-Format (Miller-Code) beschrieben, bei welchem die Lage bezüglich der voranstehend beschriebenen Probleme verbessert wird. Wie in Fig. 1(F) dargestellt, ist dieses Format so aufgebaut, daß ein Übergang in einem Zwischenabschnitt jedes Datenbits des logischen Wertes 1 in binären Daten und an der Anstiegsflanke jedes Bits des logischen Wertes 0 erzeugt wird, ausgenommen bei einem Bit des logischen Wertes 0, welches auf ein Bit des logischen Wertes 1 folgt.
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Obwohl dieses Miller-Format im Vergleich zu den NRZ- Formaten eine kleinere Bandbreite erfordert, schließt es eine Gleichstromkomponente nicht aus. Hat daher die Übertragungsleitung keine Gleichstromübertragungsmöglichkeit, so wird ein Fehler erzeugt.
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Eine Abänderung des Miller-Formates, bei welcher die Gleichstromkomponente entfernt werden kann, ist das M2-Format, das in der US-PS 40 27 335 beschrieben ist. Dort ist dieses Format auch den anderen Formaten sehr anschaulich gegenübergestellt. Bei diesem Format wird ein Übergang unterdrückt, wie in Fig. 1(G) gezeigt ist, wenn eine gerade Anzahl von Datenbits des logischen Wertes 1 aufeinanderfolgt und eine akkumulierte Ladung nicht 0 ist, wodurch jegliche Gleichstromkomponente beseitigt wird.
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Ein Demodulationssystem zur Decodierung digitaler Daten, welche nach dem M2 -Code moduliert worden sind, ist ebenfalls in der US-PS 40 27 335 beschrieben. Bei diesem Demodulationssystem werden NRZ-L-Code-demodulierte Daten durch mehrfache direkte Umwandlungsschritte in bezug auf Eingangsdaten erhalten, welche nach dem M2-Code moduliert wurden (nachstehend als M2-Modulationsdaten bezeichnet); jedoch erfordert dieses Demodulationssystem einen sehr komplizierten Schaltungsaufbau.
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Die beiden eingangs beschriebenen bekannten Schaltungen eignen sich nicht zur Dekodierung des M2-Codes, da dieser gegenüber dem einfachen Miller-Code eine geänderte Kodierlogik aufweist.
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Der Erfindung liegt die Aufgabe zugrunde, einen Datendemodulator der eingangs genannten Art zu schaffen, der bei einfacherem Aufbau gegenüber dem Datendemodulator der US-PS 40 27 335 eine Umwandlung aus dem M2-Format in das NRZ-L-Format ermöglicht.
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Diese Aufgabe wird erfindungsgemäß mit den Merkmalen des Kennzeichnungsteiles des Anspruches gelöst.
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Der erfindungsgemäße Datendemodulator zeichnet sich, wie die nachfolgende Zeichnungsbeschreibung zeigt, durch sehr einfachen Aufbau aus. Als Vorteil ergibt sich ferner die Verwendbarkeit des eingangs genannten IC DP 8460 als Datenseparationsschaltung.
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Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt
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Fig. 1 verschiedene Modulationsformate für digitale Daten in serieller binärer Form;
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Fig. 2 Eingangs-/Ausgangssignale des in der Erfindung verwendeten Datenseparationsschaltkreises;
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Fig. 3 ein Blockdiagramm des gesamten Aufbaus einer Ausführungsform der Erfindung;
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Fig. 4 ein Beispiel des Aufbaus eines M2 -Demodulationsschaltkreises gemäß der Erfindung; und
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Fig. 5 ein Zeitdiagramm zur Erläuterung der Betriebsweise des in Fig. 4 dargestellten M2 -Demodulationsschaltkreises.
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Nachfolgend wird eine Ausführungsform der Erfindung geschildert. Fig. 3 ist ein Blockdiagramm des gesamten Aufbaus der Ausführungsform. Die Bezugsziffer 1 bezeichnet ein Datenaufzeichnungsgerät. Digitale Daten 2, welche nach einem M2-Code moduliert und in dem Speichergerät gespeichert worden sind, werden reproduziert und als Eingangsgröße in eine Datenseparationsschaltung 3 gegeben. Die Datenseparationsschaltung 3 erzeugt ein Synchronisiertaktsignal 4 aus den M2-Modulationsdaten 2 und trennt dadurch die M2-Modulationsdaten in ein Taktbitsignal 5 und in ein Datenbitsignal 6. Eine M2 -Demodulationsschaltung 7 demoduliert die Daten unter Verwendung des Synchronisiertaktsignals 4, des Taktbitsignals 5 und des Datenbitsignals 6, und gibt NRZ-L-Demodulationsdaten 8 aus. Eine als Datenseparationsschaltung 3 verwendbare, auf dem Markt erhältliche Schaltung ist beispielsweise eine Schaltung, welche im allgemeinen in einem Bilderverarbeitungsgerät eingesetzt wird und als IC aufgebaut ist, beispielsweise DP-8460, hergestellt von National Semiconductor Company in den Vereinigten Staaten von Amerika.
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Als nächstes wird die in Fig. 4 dargestellte M2-Demodulationsschaltung erklärt. Diese Demodulationsschaltung besteht aus fünf D-Flipflops 11, 13, 14, 15 und 18, einem NOR-Gatter 16, einem OR-Gatter 17 und einem Invertierer 12. Ein Taktbitsignal 21 liegt als Eingangssignal an dem Dateneingangsanschluß D des D-Flip-Flops 11 an. Das Eingangstaktbitsignal 21 wird an der ansteigenden Flanke eines Inversionssynchronisiertaktsignals 25 gelesen, welches ein Synchronisiertaktsignal 22 darstellt, welches durch den Invertierer 12 invertiert wurde, und das Ausgangssignal des Ausgangsanschlusses Q stellt das Eingangssignal in den D-Flipflop 14 als ein Synchronisiertaktbitsignal 24 dar. Ein Datenbitsignal 23 ist Eingangsgröße für den D-Flipflop 13. Das Eingangssignal 23 wird an der ansteigenden Flanke des Synchronisiertaktsignals 22 gelesen, und das Ausgangssignal des Ausgangsanschlusses Q ist Eingangsgröße für den Eingangsanschluß D des D-Flipflops 15 und einen der Eingangsanschlüsse des NOR-Gatters 16 als ein Synchronisierdatenbitsignal 27.
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Der D-Flipflop 14 empfängt das Synchronisiertaktsignal 24, welches an der ansteigenden Flanke des Synchronisiertaktsignals 22 gelesen wird, und das Ausgangsignal des Ausgangsanschlusses Q des D-Flipflops 14 ist Eingangsgröße für den anderen Anschluß des NOR-Gatters 16 als ein verzögertes Taktbitsignal 26. Das Synchronisierdatenbitsignal 27 wird zum D-Flipflop 15 geleitet und an der ansteigenden Flanke des Synchronisiertaktsignals 22 gelesen und das Ausgangssignal des Ausgangsanschlusses Q des D-Flipflops 15 ist Eingangsgröße für einen der Eingangsanschlüsse des OR-Gatters 17 als ein verzögertes Datenbitsignal 29. Das Ausgangssignal des NOR-Gatters 16 ist Eingangsgröße für den anderen Eingangsanschluß des OR-Gatters 17, dessen Ausgangssignal Eingangssignal für den Eingangsanschluß D des D-Flipflops 18 ist.
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Der D-Flipflop 18 ist so ausgebildet, daß er das Ausgangssignal 30, welches von dem OR-Gatter 17 geliefert wird, an der ansteigenden Flanke des Inversionssynchronisiertaktsignals liest, welches das Synchronisiertaktsignal 22 darstellt, welches durch den Invertierer 12 invertiert wurde, und ein NRZ-L-Signal 31 am Ausgangsanschluß Q abgibt. Darüber hinaus wird der D-Flipflop 18 noch dazu bereitgestellt, um geringfügige Spikes in der Form von Nadelimpulsen zu entfernen, welche in dem Ausgangssignal 30 des OR-Gatters 17 enthalten sind.
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Als nächstes wird die Betriebsweise der M2 -Demodulationsschaltung mit diesem Aufbau erläutert. Das durch die Datenseparationsschaltung 3 abgetrennte Taktbitsignal 21 ist Eingangssignal für den D-Flipflop 11, in dem das Eingangssignal 21 an der ansteigenden Flanke des Inversionssynchronisiertaktsignals 25 gelesen wird, welches das invertierte Synchronisiertaktsignal 22 darstellt, wodurch das Synchronisiertaktbitsignal 24 erhalten wird, welches synchron mit der ansteigenden Flanke des Synchronisiertaktsignals 22 verläuft.
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In entsprechender Weise ist das Datenbitsignal 23 Eingangsgröße für den D-Flipflop 13, in welchem es an der ansteigenden Flanke des Synchronisiertaktsignals 22 gelesen wird, wodurch das Synchronisierdatenbitsignal 27, welches synchron zu der ansteigenden Flanke des Synchronisiertaktsignals 22 ist, erhalten wird.
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Das Synchronisiertaktbitsignal 24 ist Eingangsgröße für den D-Flipflop 14 und wird an der ansteigenden Flanke des Synchronisiertaktsignals 22 gelesen, wodurch das verzögerte Taktbitsignal 26 erhalten wird, welches gegenüber dem Synchronisiertaktbitsignal 24 um einen halben Taktimpuls verzögert ist.
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Auf ähnliche Weise ist das Synchronisierdatenbitsignal 27 Eingangsgröße für den D-Flipflop 15 und wird an der ansteigenden Flanke des Synchronisiertaktsignals 22 gelesen, und hierdurch wird das verzögerte Datenbitsignal 29 erhalten, welches um einen Taktimpuls gegenüber dem Synchronisierdatenbitsignal 27 verzögert ist.
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Als nächstes werden das verzögerte Taktbitsignal 26 und das Synchronisierdatenbitsignal 27 als Eingangsgrößen an das NOR-Gatter 16 gegeben, wodurch das NOR-Ausgangssignal 28 erhalten wird. Weiterhin sind das NOR-Ausgangssignal 28 und das verzögerte Datenbitsignal 29 Eingangsgrößen für das OR-Gatter 17, wodurch das OR-Ausgangssignal 30 erhalten wird.
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Das OR-Ausgangssignal 30 wird dann als Eingangsgröße dem D-Flipflop 18 zugeleitet und an der ansteigenden Flanke des Inversionssynchronisiertaktsignals 25 gelesen, wodurch das NRZ-L-Signal 31 erhalten wird, welches synchron zur ansteigenden Flanke des Synchronisiertaktsignals 22 ist.
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Obwohl bei dieser Ausführungsform NRZ-L-Daten aus dem verzögerten Taktbitsignal 26, dem Synchronisierdatenbitsignal 27 und dem verzögerten Datenbitsignal 29 unter Verwendung des NOR-Gatters und des OR-Gatters erhalten werden, können NRZ-L-Daten auch durch eine Kombination anderer logischer Schaltkreise oder durch eine Kombination des NOR- und/oder OR-Gatters mit anderen logischen Schaltkreisen erhalten werden.
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Wie bei der Erläuterung der Ausführungsform geschildert, erleichtert eine M2-Demodulationsschaltung gemäß der Erfindung mit dem voranstehend beschriebenen Aufbau die Demodulierung von M2-Modulationsdaten, welche Eingangssignal für die M2-Demodulationsschaltung sind, in ein Datensignal des NRZ-L-Typs mittels einer Demodulationsschaltung mit einem einfachen Aufbau und unter Verwendung eines Synchronisiertaktsignals, eines Datenbitsignals und eines Taktbitsignals, welche von einer Datenseparationsschaltung abgegeben werden.