DE3214150A1

DE3214150A1 - Schaltungsanordnung zum begrenzen der anzahl gleicher aufeinanderfolgender bits in einer folge von bits bei einer digitalen uebertragungseinrichtung

Info

Publication number: DE3214150A1
Application number: DE19823214150
Authority: DE
Inventors: Masami Tokyo Kato; Noriaki Yokosuka Kanagawa Yoshikai
Original assignee: Nippon Telegraph & Telephone Public Corp Tokyo; Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-04-20
Filing date: 1982-04-17
Publication date: 1982-11-04
Also published as: GB2098432A; DE3214150C2; NL185969C; CA1186763A; GB2098432B; NL8201608A; US4502143A; NL185969B; FR2504327A1; FR2504327B1

Description

Nippon Telegraph & Telephone Public Corporation

Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung, mit einem Eingangsanschluß, dem die Bitfolge als Eingangssignal zugeführt wird, und mit einem Ausgangsanschluß, an dem ein codiertes Ausgangssignal abnehmbar ist.

Das bevorzugte Anwendungsgebiet sind optische Übertragungseinrichtungen mit Glasfaserleitungen.

Bei einer digitalen Datenübertragung sind längere Folgen aus gleichen Ziffern oder Bits (aufeinanderfolgende Impulse oder Impulspausen) unerwünscht, weil 1) bei langen Folgen aus gleichen Bits die Taktsteuerung zur Erzeugung eines Zeichens nicht genau eingehalten werden kann und 2) die Signalamplitude in Abhängigkeit von der zu übertragenden Information schwankt. Bei einer längeren Folge aus gleichen Bits werden daher die Übertragungsqualität verschlechtert und Übertragungsfehler verursacht.

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Man hat daher bei einer digitalen Übertragungseinrichtung bereits zwei Codeumsetzschaltungen (Codierer und Decodierer) verwendet, um zu viele aufeinanderfolgende gleiche Bits zu verhindern.
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Fig. 1 stellt ein Blockschaltbild einer typischen digitalen Übertragungseinrichtung dar, in dem 210 ein Dateneingangsanschluß, 110 ein Bitfrequenzwandler, 120 ein Abschnittumsetzer (Bildumsetzer), 130 ein Scrambler (Verwürfler), 140 ein Codeumsetzer oder eine Schaltung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits einer Bitfolge, 150 eine Übertragungsleitung, 160 ein Code-Rückumsetzer zum Decodieren des Signals, das durch den Codeumsetzer 140 umgesetzt worden ist, 170 eine Abschnitt- oder BiId-Synchronisierschaltung, 180 ein Descrambler, der das durch den Scrambler 130 verwürfelte Signal reproduziert, 190 ein Bitfrequenzwandler zur Rückumwandlung der durch den Wandler 110 bewirkten Frequenzwandlung und 200 ein Ausgangsanschluß, an dem das digitale Ausgangssignal abnehmbar ist, ist.

Der Scrambler 130 und der Descrambler 180 bev/irken eine Codesymmetrierung, bei der die Wahrscheinlichkeiten von "1" und ¹¹O" über längere Zeit gleich sind. Der Scrambler und Descrambler sind/"IEEE Transactions on communications", August 1974, Seiten 1114 bis 1122 beschrieben.

Der Scrambler und/oder Descrambler macht es jedoch lediglich möglich, daß die Anzahl gleicher aufeinanderfolgender Bits oder Ziffern kleiner als ein vorbestimmter Wert ist. Die Länge einer Bitfolge aus gleichen Bits am Ausgang des Scramblers hängt daher von den Eingangsdaten ab, und der Scrambler kann nicht sicherstellen, daß die maximale Länge der Bitfolge aus gleichen Bits kleiner als der gewünschte Wert ist. Daher wird der Codeumsetzer 140 zwischengeschaltet, um sicherzustellen, daß die Länge der Bitfolge aus gleichen Bits einen vorbestimmten Wert nicht überschreitet, und um

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ein BSI-Signal (BSI = Bit Sequence Independence =bitfolgeunabhängig) zu bilden.

Ein bekannter Codeumsetzer 140 ist als Blockumsetzer ausgebildet, in dem ein Block aus einer Anzahl von m Bits in einen Block aus einer Anzahl von η Bits umgesetzt wird. So wird bei einer 3B4B-Codeumsetzung ein Block aus 3 Bits in einen Block aus 4 Bits umgesetzt, wobei nach einem typischen Umsetzalgorhythmus der Wert des vierten Bits so gewählt wird, daß die Anzahl der 1-Bits in jedem Block (aus 4 Bits) bei den Eingangszeichen von 001 bis 110 gleich 2 ist, das Eingangszeichen ¹¹OOO" in "0100" oder "1011" und das Eingangszeichen "111" in "0010" oder "1101" umcodiert wird. Danach besteht folgende Zuordnung zwischen den dreistelligen Eingangszeichen und den vierstelligen Ausgangszeichen:

Eingang Ausgang

000 20 001

010

011

100

101 25 110

111

Dieser mBnB-Code hat jedoch den Nachteil, daß die Anzahl der Übertragungsfehler durch die Codierung und Decodierung erhöht wird. Wenn z. B. das Eingangszeichen "001" nach obiger Tabelle in das Ausgangszeichen "0011" umgesetzt und über die Übertragungsleitung übertragen und hierbei das Zeichen "0011" in "0010" aufgrund eines Ubertragungsfehlers, z. B. durch Kauschen, verfälscht wird (das vierte Bit ist falsch), dann wird empfangsseitig das Zeichen "0010" nach obiger Tabelle als "111" decodiert. Das heißt, das ursprüngliche Zeichen "001" wird als "111" wiedergegeben. Wie man sieht,

0100 oder	1011
0011
0101
0110
1001
1010
1100
0100oder 1	101

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kann hierbei ein einziger Ubertragungsfehler die Verfälschung zweier Bits auf der Empfangsseite bewirken, d. h. daß bei der Übertragung die Anzahl der Fehler durch das Umcodieren erhöht wird. Eine derartige Erhöhung der Fehlerwahrscheinlichkeit ist natürlich licht erwünscht.

Ein anderes Blockumsetzverfahren ist das CMI-Verfahren (CMI = Coded Mark Inversion = codierte Bitumkehrung), das in der US-PS 4 189 621 beschrieben ist. Wenn bei dem CMI-Verfahren das Eingangszeichen "1" ist, ist das Ausgangszeichen "11" oder "00", das abwechselnd auftritt, und wenn das Eingangszeichen "0" ist, ist das Ausgangezeichen "10". Bei dem CMI-Verfahren ist die Länge der aus gleichen Bits bestehenden Bitfolge (aufeinanderfolgende Einsen oder Nullen) gleich drei.

Das CMI-Verfahren hat jedoch den Nachteil, daß die Impulsfolgefrequenz oder Übertragungsgeschwindigkeit des codierten Signals doppelt so hoch wie die des Eingangssignal ist, weil durch jedes Eingangsbit zwei Ausgangsbits erzeugt werden.

Andere Biockumsetzverfahren sind das DMI-Verfahren (DMI « Differential Mode Inversion) und das Dipulse-Verfahren.

Bei dem DMI-Verfahren wird durch jede eingangsseitige "1" eine Betriebsart-Umschaltung bewirkt, wobei in der ersten Betriebsart (mode) eine eingangsseitige "1" in "11" und eine eingangsseitige "0" in "01", dagegen in der zweiten Betriebsart eine eingangsseitige "1" in "00" und eine eingangsseitige "0" in "10" umgesetzt wird. Bei dem Dipulse-Verfahren wird jede eingangsseitige "1" in "10" und jede eingangsseitige "0" in "01" umgesetzt. Sowohl das DMI-als auch das Dipulse-Verfahren hat jedoch den Nachteil, daß die Ausgangs- oder Übertragungsfrequenz sehr viel höher als die des Eingangssignals ist, da bei jedem eingangsseitigen Bit die Anzahl der Impulse durch die Umsetzung erhöht wird. Da bei diesen Verfahren die Übertragungsgeschwindigkeit wesentlich höher als die Bitfolgefrequenz des Eingangssignals

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liegt, ist für die meisten Anwendungsfälle eine Übertragungsgeschwindigkeit der digitalen Übertragungseinrichtung erforderlich, die höher als 100 Megabits pro Sekunde liegt.

Sin anderes bekanntes Codeumsetzverfahren ist das Biteinfügungsverfahren, z. B. das mB1P - (m Bits und ein Paritätsbit) und das PMSI-Verfahren (PMSI = Periodic Mark Space Insertion = periodische Impuls-Pausen-Einfügung) .

Bei dem mB1P-Verfahren wird nach Jedem m-ten Bit des Eingangssignals (siehe Fig. 2) ein Ungeradzahligkeits-Paritätsbit P(o) eingefügt. Hierbei beträgt die Anzahl gleicher aufeinanderfolgender Bits maximal 2m, und diese Länge von 2m ist für eine Hochgeschwindigkeits-£atenübertragung nicht kurz genug.

Bei einem anderen bekannten Verfahren, dem PMSI-Verfahren, werden abwechselnd nach jedem m-ten Bit des Eingangssignals periodisch eine "1" und eine "0" eingefügt (siehe Fig. 3). Bei diesem Verfahren ist die maximale Anzahl aufeinanderfolgender gleicher Bits gleich 2m+1, was für eine Hochgeschwindigkeits-Datenübertragung ebenfalls nicht kurz genu£; ist. Ferner wird bei diesem Verfahren ein Linienspekurum im Signalspektrum erzeugt, weil periodisch eine "1" und eine "0" eingefügt werden, und dieses Linienspektrum bewirkt ein Zittern oder eine Synchronisationsstörung» so daß sich der Störabstand verringert.

Die bekannten Schaltungsanordnungen zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Bitfolge sind daher für moderne digitale Hochgeschwindigkeits-Dateiübertragungseinrichtungen mit Übertragungsgeschwindigkeitsn von mehr als 100 Megabit pro Sekunde und einer maximalen Anzahl von weniger als 12 gleichen aufeinanderfolgenden Bits ungeeignet.

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An eine Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Bitfolge werden wenigstens folgende Anforderungen gestellt:

1) Die maximale Anzahl gleicher aufeinanderfolgender Bits muß- gering, vorzugsweise kleiner als 12, sein.

2) Die Ausgangs- oder Übertragungsfreque'nz darf nicht wesentlich höher als die des Eingangssignals sein.

3) Die Bitumsetzgeschwindigkeit muß mehr als 100 Megabits pro Sekunde betragen. Trotz hoher Bitumsetzgeschwindigkeit muß die Umsetzschaltung einfach sein.

4) Die Fehlerwahrscheinlichkeit auf der Utertragungsstrecke darf durch die Codierung und Decodierung nicht erhöht werden.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der gattungsgemäßen Art anzugeben, bei der 1) die maximale Anzahl gleicher aufeinanderfolgender Bits hinreichend klein sein kann, 2) die Übertragungsbitfrequenz eines Signals nicht se stark erhöht wird, 3) der Codierschaltungsaufbau einfach ist und 4) die Übertragungsfehlerwahrscheinlichkeit durch die Decodierung nicht erhöht wird.

Gemäß der Erfindung ist diese Aufgabe gelöst durch eine Einrichtung zum Umwandeln der Übertragung!?bitfolgefrequenz eines Eingangssignals in das (m+1 )/m-fache' der des Eingangssignals, wobei m eine ganze Zahl ist, und eine Einrichtung zum Einfügen eines Bits in die Bitfolge nach jedem m-ten Bit in Form eines Komplements (einer Umkehrung) des k-ten Bits vor dem zusätzlich eingefügten Bit, wobei k eine ganze Zahl ist und die Bedingung 1<k<m erfüllt und die durch das zusätzliche Bit ergänzte Bitfolge das Ausgangssignal bildet.

Andere Lösungen sind in nebengeordneten Ansprüchen angegeben «,

Vorzugsweise ist k gleich 1 und m kleiner als 12, 5

Die Erfindung wird nachstehend anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild einer Übertragungseinrichtung, die eine Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Bitfolge aufweist,

Fig. 2 die Signalfolge in einer bekannten Schaltungsanordnung der gattungsgemäßen Art,

Fig. ; die 3ignalfolg© in einer anderen bekannten Schaltungsanordnung der gattungsgemäßen Art,

Fig. £- die Signalfolge in einer erfindungsgemäßen Schaltungsanordnung,

Fig. f> ein Blockschaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Schaltungsanordnung zur Ausbildung der Signalfolge nach Fig. 4,

Fig. h ein Blockschaltbild eines Synchronlsierers in einem Empfänger zum Decodieren des codierten Signals,
30

Fig. 7 eine Signalfolge zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 6,

Fig. 3 Kurven zur Yeranschaulichung der Wirkung der Erfindung,

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Fig. 9 ein Blockschaltbild eines zweiten Ausführungsbeispiels des Codierers einer erfindungsgemäßen Schaltungsanordnung,

Fig. 10 Signalfolgen während des Betriebs der Schaltung nach Fig. 9>

Fig. 11A ein Blockschaltbild des Frequenzteilers in der

Schaltung nach Fig. 9,
10

Fig. 11B eine Zeittabelle zur Erläuterung des Betriebs

der Schaltung nach Fig. 11A,

Fig. 12 Kurven zur Erläuterung der Wirkung der Erfindung, 15

Fig. 13 eine Kurve zur Erläuterung der Wirkung der Erfindung,

Fig. 14 ein Blockschaltbild eines dritten Ausführungsbeispiels eines erfindungsgemäßen Codierers,

Fig. 15 Signalfolgen zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 14,

Fig. 16 ein Blockschaltbild eines vierten Ausführungsbeispiels des erfindungsgemäßen Ccdierers,

Fig. 17 Signalfolgen zur Erläuterung der Wirkungsweise

der Schaltung nach Fig. 16 und 30

Fig. 18 ein Blockschaltbild des Frequenzteilers nach Fig. 17.

Fig. 4 dient der· Erläuterung des der Erfindung zugrundeliegenden Prinzips. Danach ist nach jedem m-ten Eingangsbit, wobei m eine ganze Zahl ist, eine Bißstelle vorgesehen, in der ein zusätzliches Bit eingefügt wird (siehe Fig. 4(a)),

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d. h. an dieser Stelle wird ein Impuls (χ) eingefügt, wie es in Fig. 4 (b) dargestellt ist. Dieser Einfügungsimpuls (x) wird in der Weise ausgebildet, daß seine Polarität das Komplement (die Umkehrung) des dem Einfügungsimpuls (χ) unmittelbar vorausgehenden Bits bzw. die Umkehrung der Polarität des dieses Bit darstellenden Impulses darstellt. Wie Fig. 4 (c) zeigt, stellt der Einfügungsimpuls (x) aine "1" dar, wenn das diesem Einfügungsimpuls vorausgehende Bit eine "0" ist (siehe x^, x~ und xj in Fig„ 4 (σ)) dagegen stellt der Einfügungsimpuls (x) eine "0" dar, wenn das unmittelbar vorausgehende Bit eine "1" ist (siehe χ ^ in Fig. 4(c)).

Bei dem Ausführungsbeispiel nach Fig. 4 ist die maximale Anzahl gleicher aufeinanderfolgender Bits m+1, was dann der Fall ist, wenn das Einfügungsbit (x) und die folgenden m Bits gleich sind. Das Verhältnis, in dem die Bitfolgefrequenz bei dem Ausführungsbeispiel nach Fig. 4 gegenüber der Eingangsfrequenz zunimmt, beträgt nur (m+i)/m, da m Singangsbits in eine Anzahl von m+1 Ausgangsbits umgesetzt werden. Ferner wird bei dem Ausführungsbeispiel nach Fig. 4 kein Linienspektrum erzeugt, weil der Einfügungsimpuls (x) nicht bei "0" oder "1" festliegt. Bei dem Ausführungsbeispiel nach Fig. 4 wird ferner auch die Ubertragungsfehlerwahrscheinlichkeit bei der Codierung und Decodierung nicht erhöht.

Fig. 5 stellt ein Blockschaltbild einer Schaltung zur Durchführung der Codeumsetzung nach Fig„ 4 dar. In Fig.

ist mit EINGANG ein erster Eingangsanschluß, dem ein Eingangssignal zugeführt wird, mit TAKT ein zweiter Eingangsanschluß, dem ein Taktsignal zugeführt wird, das die gleiche Folgefrequenz wie das Eingangssignal aufweist, mit AUSGANG ein Ausgangsanschluß, an dem ein codiertes digitales Ausgangssignal bzw. codierte Ausgangsdaten abnehmbar sind, mit 1 und 2 Ringzähler und mit 3 ein Speicher bezeichnet. Die Teile 1, 2 und 3, die durch

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eine gestrichelte Linie umrandet sind, bilden einen Bitfolgefrequenzwandler. Mit 4 ist ein Pha3envergleicher, mit 5 ein Inverter (auch NICHT-Glied oder Umkehrstufe genannt), mit 6 eine Impulseinfügungssteuerschaltung, mit 7 ein Oszillator, dessen Frequenz das (m+1)/m-fache der Frequenz des Taktsignals ist, mit 8 ein Frequenzteiler, der alle m+1 Impulse des Oszillators 7 einen Ausgangsimpuls erzeugt, mit 9 und 10 UND-Schaltungen und mit 11 eine ODER-Schaltung bezeichnet. 10

Die dem Eingangsanschluß EINGANG zugeführten Eingangsdaten werden durch die Taktimpulse am Eingangsanschluß TAKT in dem Speicher 3 zwischengespeichert. Die Adressen des Speichers 3, unter denen die Eingangsdaten gespeichert werden, werden durch den ersten Ringzähler 1 bestimmt. Der Oszillator erzeugt ein Signal mit einer Frequenz, die das (m+1)/mfache der Taktfrequenz am Anschluß TAKT ist, und führt dieses Signal dem zweiten Ringzähler 2 zu, um die Adresse des Speichers 3 beim Auslesen zu bestimmen. Die im Speicher 3 gespeicherten Daten werden daher in Übereinstimmung mit der Frequenz des Oszillators 7 ausgelesen, um die Bitfolgefrequenzumwandlung zu bewirken. Der Phasenvergleicher 4 vergleicht die Phasenlage der Taktimpulse mit der Phasenlage der Impulse des Oszillators 7 und erzeugt alle m+1 Impulse des Oszillatorausgangssignals ein IN-PHASE-Ausgangssignal. Andererseits erzeugt der Frequenzteiler 8 bei m+1 Oszillatorimpulsen den Ausgangsimpuls. Die Impulseinfügungssteuers chaltung 6 erzeugt einen Ausgangsimpuls, wenn der Phasenvergleicher 4 und der Frequenzteiler 8 beide einen Ausgangsimpuls erzeugen. Der Ausgangsimpuls der Impulseinfügungssteuerschaltung 6 bestimmt die Bitstelle, an der ein Einfügungsimpuls eingefügt wird. Der Ringzähler 1 bestimmt das m-te Bit im Speicher 3, das durch den Inverter 5 beim Auslesen aus dem Speicher 3 umgekehrt wird. Der Inverter 5 bildet daher das Komplement jedes m-ten Bits bzw. die Umkehrung des dieses Bit darstellenden Impulses. Die UND-Schaltung 9 bildet die UND-

Verknüpfung des Ausgangssignals des Inverters 5 mit dem Ausgangssignal der Impulseinfügungssteuerschaltung 6. Das Ausgangssignal der UND-Schaltung 9 wird in dem ursprünglichen Eingangssignal durch die ODER-Schaltung 11 eingefügt, der über die UND-Schaltung 10 m Bits mit der umgewandelten Übertragungsbitfolgefrequenz ((m+1)/m) und der nach jedem m-ten Bit einzufügende Impuls über die UND-Schaltung 9 zugeführt werden .Die ODER-Schaltung 11 führt dem Ausgangsanschluß AUSGANG die in Fig. 4 (c) dargestellte Impulsfolge zu.

Fig. 6 stellt ein Blockschaltbild einer Synchronisationsschal zung zum Decodieren des durch den Codierer nach Fig«. codierten Signals dar. In Fig. 6 ist mit 12 eine Verzögerungsschaltung, die eine Verzögerung um ein Bitintervall bewirkt, mit 13 ein als EXCLUSIV-QDER-Schaltung ausgebildeter Addierer, mit 14 eine Synchronisatiohsschaltung, mit EINGANG ein Eingangsanschluß und mit AUSGANG ein Ausgangsanschluß bezeichnet.

Fig. 7 veranschaulicht die Wirkungsweise der Schaltung nach ?ig. 6, wobei Fig. 7 (a) die Impulsfolge an der Stelle (A) der Fig. 6, Fig. 7 (b) die Impulsfolge an der Stella (B) der Fig. 6 und Fig. 7 (c) die Impulsfolge an der Stelle (C) der Fig. 6 zeigt. Da das Bit (x) das Komplement des diesem Bit unmittelbar vorangehenden Bits darstallt, erzeugt die EXCLUSIV-ODER-Schaltung 13, der die Eingangsdaten unmittelbar und das Ausgangssignal der VerzögerungsSchaltung 12 zugeführt werden, das Ausgangssignal "1" mit einer Periode, die gleich der des eingefügten Bits (x) ist, wie es in Fig. 7 (c) dargestellt ist. Die Impulsfolge nach Fig. 7 (c) stellt die Lage des eingefügten Impulses dar, was die Synchronisation eines Empfangssignals zwecks Decodierung erleichtert,

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Bei diesem Ausführungsbeispiel wird zwar das Komplement des der Einfügungsstelle oder dem Einfügungsbit unmittelbar vorausgehenden Bits als Einfügungsbit (x) benutzt, doch kann es sich bei dem Einfügungsbit (x) auch um das Komplement des k-ten Bits vor dem Einfügungsbit handeln (wobei k eine ganze Zahl und größer als 1, jedoch gleich oder kleiner als m ist). Wenn hierbei das Einfügungsbit (x) das Komplement des zweiten dem Einfügungsbit vorausgehenden Bits ist, ist die Anzahl aufeinanderfolgender gleicher Bits maximal gleich m+2. Wenn das Einfügungsbit dagegen das Komplement des drittletzten Bits vor dem Einfügungsbit ist, beträgt die Anzahl aufeinanderfolgender gleicher Bits maximal m+3i und wenn das Einfügungsbit das Komplement des viertletzten Bits vor dem Einfügungsbit ist, beträgt die Anzahl gleicher aufeinanderfolgender Bits maximal m+4. Da die Länge einer Impulsfolge aus gleichen Bits möglichst kurz sein soll, wird bevorzugt, als Einfügungsbit (x) das Komplement des unmittelbar vorausgehenden Bits zu wählen.

Fig. 8 stellt errechnete Kurven des Zusammenhangs zwischen dem Bitfrequenz-Zunahmeverhältnis (auf der horizontalen Achse) und der maximalen Anzahl gleicher aufeinanderfolgender Bits (auf der vertikalen Achse) dar. Die maximale Anzahl gleicher aufeinanderfolgender Bits sollte jedoch bei jedem Bitfrequenz-Zunahmeverhältnis möglichst klein sein. Die Kurve (1) gilt für die bekannte Anordnung nach Fig. 2, die Kurve (2) für die bekannte Anordnung nach Fig. 3 und die Kurve (3) für die erfindungsgemäße An-Ordnung nach den Fig. 4 bis 7. Wie diesen Kurven zu entnehmen ist, liegt die maximale Anzahl gleicher aufeinanderfolgender Bits bei der erfindungsgemäßen Anordnung für alle Bitfrequenz-Zunahmeverhältnisse unter denen der bekannten Anordnungen.

Durch die Erfindung ergeben sich mithin folgende Vorteiles

1) Die maximale Anzahl gleicher aufeinanderfolgender Bits ist lediglich m+1, wenn nach jedem m-ten Bit ein Einfügungsimpuls eingefügt wird. Der Wert m+1 ist wesentlich kleiner als bei den bekannten Anordnungen. Mit an-: deren Worten, das Bitfrequenz-Zunahmeverhältnis bei Bildung der gewünschten maximalen Anzahl gleicher aufeinanderfolgender Bits ist kleiner als bei den bekannten Anordnungen. Durch die Erfindung ist daher eine digitale Übertragung mit hoher Bitfrequenz möglich. Durch die Erfindung wird daher der Aufbau eines Zwischenverstärkers (einer Relaisstation) und/oder einer Anschlußeinrichtung vereinfacht.

'.') Der Aufbau eine« Codierer^ und/oder Decodierers nach Fi{% 5 und Fig. 6 ist einfacher als der eines bekannten Geräts.

3) Durch entsprechende Wahl des Wertes von m läßt sich jedes gewünschte Bitfrequenz-Zunahmeverhältnis erzielen.

4) Es tritt keine statische Synchronisationsstörung oder BiLdinstabilität (Bildflackern) auf, da nicht jedesmal da-i gleiche Bit eingefügt wird.

5) Durch das Codieren und/oder Decodieren wird die Fehlerwa-irscheinlichkeit nicht erhöht.

Fig. 9 stellt das Blockschaltbild eines anderen Codierers zur Verwirklichung des Prinzips nach Fig. 4 dar, bei dem das Komplement des der Einfügungsstelle unmittelbar vorausgehenden Impulses nach jedem zehnten Eingangsimpuls (m=10) eingefügt wird, so daß das Bitfrequenz-Zunahmeverhältnis (m+1)/m gleich 11/10 ist. In Fig. 9 ist mit 21 ein erster Eingangsanschluß für Eingangsdaten, mit 22 ein zweiter

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Eingangsanschluß für Taktimpulse, mit 23 ein Ausgangsanschluß zur Abnahme codierter Ausgangsdaten, mit 24 ein nur eine Bitstelle aufweisendes Schieberegister oder ein Flipflop, mit 25 ein die Folgefrequenz der Eingangsimpulse durch (m+1) dividierender Frequenzteiler, mit 26 eine UND-Schaltung zur Bildung eines Rücksetzimpulses, mit 27 eine UND-Schaltung zur Bildung eines Setzimpulses, mit 28 eine Torschaltung für ien Abgleich der Phasenlage eines Signals, mit 29 und 30 jeweils ein Schieberegister mit jeweils zwei Bitstellen, mit 31 ein Flipflop zum Einfügen eines Komplement-Zeichens und mit 32, 33 und 34 jeweils eine Torschaltung bezeichnet. In der Schaltung nach Fig. 9 werden D-Flipflops vom Master-Slave-Typ verwendet.

In diesem Falle enthält das Eingangssignal, das dem Eingangsanschluß 21 zugeführt wird, alle m+1 Bits ein Pseudobit, und die Blocksynchronisation wird in der Weise bewirkt, daß das Pseudobit durch einen Komplement-Impuls ersetzt wird. Mit anderen Worten, die Bitfrequenz eines dem ersten Eingangsanschluß zugeführten Eingangssignals ist bereits in einer vorausgehenden (nicht dargestellten) Stufe erhöht worden, und die Schaltung nach Fig. 9 wird anfänglich, bevor ihr ein Eingangssignal und ein Taktsignal zugeführt werden, durch Löschen aller Flipflops normalisiert.

Die Wirkungsweise der Schaltung nach Fig. 9 ergibt sich aus Fig. 10. Das dein Eingangsanschluli 21 zugeführte Eingangssignal ist in Fig. 10 (a) und das dem Anschluß 22 zugeführte Taktsignal in Fig. 10 (b) dargestellt. Die Ziffern (1), (2), (3) usw. im obersten Teil der Fig. 10 bezeichnen die Reihenfolge der Eingangsdaten. Das Flipflop 24 erzeugt zwei Ausgangssignale GL und GL , die jeweils in Fig. 10 (c) und Fig. 10 (d) dargestellt sind. Die Ausgangssignale des Flipflop 24 sind mit dem Taktpuls nach Fig. 10 (b) synchronisiert. Der Frequenzteiler 25 erzeugt den

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in der Frequenz untersetzten Impuls C_M nach Fig. 10 (e). Die Impulsfolge C_M hat die Periode (m+1)*T₀, wobei T_Q die Periode der Taktimpulsfolge (des Taktpulses) ist, und m ist eine ganze Zahl, die die Einfügungsperiode eines Einfügun^simpulses bestimmt. Die UND-Schaltungen 26 und 27 erzeugen einen Rücksetzimpuls R^ und einen Setzimpuls S^, indem sie die logische Verknüpfung des Impulses C_M mit den Ausgaiigssignalen GL und GL bewirken, wie es in Fig. 10 (f) und 10 (g) dargestellt ist. Das heißt, wenn das m-te Bit der Eingangsdaten eine "1" ist, wird ein Rücksetzimpuls R., erzeugt, und wenn das m-te Bit der Eingangsdaten eine "0" i.3t, wird ein Setzimpuls S₁ erzeugt. Der Setzimpuls S₁ und der Rücksetzimpuls R^ werden um zwei Bitstellen in de α Schieberegistern 29 und 30 verzögert, die jeweils die verzögerten Impulse S₂ und Rp erzeugen, um diesen Setzimpuls oder Rücksetzimpuls in der (m+i)~ten Bitstelle einzufügan. Das Ausgangssignal des Schieberegisters 30 ist in Fig. 10 (h) dargestellt. Das Flipflop 31, dem die Eingangsdaten über die UND-Schaltung 28, welche die Verzögerungszeit in den Schieberegistern 29 und 30 kompensiert, zugeführt werden, erzeugt dann den in Fig. 10 (i) dargestellten Ausgaagspuls, in-^dem jedes (m+1)-te Bit durch die Ausgangsimpulse der UND-Schaltungen 27 oder 26 gesetzt oder zurückgesetzt wird.

Die Schaltung nach Fig. 9 begrenzt die maximale Anzahl gleicher aufeinanderfolgender Bits auf m+1 Bits.

Bei dem Ausführungsbeispiel nach Fig. 9 wird das Komplement jedes m-ten Bits in der (m+1)-ten Bitstelle eingefügt. Wenn das Flipflop 24 durch ein Schieberegister mit k Bitstellen (k=2, 3, ..., m) ersetzt wird und die Schieberegister 29 und 30 k+1 Bitstellen aufweisen, kann das Komplement des Bits der (k-1)-ten vorausgehenden Bitstelle in der (m+1)-ten Bitstelle eingefügt werden.

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Fig. 11A stellt ein Blockschaltbild des Teilers 25 nach Fig. 9 dar. In diesem Falle erzeugt der Teiler ein Ausgangssignal mit 1/11 (m=10) der Frequenz des Eingangssignals, wobei mit Q₁ bis Qg Flipflops bzw. deren Ausgänge, mit A₁ bis A₇ UND-Schaltungen, mit I₁ und I2 Inverter und mit F ein Flipflop bezeichnet sind. Die Frequenz des dem Eingangsanschluß TAKT zugeführten Taktsignals wird durch 11 dividiert, und das Ausgangssignal erscheint am Anschluß AUSGANG. 10

Fig. 11B veranschaulicht die Wirkungsweise der Schaltung nach Fig. 11A anhand einer Tabelle, in der die Ausgangssignale der Flipflops Q₁ bis Qg und das am Ausgangsanschluß AUSGANG auftretende Ausgangssignal für jeden Takt dargestellt sind.

Fig. 12 zeigt berechnete Kurven des Leistungsspektrums für jeden Wert von m, wobei auf der horizontalen Achse eine normierte Frequenz, d. h. der Quotient aus Eingangsimpulsfolgefrequenz und Taktimpulsfolgefrequenz, und auf der vertikalen Achse das normierte Leistungsspektrum aufgetragen ist.

Fig. 13 veranschaulicht die Wirksamkeit der Erfindung anhand einer experimentell ermittelten Kurve der zulässigen Nachbarsymbolstörung (Prozent) in Abhängigkeit von der maximalen Anzahl gleicher aufeinanderfolgeader Bits in einem optischen Zwischenverstärker für 400 Megahertz. Die Kurve nach Fig. 13 ergibt sich durch Einführung einer äußeren Störung bei jeder maximalen Anzahl gleicher aufeinanderfolgender Bits, so daß sich eine Fehlerrate von _Q

10 ^ ergibt, und Messung dieser äußeren Störung bei dieser Fehlerrate. Wenn keine Anordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits vorgesehen ist, tritt häufig eine Bitfolge aus mehr als 24 gleichen Bits auf. Wenn diese Bitfolge durch Anwendung der erfindungsgemäßen Anordnung auf 10 Bits begrenzt wird, nimmt die zulässige

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Nachbarsymbolstörung um 4 % zu, Die bevorzugte Nachbarsymbolstörung beträgt bei einem optischen Verstärker im Hinblxck auf Synchronisationsstörungen (Bildflackern) und/oder Schwankungen des Erkennungspegels 2,5 %. Durch die Erfindung ergibt sich daher aufgrund der Beschränkung der maximalen Anzahl gleicher aufeinanderfolgender Bits eine hinreichende Verbesserung des Nachbarsymbolstörabstands und ein stabiler Betrieb eines optischen Verstärkers bei einer digitalen Nachrichtenübertragung mit hoher Bitfolgefrequenz.

Fig. 14 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels der Erfindung, bei dem ein Komplement-Impuls des unmittelbar vorausgehenden Bits nach jedem zehnten Eingangsbit (m=10) eingefügt wird. Das Bitfrequenz-Zunahmeverhältnis beträgt 11/10. In dieser Figur bezeichnet 51 einen ersten Signaleingangsanschluß, 52 einen zweiten Takteingangsanschluß, 53 einen Signalausgangsanschluß, 54 ein Schieberegister mit zwei Bitstellen, 55 einen Frequenzteiler, der die Eingangstaktfrequenz durch m+1 dividiert, 56 einen Stellenindikator zum Anzeigen der Bitstelle, an der ein Komplement-Impuls eingefügt wird, 57 einen Komplement-Impulsgenerator, 58 eine EXCLUSIV-ODER-Schaltung, 59 eine Komplement-Impulseinfügungsschaltung, 60 eine Verzögerungsschaltung, 61 ein Flipflop, 62 und 63 Torschaltungen, 64 eine UND-Schaltung und 65 ein Flipflop. Die Schaltung nach Fig. 14 fügt nach jeweils Bits (m=10) einen Komplement-Impuls ein, so daß der eingefügte Impuls das Komplement (die Umkehrung) eines unmittelbar vorhergehenden Impulses ist.

Es sei wieder vorausgesetzt, daß das dem Anschluß 51 zugeführte Eingangssignal bereits eine erhöhte Bitfrequenz aufweist und zwar dadurch, daß nach jedem zehnten Bit ein Pseudobit eingefügt worden ist, und daß eine Blocksynchronisaticn bewirkt wird, d. h. daß die Schaltung normalisiert wird, bevor ein Eingangssignal und ein Taktsignal der

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Schaltung zugeführt werden. Das Pseudobit kann entweder eine "1" oder eine "0" sein und wird durch das Komplement eines der Pseudobitstelle unmittelbar vorausgehenden Bits ersetzt.

Dem Eingangsanschluß 51 werden das in Fig. 15 (a) dargestellte Eingangssignal und dem Eingangsanschluß 52 das in Fig. 15 (b) dargestellte Taktsignal zugeführt. Das Schieberegister 54 bewirkt eine Verschiebung des Eingangssignals um 2 Bits bzw. Bitstellen und erzeugt das in Fig. 15 (c) dargestellte Ausgangssignal Q₁, das in Fig. 15 (d) dargestellte Ausgangssignal U₁, das in Fig. 15 (e) dargestellte Ausgangssignal Qp und das in Fig. 15 (f) dargestellte Ausgangssignal Qp. Der Stellenindikator 56 synchronisiert die Ausgangs signale Q",. und Q~₂ mit dem Ausgangsimpuls C₁ (Fig.

15 (g)) der UND-Schaltung 64, die den durch den Frequenzteiler in der Frequenz um 1/(m+1) untersetzten Puls erzeugt, wobei m gleich 10 ist. Der Komplement-Impulsgenerator 57 bewirkt eine logische Verknüpfung des ihm über das Flipflop 61 zugeführten Impulssignals C₁ mit den ihm über die Schaltung 56 zugeführten Signalen (L und GL. Die AusgangsSignale Q^ und Q¹2 der Schaltung 57 enthalten in jedem der Dauer von m+1 Taktimpulsen entsprechenden Zeitabschnitt nur einen einzigen aktiven Impuls, wie es in Fig. 15 (h) und Fig. 15 (i) dargestellt ist. Die EXCLUSIV-ODER-Schaltung 58 bewirkt eine EXCLUSIV-ODER-Verknüpfung der Signale Q^ und Q'p, wobei sie immer dann ein Ausgangssignal Q„_x = "0" erzeugt, wenn das m-te Bit gleich dem (m+1)-ten Bit (d. h. beide Bits "0" oder beide Bits "1") sind, und immer dann ein Ausgangssignal Qg_x = "1" erzeugt, wenn das m-te Bit und das(m+1)-te Bit verschieden sind, wie es in Fig. 15 (j) dargestellt ist. Das Signal Q_EX schaltet die Ausgangssignale Q₂ und Q₂ in der Komplement-Impulseinfügungsschaltung 59 durch, die drei UND-Schaltungen 59a, 59b und 59c sowie drei ODER-Schaltungen 59d, 59e und 59f aufweist, um das entsprechende Vorzeichen des Impulses in der (m+1)-ten Bitstelle zu wählen.

V32U15Q

Die UND-Schaltung 59a läßt das Signal Q, bei dem es sich um das verzögerte Signal Qp handelt, so wie es ist, während des ersten bis m-ten Taktes durch, in denen C₁ = "0" und Qg_x = «0" ist, wie es in Fig. 15 (l) dargestellt ist. Im (m+1)-ten Takt, in dem C₁ = "1" ist, läßt die UND-Schaltung 59b des Signal Q durch, wenn Qg_x = "1" ist, und die UND-Schaltung 59c läßt das Signal Φ durch, bei dem es sich um das verzögerte Signal Q₂ handelt, wenn Qg_x = "0" ist, wie et jeweils in den Fig. 15 (m) und 15 (n) dargestellt ist. Die Ausgangssignale Qq₁, Q_d2 und Qj., der UND-Schaltungen 5Sa, 59b und 59c werden durch die ODER-Schaltungen 59d, 59e und 59f verknüpft, und dann wird das verknüpfte Signal durch das Flipflop 65 einer Impulsformung unterzogen, um das Ausgangssignal zu bilden, wie es in Fig. 15 (o) dargestellt ist. Das Vorzeichen bzw. der Binärwert eines einzufügenden Impulses ergibt sich daher durch die nachstehende Gleichung:

QAC₂ ν QAC₂ ν QlC₂
20

Die Verzögerungsschaltung 60 nach Fig. 14 verzögert die Ausgangssignale Q₂ und Q₂ der Schaltung 54 um die Betriebszeit bzw. Laufzeit der Schaltungen 57, 58, 61 und

64.
25

Die Schaltung nach Fig. 14 begrenzt daher die Anzahl gleicher aufeinanderfolgender Bits auf maximal m+1.

Wird anstelle zweier Schieberegister eine Anzahl von k Schieberegistern 54 verwendet, dann kann das (m+1)-te Bit das Komplement des (k-1)-ten vorausgehenden Bits sein (mit k=2, 3, 4, ...).

Fig. 16 stellt ein Blockschaltbild eines weiteren Ausführungsbeispiels der Erfindung dar. Bei diesem Ausführungsbeispiel wird nach jedem vierten Bit (m=4) das Komplement des der Einfügungsstelle unmittelbar vorausgehenden Bits

(also des vierten Bits) in die Bitfolge eingefügt, so daß das Bitfrequenz-Zunahmeverhältnis 5/4 beträgt. In dieser Figur bezeichnet 101 einen ersten Signaleingangsanschluß, 102 einen zweiten Takteingangsanschluß, 103 einen Serien-Parallel-Umsetzer, 104 einen Komplement-Generator, 105 eine Torschaltung zum Abgleichen der Signalphasenlage, 106 eiry Parallel-Serien-Umsetzer, 107 einen Ausgangsanschluß und 108 einen Frequenzteiler zum Betätigen des Serien-Parallel-Umsetzers und des. Parallel-Serien-Umsetzers. Die dargestellten Flipflops sind D-Flipflops vom Master-Slave-Typ.

Das dem Eingangsanschluß 101 zugeführte Eingangssignal enthalte alle fünf Bits ein Pseudobit, und außerdem werde eine Blocksynchronisation bewirkt, d. h. daß die Schaltung normalisiert wird, bevor ihr ein Eingangssignal und ein Taktsignal zugeführt wird. Das Pseudobit wird in dieser Schaltung durch das Komplement des dem Pseudobit unmittelbar vorausgehenden Bits ersetzt.

Dem Eingangsanschluß 101 werde das in Fig. 17 (a) dargestellte Eingangssignal und dem Takteingangsanschluß 102 das in Fig. 17 (b) dargestellte Taktsignal zugeführt. Die Flipflops 103a bis 103e erzeugen dann die in den Flg. 17 (c) bis 17 (g) dargestellten Ausgangssignale Q'^ bis Q'c, so daß diese Signale Q¹^ bis Q'c aufeinanderfolgend alle um eine Bitstelle relativ zueinander verzögert sind. Ferner sind diese Signale Q'^ bis Q'c mit dem Ausgangssignal TAKTp des Frequenzteilers 108 synchronisiert. Der Frequenzteiler 108 erzeugt alle fünf Taktimpulse einen Ausgangsimpuls.

Die synchronisierten Ausgangssignale Q,. bis Q₁- der Flipflops 103f bis 1033 sind daher in den Fig. 17 (i) bis 17 (m) in paralleler Form dargestellt. Eine EXCLUSIV-ODER-Schaltung 104a im Komplement-Generator 104 bewirkt eine EXCLUSIV-ODER-Verknüpfung der Signale Q^ und Q₅ und erzeugt das in Fig. 17 (n) dargestellte Ausgangssignal Qg_x. Die UND-Schaltungen 104b und 104c und die ODER-Schaltung 104d erzeugen

U150

das in Fig. 17 (o) dargestellte Ausgangs signal Q",- in der Weise, daß Q"₅ = Q₅ ist, wenn Qg_x = "1" ist, und das Q"c gleich dem Komplement von Q,- ist, wenn Qg_x = "O" ist. Die UDID-Schaltungen 1O6a bis 106e erhalten den in Fig. 17 (p) dargestellten Taktimpuls TAKT₃. Die Impulsbreite dieses Signals TAKT·* ist die gleiche wie die des ursprünglichen Eingangssignal, und die Frequenz dieses Signals TAKT, ist das 1/(m+1)-fache der Frequenz des Taktsignals. Diese UND-Schaltungen 106a bis 1O6e bewirken daher eine Begrenzung der Impulsbreite der Signale Q"c» Q4» Q3» Q₂ und °-| · Die Ausgangssignale der UND-Schaltungen 106a bis 106e werden den Flipflops 106a bis 106j zur Parallel-Serien-Umsetzung zugeführt. Die Ausgangs signale Q₃,-, Q_sZf, Q_S3» Q_s2 und Q^ dieser Flipflops sind in den Fig. 17 (q) bis 17 (u) dargestellt. Beim letzten Ausgangssignal Q_1 des Flipflop 106j wird in jeder fünften Bitstelle ein Pseudobit durch das Komplement jedes vierten Bits ersetzt, wie es in Fig. 17 (u) dargestellt ist, und dieses Signal Q₃₁ wird dann dem Ausgangsanschluß 107 als Ausgangssignal zugeführt.

In der Schaltung nach Fig. 16 ist die Anzahl aufeinanderfolgender gleicher Bits daher gleich oder kleiner als 5 (m=4).
25

Fig. 18 zeigt ein Blockschaltbild eines durch fünf dividierenden Frequenzteilers 108 mit drei Flipflops 108a bis 108c und einer UND-Schaltung 108d.

Bei den angegebenen Ausführungsbeispielen können die Schaltungen als integrierte Schaltungen mittels im Handel erhältlicher Bauelemente aufgebaut werden. So können die von der Nippon Electric Company, Ltd. (NEC) in Japan hergestellten Zweifach-ODER /NOR-Torschaltungen mit vier

Eingängen vom TypyuPB 661B, Vierfach-NOR-Torschaltungen mit zwei Eingängen vom Typ /uPB 662B und Master-Slave-D-Flipflops vom TypyuPB 636B verwendet werden.

Claims

Patentansprüche

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Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung, mit einem Eingangsanschluß, dem die Bitfolge als Eingangssignal zugeführt wird, und mit einem Ausgangsanschluß, an dem ein codiertes Ausgangssignal abnehmbar ist, gekennzeichnet durch eine Einrichtung zum Umwandeln der Übertragungsbitfolgefrequenz eines Eingangssignals in das (m+1)/m-fache der des Eingangssignals, wobei m eine ganze Zahl ist, und eine Einrichtung zum Einfügen eines Bits in die Bitfolge nach jedem m-ten Bit in Form eines Komplements (einer Umkehrung) des k-ten Bits vor dem zusätzlich eingefügten Bit, wobei k eine ganze Zahl ist und die Bedingung 1<k<m erfüllt und die durch das zusätzliche Bit ergänzte Bitfolge das Ausgangssignal bildet.

20 25

Anordnung nach dem Oberbegriff des Anspruchs 1, dadurch gekennzeichnet, daß dem ersten Eingangsanschluß ein Eingangssignal zuführbar ist, das alle m Bits ein Pseudozeichen aufweist, wobei m eine ganze Zahl

ist,

daß ein zweiter Eingangsanschluß vorgesehen ist, dem ein Taktsignal mit der gleichen Bitfolgefrequenz wie der des Eingangssignals zuführbar ist, daß eine Schieberegistereinrichtung zum Verschieben eines Eingangssignals um k Bitstellen vorgesehen ist,

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-z-

um Ausgangssignale Q und Q zu bilden, wobei k eine ganze Zahl und Q das Komplement von Q ist, daß ein Frequenzteiler zum Erzeugen eines Impulses C_M mit dem (m+1)-fachen der Periodendauer des Taktsignals vorgesehen ist,

daß eine UND-Schaltung zur Bildung von AusgangsSignalen S₁ und R₁ aus dem Ausgangssignal des Frequenzteilers und den AusgangsSignalen der Schieberegistereinrichtung derart, daß die Bedingungen S₁=QCj₁J und R₁=QCJy₁ erfüllt sind, vorgesehen ist,

daß eine Schiebeeinrichtung zum Verschieben der Ausgangssignale S₁ und R₁ der UND-Schaltung um k+1 Bitstellen zur Bildung von Ausgangssignalen S2 und R₂ jeweils aus den Eingangssignalen S₁ und R₁ vorgesehen ist und daß ein Flipflöp vorgesehen ist, das in Abhängigkeit von dem Ausgangssignal Q umgeschaltet, durch das Signal Sp gesetzt und durch das Signal R₂ zurückgesetzt wird, um dem Ausgangsanschluß ein Ausgangssignal zuzuführen, so daß in der Pseudobitstelle des Eingangssignal das Komplement des um k Bitstellen vor der Pseudobitstelle liegenden Bits eingefügt wird.

3. Anordnung nach dem Oberbegriff des Anspruchs 1, dadurch gekennzeichnet,

daß dem ersten Eingangsanschluß ein Eingangssignal zuführbar ist, das alle m Bits ein Pseudozeichen aufweist, wobei m eine ganze Zahl ist,

daß ein zweiter Eingangsanschluß vorgesehen ist, dem ein Taktsignal mit der gleichen Bitfolgefrequenz wie der des Eingangssignals zuführbar ist,

daß eine Schieberegistereinrichtung zum Verzögern eines Eingangssignals um k+1 Bitstellen vorgesehen ist, um ein Ausgangssignal Q₂ und ein Ausgangssignal Q₁, das um k Bits vor Q₂ liegt, zu bilden,

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daß ein Frequenzteiler zum Erzeugen eines Ausgangsiiiroulses C₁ mit dem (k+1)-fachen der Periodendauer des Taktsignals vorgesehen ist,

daß cine EXCLUSIV-ODER-Schaltung zur Bildung eines Ausgeagssigaals A, das eine EXCLUSIV-ODER-VerknÜOfung von Cp und I^ im Takt des Ausgangsinroulses C^ des Freqvanzteilers darstellt, vorgesehen ist, daß eine Verzögerungseinrichtung zum Verzögern eines Ausgengssi/nials der Schieberegistereinrichtung zur Bildung eines Ausgangssignals Q vorgesehen ist und

daß eine Loo-ikeinrichtung zur Bildung eines Signals, das cie Bedingung

QAC₂ V QAC₂ V QAC₂

erfüllt, so daß das Konrolement des Bits aus der k-ten vorai" sgehenden Bitstelle nach jeder m-ten Bitstelle des I ingan'-s signals eingefügt wird, um das Ausgangssignfl an c3em Ausgangsanschluß zu bilden, vorgesehen ist.

4.Anorc nuno; nach dem Oberbegriff des Anspruchs 1. dadurch gekernzeichnet, daß dem orsten Eingangsanschluß ein Einsc ngssirmal zuführbar ist, das alle iu Bits ein Pseuf ozeichen aufweist, viobei m eine ganze Zahl ist,

daß 'in zweiter Eingangsanschluß vorgesehen ist, dem ein taktsignal mit der gleichen Bitfolgefrequenz wie der res Eingangssignals zuführbar ist, daß pin Serien-Parallel-Umsetzer zum Umsetzen eines Serif?nsignals am ersten Eingangsanschluß in ein paralleles Signfl vorgesehen ist,

daß '?in Konrolementgenerator mit. einer EXCLUSIV-ODER-Scha'.tung zur Bildung einer EXCLUSIV-ODER-Verknüpfung des η-ten Ausgangssignals des Serien-Parallel-Umsetzers mit <iem k-t;^n Ausgangnsignai dos Serien-Parall pI -Umsetz^rs vorgesehen ist, wobei m und k ganze Zahlen Rind und die Bedingung 1<k<m-1 erfüllen, daß oine logische

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Schaltung zum Durchschalten des m-ten Ausgangs signals
des Serien-Parallel-Umsetzers in Abhängigkeit vom Ausgangssignal Qg_x der EXCLUSIV-ODER-Schaltung vorgesehen ist und
daß ein Parallel-Serien-Umsetzer vorgesehen ist, dem

das erste bis m-te Ausgangssignal des Serien-Parallel-Umsetzers und das Ausgangssignal der logischen Schaltung zuführbar ist, um diese Eingangssignale als das Ausgangssignal am Ausgangsanschluß in Serienform umzusetzen.
10

5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß k gleich 1 ist.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß m kleiner als 12 ist.