JPS58114542A - 符号変換回路 - Google Patents
符号変換回路Info
- Publication number
- JPS58114542A JPS58114542A JP56209993A JP20999381A JPS58114542A JP S58114542 A JPS58114542 A JP S58114542A JP 56209993 A JP56209993 A JP 56209993A JP 20999381 A JP20999381 A JP 20999381A JP S58114542 A JPS58114542 A JP S58114542A
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- JP
- Japan
- Prior art keywords
- pulse
- bit
- output
- code
- clock
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、高速２値ディジタル伝送方式に用いる符号変
換回路に関するものである。
換回路に関するものである。
（背景技術）
従来、高速２値ディジタル伝送方式においては第１図（
Ａ）に示すように、スクランブラのみからなる符号変換
装置が用いられることが多い。この装置を用いた場合、
ディジタル信号系列のマーク率を７に収束させ、ランダ
ム化することにより定常的な伝送特性の確保、ジッタ抑
圧等が確率的に行われる。しかし信号パターンによって
は、長い同符号連続が生じる可能性があり、符号量干渉
の増加、タイミング抽出不能等、伝送品質の劣化を生み
出す欠点を持っている。
Ａ）に示すように、スクランブラのみからなる符号変換
装置が用いられることが多い。この装置を用いた場合、
ディジタル信号系列のマーク率を７に収束させ、ランダ
ム化することにより定常的な伝送特性の確保、ジッタ抑
圧等が確率的に行われる。しかし信号パターンによって
は、長い同符号連続が生じる可能性があり、符号量干渉
の増加、タイミング抽出不能等、伝送品質の劣化を生み
出す欠点を持っている。
また第１図（Ｂ）に示すように、スクランブラと共に２
値ｍビットなｎ（一般にｎ＝ｍ−４−１）ビットに符号
変換する装置を用いることもある。この場合、最悪同符
号連続数を決定できるが、一般に伝送路上昇率（伝送速
度の上昇率）が太きすぎ、さらに符号変換回路の構成が
非常に複雑なものになり、高速ディジタル伝送方式には
不適である。第１図（Ｃ）にｍ＝３とした場合の符号変
換回路のブロック図を示す。この回路では、ゲート数１
２０個、フリップフロラ１２０個程度が必要となる。
値ｍビットなｎ（一般にｎ＝ｍ−４−１）ビットに符号
変換する装置を用いることもある。この場合、最悪同符
号連続数を決定できるが、一般に伝送路上昇率（伝送速
度の上昇率）が太きすぎ、さらに符号変換回路の構成が
非常に複雑なものになり、高速ディジタル伝送方式には
不適である。第１図（Ｃ）にｍ＝３とした場合の符号変
換回路のブロック図を示す。この回路では、ゲート数１
２０個、フリップフロラ１２０個程度が必要となる。
（発明の課題）
本発明は従来の技術の上記欠点を改善して、符号量干渉
の低減及び確実なタイミング抽出を図ることによりディ
ジタル伝送方式の信頼性を高めることを目的とし、２電
信号系列のｍビット目（ｍは自然数）にそのパルスの直
前あるいは数ビツト前の補符号を挿入して同符号連続を
抑圧するもので、その特徴は、入力データをうけ入れる
入力端子と、入力端子の２電信号系列なにピッ）（ｋは
自然数）シフトし、その出力Ｑ及びその補出力Ｑを与え
る手段と、パルス間隔Ｔ。のクロックパルスを↓（ｍは
２以上の整数）に分周してパルス幅Ｔ。
の低減及び確実なタイミング抽出を図ることによりディ
ジタル伝送方式の信頼性を高めることを目的とし、２電
信号系列のｍビット目（ｍは自然数）にそのパルスの直
前あるいは数ビツト前の補符号を挿入して同符号連続を
抑圧するもので、その特徴は、入力データをうけ入れる
入力端子と、入力端子の２電信号系列なにピッ）（ｋは
自然数）シフトし、その出力Ｑ及びその補出力Ｑを与え
る手段と、パルス間隔Ｔ。のクロックパルスを↓（ｍは
２以上の整数）に分周してパルス幅Ｔ。
のパルス（ＣＭ） ｋ ｍＴ。毎に与える分周回路と、
分周回路の出力と前記Ｑ及びＱとの論理積（Ｓ、 ＝
ＱＣＭ。
分周回路の出力と前記Ｑ及びＱとの論理積（Ｓ、 ＝
ＱＣＭ。
”＋ ”” Ｑ ＣＭ ）を与える手段と、該論理積手
段の出力（Ｓｌ、］’（、、）をに＋１ビツトだけシフ
トするシフト手段と、補符号挿入の為のフリップフロッ
プとを有し、該フリップフロップは前記ＱＫ従ってオン
／オンするとともに前記Ｓ、がシフトされたパルスＳ２
によりセントされ前記Ｒ１がシフトされたパルスＲ２に
よりリセットされ、該フリップフロツノの出力に接続さ
れる出力端子とを有し、入力２値信号系列のｍビット毎
にそのにビット前のパルスの補符号を挿入して同符号連
続を抑圧するごとき符号変換回路にある。
段の出力（Ｓｌ、］’（、、）をに＋１ビツトだけシフ
トするシフト手段と、補符号挿入の為のフリップフロッ
プとを有し、該フリップフロップは前記ＱＫ従ってオン
／オンするとともに前記Ｓ、がシフトされたパルスＳ２
によりセントされ前記Ｒ１がシフトされたパルスＲ２に
よりリセットされ、該フリップフロツノの出力に接続さ
れる出力端子とを有し、入力２値信号系列のｍビット毎
にそのにビット前のパルスの補符号を挿入して同符号連
続を抑圧するごとき符号変換回路にある。
（発明の構成及び作用）
第２図は本発明の回路であり、１は２仏僧号入力端子、
２はクロック入力端子、３は符号変換された信号の出力
端子である。また４は１ビツトシフトレジスタ、５はｌ
／ｍ分周回路、６はリセットパルス発生部、７はセット
パルス発生部、８は位相調整用ゲート回路、９，１０は
２ビツトシフトレジスク、１１は補符号挿入部を示して
いる。この回路の動作を第３図に示すタイムチャートに
従い説明する。なお、使用したフリップフロップは、Ｄ
−ＴＹＰＥ ＭＡＳＴＥＲ−８ＬＡＶＥとする。
２はクロック入力端子、３は符号変換された信号の出力
端子である。また４は１ビツトシフトレジスタ、５はｌ
／ｍ分周回路、６はリセットパルス発生部、７はセット
パルス発生部、８は位相調整用ゲート回路、９，１０は
２ビツトシフトレジスク、１１は補符号挿入部を示して
いる。この回路の動作を第３図に示すタイムチャートに
従い説明する。なお、使用したフリップフロップは、Ｄ
−ＴＹＰＥ ＭＡＳＴＥＲ−８ＬＡＶＥとする。
今、第３図（ａ）に示す２電信号が入力されたとする。
この信号系列は４により、Ｑ、、Ｑ、端子にクロック同
期して出力される（ｃ、ｄ）。一方、クロックは５によ
り（ｅｌに示すようなｍＴｏ（Ｔｏ： −Ｚルス間隔）
毎に、パルス幅をＴ。とするクロック・くルスＣＭへ変
換すれる（ｅ）。この０ＭパルスとＱ、及びＱ、との論
理積をとることにより、６，７においてリセット及びセ
ットパルスが作られる。すなわち、ｍ −１ビツト目の
信号が１″であればリセット７’ｔルスを、又逆に０“
であればセットパルスが作られる（ｆ。
期して出力される（ｃ、ｄ）。一方、クロックは５によ
り（ｅｌに示すようなｍＴｏ（Ｔｏ： −Ｚルス間隔）
毎に、パルス幅をＴ。とするクロック・くルスＣＭへ変
換すれる（ｅ）。この０ＭパルスとＱ、及びＱ、との論
理積をとることにより、６，７においてリセット及びセ
ットパルスが作られる。すなわち、ｍ −１ビツト目の
信号が１″であればリセット７’ｔルスを、又逆に０“
であればセットパルスが作られる（ｆ。
ｇ）。この制御パルスをｍビット目に挿入するため、制
御パルスｙ ９ 、１０により２ビット分の位相シフト
ラ行つ（ｈ）。次に１１において、上記演算分の遅延時
間を８で補償した２電信号系列に対し、ｍビット毎にセ
ットあるいはリセット制御して３より出力する（ｉ）。
御パルスｙ ９ 、１０により２ビット分の位相シフト
ラ行つ（ｈ）。次に１１において、上記演算分の遅延時
間を８で補償した２電信号系列に対し、ｍビット毎にセ
ットあるいはリセット制御して３より出力する（ｉ）。
このような動作をするため、最悪同符号連続長をｍビッ
トに抑圧することができる。
トに抑圧することができる。
直前ビットの補符号をとる回路な実施例として示したが
、４に示すシフトレジスタをｋ（ｋ＝２゜３、・・・・
・・、 ｍ ）段に、又９．］Ｏに示すシフトレジスタ
をに＋１段に縦続接続する場合、ｋ−１ビツト前までの
任意のパルス位置の補符号をｍビット目に挿入すること
ができる。
、４に示すシフトレジスタをｋ（ｋ＝２゜３、・・・・
・・、 ｍ ）段に、又９．］Ｏに示すシフトレジスタ
をに＋１段に縦続接続する場合、ｋ−１ビツト前までの
任意のパルス位置の補符号をｍビット目に挿入すること
ができる。
また、１／ｍ分周回路の構成例を第４図（Ａ）に示す。
この回路は従来の回路技術で、任意のｍに対して構成で
きる。第４図（Ｂ）は第４図（Ａ）の動作を示す図であ
る。
きる。第４図（Ｂ）は第４図（Ａ）の動作を示す図であ
る。
第５図に、本発明回路を用いた伝送方式の構成を示す。
１２は速度変換部、】３はフレーム構成部、１４はスク
ランブラ、１５は補符号挿入部、１６は伝送路、１７は
フレーム同期検出部、１８はデスクランブラ、１９は速
度変換部である。
ランブラ、１５は補符号挿入部、１６は伝送路、１７は
フレーム同期検出部、１８はデスクランブラ、１９は速
度変換部である。
入力された２電信号系列は、まず］２において速度変換
され、補符号、フレーム同期パルス、対局監視制御情報
等を挿入するサービスパルスが確保される。この信号系
列は、１３によりフレーム構成された後、１４において
スクランブラによりランダム化される。その際、サービ
スパルスにはスクランブルはかからないようにする。次
に、本発明回路］５により補符号を周期的に挿入し、伝
送路１６へ送出する。受信側では、まずフレーム同期が
１７テとられた後、１８でデスクランブルを行う。最後
に１９で速度変換して、全てのサービスパルスを除去し
、２電信号系列のみを出力する。補符号挿入パルスに対
してスクランブルをかげないため、受信側におけるデス
クランブルは、同期のみとれていれば補符号挿入パルス
には無関係に実行でき、１９における速度変換により補
符号挿入パルスは除去される。
され、補符号、フレーム同期パルス、対局監視制御情報
等を挿入するサービスパルスが確保される。この信号系
列は、１３によりフレーム構成された後、１４において
スクランブラによりランダム化される。その際、サービ
スパルスにはスクランブルはかからないようにする。次
に、本発明回路］５により補符号を周期的に挿入し、伝
送路１６へ送出する。受信側では、まずフレーム同期が
１７テとられた後、１８でデスクランブルを行う。最後
に１９で速度変換して、全てのサービスパルスを除去し
、２電信号系列のみを出力する。補符号挿入パルスに対
してスクランブルをかげないため、受信側におけるデス
クランブルは、同期のみとれていれば補符号挿入パルス
には無関係に実行でき、１９における速度変換により補
符号挿入パルスは除去される。
本符号変換回路より構成される伝送路符号の電力スペク
トラムは第６図のようになり、この符号を用いた効果を
第７図に示す。最悪同符号連続を抑圧することにより、
符号量干渉量増加の抑圧、タイミング特性の改善等が図
れる。第７図は４００ ＭＨｚで動作する光中継器の符
号量干渉量耐力特性測定結果である。スクランブラのみ
の伝送符号では、２４ビツト連続は頻繁に起り得る。こ
の伝送路符号が１０ビツトまでに制限されると、許容符
号間干渉号は約４％まで増加する。光中継器の設計にお
いて、ジｙり及び識別レベル変動等、同符号連続耐力特
性に影響を与える劣化要因に対し、許容干渉量は２．５
％とされている。ゆえに同符号連続を制限することによ
り、安定な中継器動作が得られることを解る。
トラムは第６図のようになり、この符号を用いた効果を
第７図に示す。最悪同符号連続を抑圧することにより、
符号量干渉量増加の抑圧、タイミング特性の改善等が図
れる。第７図は４００ ＭＨｚで動作する光中継器の符
号量干渉量耐力特性測定結果である。スクランブラのみ
の伝送符号では、２４ビツト連続は頻繁に起り得る。こ
の伝送路符号が１０ビツトまでに制限されると、許容符
号間干渉号は約４％まで増加する。光中継器の設計にお
いて、ジｙり及び識別レベル変動等、同符号連続耐力特
性に影響を与える劣化要因に対し、許容干渉量は２．５
％とされている。ゆえに同符号連続を制限することによ
り、安定な中継器動作が得られることを解る。
（発明の効果）
以上説明したように本発明によれば、一定の複数毎に挿
入するビットをその前に現わわる特定ビットの補符号と
するので、最悪同符号連続を抑圧することができる。こ
のため、符号量干渉量増加の抑圧、タイミング特性の改
善等が図れ、中継器の動作が安定化し、通信品質の良好
な高速ディジタル伝送方式を実現できる。
入するビットをその前に現わわる特定ビットの補符号と
するので、最悪同符号連続を抑圧することができる。こ
のため、符号量干渉量増加の抑圧、タイミング特性の改
善等が図れ、中継器の動作が安定化し、通信品質の良好
な高速ディジタル伝送方式を実現できる。
第１図（Ａ）と第１図（Ｂ）は従来のディジタル伝送方
式の構成図、第１図（Ｃ）は第１図（Ｂ）における符号
変換回路のブロック図、第２図は本発明による符号変換
回路のブロック図、第３図は第２図の回路の動作タイム
チャート、第４図（Ａ）は１１分周回路の例、第４図（
Ｂ）は第４図（Ａ）の回路の動作を示す図、第５図は本
発明を用いるディジタル伝送方式の構成図、第６図は本
発明を用いた場合の電力スペクトラムを示す図、第７図
は光中継器の符号量干渉耐力特性を示す図である。 ■・・・・・・・・・２電信号入力端子２・・・・・・
・・・クロック入力端子３・・・・・・・・・２電信号
出力端子４・・・・・・・・・１ビツトシフトレジスタ
５・・・・・・・・・１／ｍ分周回路 ６・・・・・・・・リセソトハルス発生部７・・・・・
・・・・セントハルス発生部８・・・・・・・・・位相
調整用ゲート９、］０ ・・・２ビツトシフトレジスタ
１１・・・・・・・・・補符号挿入部 １２・・・・・・・・・速度変換部 １３・・・・・・・・・７＋／−ム構成ｍ１４・・・・
・・・・・スクランブラ １５・・・・・・・・補符号挿入部 １６・・・・・・・・・伝送路 １７・・・・・・・・・フレーム同期検出部１８・・・
・・・・・デスクランブラ １つ・・・・・・・・速度変換部 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 −
式の構成図、第１図（Ｃ）は第１図（Ｂ）における符号
変換回路のブロック図、第２図は本発明による符号変換
回路のブロック図、第３図は第２図の回路の動作タイム
チャート、第４図（Ａ）は１１分周回路の例、第４図（
Ｂ）は第４図（Ａ）の回路の動作を示す図、第５図は本
発明を用いるディジタル伝送方式の構成図、第６図は本
発明を用いた場合の電力スペクトラムを示す図、第７図
は光中継器の符号量干渉耐力特性を示す図である。 ■・・・・・・・・・２電信号入力端子２・・・・・・
・・・クロック入力端子３・・・・・・・・・２電信号
出力端子４・・・・・・・・・１ビツトシフトレジスタ
５・・・・・・・・・１／ｍ分周回路 ６・・・・・・・・リセソトハルス発生部７・・・・・
・・・・セントハルス発生部８・・・・・・・・・位相
調整用ゲート９、］０ ・・・２ビツトシフトレジスタ
１１・・・・・・・・・補符号挿入部 １２・・・・・・・・・速度変換部 １３・・・・・・・・・７＋／−ム構成ｍ１４・・・・
・・・・・スクランブラ １５・・・・・・・・補符号挿入部 １６・・・・・・・・・伝送路 １７・・・・・・・・・フレーム同期検出部１８・・・
・・・・・デスクランブラ １つ・・・・・・・・速度変換部 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- 【特許請求の範囲】 入力データをうけ入れる入力端子と、入力端子の２電信
号系列なにピッ）（ｋは自然数）シフトし、その出力Ｑ
及びその補出力Ｑを与える手段と、パルス間隔Ｔ。のク
ロックパルスを１（ｍは２以上＼ ｍ の整数）に分周してパルス幅Ｔ。のパルス（ＣＭ）をｍ
Ｔｏ毎に与える分周回路と、分周回路の出力と前記Ｑ及
びＱと、の論理積（Ｓｔ−ＱＣＭ 、Ｒ＋ ＝ ＱＣＭ
）を与える手段と、該論理積手段の出力（８，、Ｒ，
） ’Ｌｋ＋１ビットだけシフトするシフト手段と、補
符号挿入の為のフリップフロップとを有し、該フリップ
フロップは前記Ｑに従ってオン／オンするとともに前記
Ｓ、がシフトされたパルスＳ２によりセットされ前記用
がシフトされたパルスＲ２によりリセットされ、該フリ
ップフロップの出力に接続される出力端子がもうけられ
、入力２値信号系列のｍビット毎にそのにビット前のパ
ルスの補符号な挿入して同符号連続を抑圧することを特
徴とする符号変換回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209993A JPS58114542A (ja) | 1981-12-28 | 1981-12-28 | 符号変換回路 |
| CA000401079A CA1186763A (en) | 1981-04-20 | 1982-04-15 | Consecutive identical digit suppression system in a digital communication system |
| GB8211095A GB2098432B (en) | 1981-04-20 | 1982-04-16 | Consecutive identical digit suppression system |
| DE3214150A DE3214150C2 (de) | 1981-04-20 | 1982-04-17 | Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung |
| NLAANVRAGE8201608,A NL185969C (nl) | 1981-04-20 | 1982-04-19 | Bit-invoegsysteem voor het vermijden van een teveel aan opeenvolgende identieke bits. |
| FR8206678A FR2504327A1 (fr) | 1981-04-20 | 1982-04-19 | Systeme de suppression de chiffres identiques consecutifs d'un systeme de transmission numerique |
| US06/369,838 US4502143A (en) | 1981-04-20 | 1982-04-19 | Consecutive identical digit suppression system in a digital communication system |
| IT8267523A IT1212659B (it) | 1981-04-20 | 1982-04-20 | Sistema per la soppressione di digit identici consecutivi in un sistema di comunicazione digitale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209993A JPS58114542A (ja) | 1981-12-28 | 1981-12-28 | 符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114542A true JPS58114542A (ja) | 1983-07-07 |
| JPS6338900B2 JPS6338900B2 (ja) | 1988-08-02 |
Family
ID=16582076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209993A Granted JPS58114542A (ja) | 1981-04-20 | 1981-12-28 | 符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515971A (ja) * | 1999-11-22 | 2003-05-07 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 一定のスループットレート適合の方法と装置 |
-
1981
- 1981-12-28 JP JP56209993A patent/JPS58114542A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515971A (ja) * | 1999-11-22 | 2003-05-07 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 一定のスループットレート適合の方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6338900B2 (ja) | 1988-08-02 |
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