DE3435097C2

DE3435097C2 -

Info

Publication number: DE3435097C2
Application number: DE3435097A
Authority: DE
Inventors: Noboru Nagoya Aichi Jp Takahashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-09-30
Filing date: 1984-09-25
Publication date: 1990-04-05
Also published as: JPS6074853A; SE8404850D0; SE8404850L; JPH0561828B2; DE3435097A1; SE458326B; US4675545A

Description

Die Erfindung bezieht sich auf eine Schaltungsan ordnung zum Regenerieren von Eingangsimpulsfolgen, die in Datenübertragungssystemen mit geschlossener Schleife auftretende Impulsverzerrungen korrigiert.

Schaltungsanordnungen zur Impulsformung sind bereits bekannt (DE-OS 23 17 979). In Datenüber tragungssystemen werden jedoch besondere An forderungen an die Impuls-Regeneration gestellt, um die im Übertragungsweg (Kabel, Sender oder Empfänger) auftretenden Impulsverzerrungen so zu regenerieren, daß die ursprüngliche Datenimpuls folge sicher erkannt werden kann.

Ist das Übertragungssystem ein solches mit geschlossener Schleife, wie in Fig. 1 gezeigt, so ist es schwierig, das Eingangssignal 2 mittels eines optischen Schalters 1 an die nächste Station zu übertragen, ohne daß Verzerrungen auftreten. In einem solchen Falle ist eine Analyse der Hardware schwierig.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Regenerieren von Eingangs impulsfolgen vorzuschlagen, mit der die gegenüber einer Ursprungsimpulsfolge bestimmter Impulsbreite aufge tretenen Impulsbreitenverzerrungen vollständig korrigiert werden.

Eine Schaltungsanordnung zur Lösung dieser Aufgabe ist gekennzeichnet durch einen Flankendetektor zum Fest stellen des Anstiegs oder Abfalls der Impulse in der Eingangsimpulsfolge, einen Zähler zum Zählen der nach einem Ausgangssignal des Flankendetektors aufgetretenen Taktimpulse und zur Ausgabe eines Zählendesignals bei Erreichen eines vorbestimmten Zählerstandes und Mitteln zum Korrigieren der Impulsbreite in einer Ausgangsim pulsfolge gegenüber der Eingangsimpulsfolge, dem die Eingangsimpulsfolge immer dann zugeführt wird, wenn das Zählendesignal aufgetreten ist.

Der Abfall oder Anstieg der Impulsfolge findet dabei zu bestimmten Zeitpunkten statt, die durch den Zähler nach dem Anstieg oder Abfall eines jeden Impulses ange geben werden, so daß auf diese Weise eine Regenerierung der Eingangsimpulsfolge in der Weise stattfindet, daß die Impulsbreite immer konstant ist. Wird die erfindungs gemäße Schaltungsanordnung zum Regenerieren von Ein gangsimpulsfolgen zum Beispiel in HDLC-Systemen (high level data link control method) angewandt, so kann eine Analyse der Hardware durchge führt werden.

Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Die Erfindung wird nachfolgend anhand eines Ausführungs beispieles unter Bezug auf die Zeichnungen näher erläutert.

Es zeigt

Fig. 1 ein Blockschaltbild, das das Prinzip einer Einrichtung zur Durchführung einer Hardware- Analyse in Datenübertragungssystemen bekannter Art darstellt,

Fig. 2 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung zum Regenerieren von Ein gangsimpulsfolgen und

Fig. 3 eine Darstellung der an den verschiedenen Punkten der Fig. 2 auftretenden Impulsformen.

Das in der Fig. 2 gezeigte Blockschaltbild zeigt den grundsätzlichen Aufbau der erfindungsgemäßen Schaltungs anordnung zum Regenerieren von Eingangsimpulsfolgen in einem HDLC-System (HDLC = high level data link control) unter Anwendung eines optischen Über tragungssystems.

Es sind ein Lichtsender 3, ein Lichtempfänger 4 sowie ein JK-Flip-Flop 5 vorgesehen, dem die elektrischen Signale des photoelektrischen Lichtempfängers zugeleitet werden. Weiterhin ist ein D-Flip-Flop 6 vorgesehen, das vom Aus gang des Flip-Flops 5 angesteuert wird. Ein (nicht ge zeigter) Oszillator erzeugt Taktimpulse CLK, die sowohl dem Flip-Flop 5 als auch dem Flip-Flop 6 zugeleitet werden. Ein NOR-Gatter 7 dient zum Feststellen des Abfallens des elektrischen Signals (Anfang des Datensignals). Weiterhin sind vorgesehen ein synchronisierter 4-Bit-Dekadenzähler 8, Inverter 9 und 10, ein NAND-Gatter 11 sowie ein D-Flip- Flop 12, das voreingestellt wird, wenn das Ausgangssignal des 4-Bit-Dekadenzählers 8 1-Pegel annimmt. Das Ausgangs signal des D-Flip-Flop 12 springt auf 1-Pegel, wenn es voreingestellt wird. Weiterhin ist ein synchronisierter 4-Bit-Dekadenzähler 13 vorgesehen, der die über einen Inverter 14 eingegebenen Taktimpulse CLK zählt. Dieser Zähler 13 zählt die Taktimpulse CLK in vorbestimmter An zahl (im vorliegenden Fall eine 4) abhängig von einem Signal eines Flankendetektors. Weiterhin ist ein D-Flip- Flop 15 vorgesehen, dem die elektrischen Signale (vom Lichtempfänger 4) synchron mit dem Zählausgangssignal des 4-Bit-Dekadenzählers 13 zugeleitet werden und der als Im pulsformer arbeitet. Das Bezugszeichen 16 weist auf einen synchronisierten Datenleitungs-Controller hin, der die Impulsfolge nach Regenerierung durch das Flip-Flop 15 verarbeitet und Ausgangssignale an den Lichtsender 3 liefert. Ein Dekaden zähler 17 empfängt Taktimpulse CLK und erzeugt eine durch zehn geteilte Impulsfolge CLK/10.

Die Flip-Flops 5, 6, 12, 15 sind mit einer Gleichspannungs quelle von +5V verbunden, während die durch zehn geteilten Taktimpulse dem 4-Bit-Dekadenzähler 8 zugeführt werden.

Nachfolgend soll die Funktion der beschriebenen Schaltungs anordnung nach Fig. 2 in Verbindung mit den Impulsformen (a bis m) der Fig. 3 beschrieben werden.

Bei einem HDLC-System wird die Übertragung einer Bitfolge durch einen Impulsfolgenblock vorge nommen, der mit einer das Blockende anzeigenden Anzeige sequenz versehen ist. Der Impulsfolgenblock enthält außerdem Adresseninformationen, Steuerinformationen usw. Tritt auf der Sendeseite das Bit "1" n-mal auf, so wird vor dem nächsten Block das Bit "0" eingefügt, um eine Überlappung mit der Anzeigensequenz zu vermeiden. Das auf der Sendeseite angefügte Bit "0" wird auf der Empfangsseite wieder entfernt, und auf diese Weise braucht die Codefolge der übertragenen Daten nicht eingeschränkt zu werden.

Die Eingabeimpulsfolge (b) vom Lichtempfänger 4 wird von außen derart gesteuert, daß nach einem n-fachen Auftreten einer "1" automatisch eine "0" erzeugt wird. Sobald die erste "0" in den Daten festgestellt wird, liefert das NOR-Gatter 7 einen Differentialimpuls (c) synchron mit dem Abfall der Eingangsimpulse (b). Der 4-Bit-Dekaden zähler erhält immer den Zustand "0", weil die Eingabe impulsfolge (b) nicht achtmal hintereinander eine "1" enthält, und nach Abschluß der normalen Datenübertragung enthält die Eingangsimpulsfolge (b) lauter "1". Wird das Signal synchron mit einem Anstieg der geteilten Taktim pulsfolge CLK/10 achtmal gezählt, so wird das Ausgangs signal (e) zu "1" und das Flip-Flop 12 wird voreingestellt. Sobald das NOR-Gatter 7 einen Differentialimpuls liefert und das Ausgangssignal (c) gleich "1" wird, so wird das Ausgangssignal (h) des Flip-Flops 12 zu "1" und das NAND-Gatter 11 liefert einen Differentialimpuls "0", wodurch der 4-Bit-Dekadenzähler 13 auf "0" gestellt wird. Sobald dies erfolgt ist, beginnt der 4-Bit- Dekadenzähler die durch den Inverter 14 invertierten Taktimpulse zu zählen. Sobald der Zählerstand "4" er reicht, steigt das Ausgangssignal (1) auf "1" an. Dieser Anstieg bewirkt, daß die Eingangsimpulsfolge (b) das Flip-Flop 15 setzt. Sobald der Zählerstand des 4-Bit- Dekadenzählers 13 den Wert "4" erreicht, setzt die Ein gangsimpulsfolge das Flip-Flop 15. Dieser Vorgang wird laufend wiederholt, so daß das Flip-Flop 15 als Impuls former arbeitet und eine Ausgangsimpulsfolge (m) erzeugt.

Auf diese Weise wird die während der Übertragung im Über tragungssystem auftretende Impulsbreitenverzerrung, die bis zu ±50% (Bereich x in Fig. 3) betragen kann, korrigiert. Nach einer solchen Korrektur kann auch in Systemen mit geschlossener Schleife eine Hardware-Analyse durchge führt werden.

Die Erfindung ist jedoch nicht beschränkt auf die Schaltungsanordnung nach Fig. 2, sie kann auch auf andere Systeme, wie zum Beispiel SDLC-Systeme, ange wandt werden.

Claims

1. Schaltungsanordnung zum Regenerieren von Eingangs impulsfolgen, die gegenüber einer Ursprungsimpulsfolge bestimmter Impulsbreite Impulsbreitenverzerrungen auf weisen,
gekennzeichnet durch
einen Flankendetektor (5, 6, 7) zum Feststellen des Anstiegs oder Abfalls der Impulse in der Eingangsimpulsfolge (b), einen Taktgenerator (CLK) zum Erzeugen von Taktimpulsen (a) bestimmter Frequenz,
einen ersten Zähler (13) zum Zählen der nach einem Ausgangssignal (c) des Flankendetektors (5, 6, 7) auf getretenen Taktimpulse (a) und zur Ausgabe eines Zählendesignals (1) bei Erreichen eines vorbestimmten Zählerstandes und
einen Impulsformer (15), dem das Zählendesignal (1) und die Eingangsimpulsfolge (b) synchron zugeführt werden, um die Impulsbreite in einer Ausgangsimpuls folge (m) gegenüber der Eingangsimpulsfolge (b) zu korrigieren.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Flankendetektor ein JK-Flip-Flop (5), dem die Eingangsimpulsfolge (b) zugeleitet wird, ein D-Flip-Flop (6), dem das Ausgangs signal des JK-Flip-Flops (5) und die Taktimpulse (9) zugeleitet werden, und ein NOR-Gatter (7), dem das Ausgangssignal des JK-Flip-Flop (5) und das Ausgangs signal des D-Flip-Flop (6) zugeleitet werden, aufweist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Zähler (13) ein mit den Taktimpulsen (a) synchronisierter Dekadenzähler ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der erste Dekadenzähler (13) ein 4-Bit-Dekadenzähler ist.

5. Schaltungsanordnung nach Anspruch 3, gekennzeichnet durch Setzmittel zum Rückstellen des Zählers (13) auf Null.

6. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Setzmittel einen zweiten Dekadenzähler (8), der ein Ausgangssignal (e) synchron mit den Taktimpulsen (a) erzeugt, wenn die Anzahl der Impulse der Eingangsimpulsfolge (b) einen vorbestimmten Zählerstand erreicht hat;
ein D-Flip-Flop (12), dessen Setzeingang das Ausgangs signal (e) des Dekadenzählers (8) und dessen Taktein gang das Ausgangssignal (c) des NOR-Gatters (7) zuge leitet wird; und
ein NAND-Gatter (11), dem das Ausgangssignal (h) des D-Flip-Flop (12) und das Ausgangssignal (c) des NOR- Gatters (7) zugeführt werden; enthalten.

7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Impulsformer ein D-Flip- Flop (15) enthält, das jedes Mal einen Impulsanstieg in der Ausgangsimpulsfolge (m) erzeugt, wenn das Zähl endesignal (1) vom ersten Zähler (13) erzeugt wird.