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Schaltungsanordnung zur Erkennung eines empfangenen
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vorgegebenen Prüfsignals für ein Datenmodem, insbesondere für ein
Bildschirmtext-Modem Die Erfindung betrifft eine Schaltungsanordnung zum Erkennen
eines empfangenen vorgegebenen Prüfsignals für ein Datenübertragungsgerät mit einem
Datenmodem.
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Eine solche Schaltungsanordnung ist vorgesehen für ein Datentibertragungsgerät
für das geplante Telekommunikationssystem "Bildschirmtext". Im wesentlichen enthält
dieses Gerät, das sich auf der Teilnehmerseite befinden soll, einen Datenmodem,
so daß es bisweilen auch als Bildschirmtext-Modem bezeichnet wird. Dieses Datenübertragungsgerät
soll eine Prüfeinrichtung enthalten, die bei Betätigung einer Prüftaste durch den
Teilnehmer durch Aussendung einer Kennung die Zentrale zur Aussendung eines vorgegebenen
Prüfsignals auffordert. Nach Erkennung des Prüfsignals im teilnehmerseitigen Datenübertragungsgerät
soll dort die erfolgreiche Prüfung durch ein akustisches Signal angezeigt werden.
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Es ist die Aufgabe der Erfindung, eine Schaltungsanördnung für ein
solches Datentlbertragungsgerät anzugeben, die in der Lage ist, das empfangene Prüfsignal
zu erkennen.
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Die Aufgabe wird mit den im Patentanspruch 1 angegebenen Mitteln gelost.
Weiterbildungen ergeben sich aus den Unteransprüchen.
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Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher
erläutert. Es zeigen: Fig.1 die im Datenbertragungsgerät enthaltene Schaltungsanordnung
gemäß der Erfindung, und Fig.2 Impulsfolgen zur Erläuterung der Arbeitsweise der
Schaltungsanordnung nach Fig.1.
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Die Schaltungsanordnung nach Fig.1 empfängt als Eingangssignal das
Prüfsignal P (Fig.2), dessen Frequenz 600 Hz beträgt, einen Takt T mit einer Frequenz
von beispielsweise 440,7 kHz vom Taktgenerator des Datenmodems, ein Signal von dem
nicht gezeigten Teil der Prüfeinrichtung, welches nach Beendigung der Kennungsgebung
vom Datenübertragungsgerät zur entfernten Gegenstelle den logischen Pegel 1 hat,
und ein Signal, das bei gedrückter Prüftaste am Datenübertragungsgerät den logischen
Pegel 1 hat. Als Ausgangssignal, das die richtige Erkennung des Prüfsignals P anzeigt,
erscheint das Signal M.
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Das Prüfsignal P wird in der Gegenstelle als eine Rechteckimpulsfolge
mit einem Tastverhältnis 1:1, d.h. als eine symmetrische Rechteckimpulsfolge ausgesandt.(Es
handelt sich dabei um die wiederholte Aussendung des Zeichens U" gemäß CCITT-Alphabet
Nur.5.) Das empfangene Prüfsignal P, das in Fig.2 gezeigt ist, weist in der Regel
Isochronverzerrungen auf, d.h. die Impulsflanken sind gegenüber einer Solllage zeitlich
in der einen oder anderen Richtung verschoben. Dieses empfangene Prüfsignal P gelangt
über den Eingang einer
NAND-Schaltung N1 auf eine vereinfacht dargestellte
Impulsformerstufe IF, die bei jeder positiven und jeder negativen Impulsflanke des
Prüfsignals P einen schmalen Impuls erzeugt, so daß die Impulsfolge PI (Fig.2) entsteht.
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Ein Zähler Z10, der sich mit seinem in einem Verzögerungsglied V kurz
verzögerten Ausgangssignal selbst kurz nach Erreichen des Zählerstandes "10", allgemein
als "n" bezeichnet, zurücksetzt, liefert nach jeweils 10 Impulsen der Impulsfolge
PI einen Impuls. Diese jeweils zehnten Impulse dienen als Synchronisierimpulse für
einen Teil der Schaltungsanordnung, die eine Vergleichs-Impulsfolge V mit einer
Frequenz von etwa 1200 Hz erzeugt. Dieser Teil besteht aus einem Teiler T92, der
den Takt T mit 440,7 kHz durch 92 teilt und an seinem Ausgang eine Impuls folge
A mit einer Frequenz von 4800 Hz liefert, die in Fig.2 dargestellt ist. Weiterhin
enthält dieser Teil zwei taktflankengesteuerte JK-Flipflops. Die Impulsfolge A liegt
am Takteingang des ersten JK-Flipflops, so daß dieses an seinem Ausgang Q eine Impulsfolge
B der halben Frequenz 2400 Hz liefert, die in Fig.2 ebenfalls dargestellt ist.
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Diese Impuls folge B liegt wiederum am Takteingang des zweiten Flipflops
FF2, dessen Ausgang Q daher eine Impulsfolge (V) der halben Frequenz 1200 Hz liefert.
Diese Impulsfolge ist, wie nun erläutert wird, synchron mit allen zehnten Impulsflanken
des Prüfsignals P.
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Wie bereits erwähnt, wird jeder zehnte Impuls der Impulsfolge PI als
Synchronisierimpuls dem Teiler T92 und den beiden Flipflops FF1 und FF2 zugeführt.
Bei dem in Fig.2 gezeigten Beispiel sind diese Synchronisierimpulse die mit Pfeilspitzen
gekennzeichneten Impulse der Impulsfolge PI.
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Jeder Synchronisierimpuls setzt den Teiler T92 zurück, wodurch dessen
Ausgangssignal A gleich 1 wird. Bei einem
zwischen 0 und 92 liegenden
Zählerstand, z.B. bei 64,wird A gleich 0 gesetzt und beim Zählerstand 92 setzt sich
der Zähler 92 zurück, so daß sein Ausgangssignal A wieder gleich 1 wird. Die Wiederholung
dieser Vorgänge ergibt die in Fig.2 gezeigte Impulsfolge A.
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Mit jedem Synchronisierimpuls werden gleichzeitig die JK-Flipflops
FF1 und FF2 über ihre Setzeingänge S in den Zustand Q=1 gesetzt, so daß das am Q-Ausgang
des ersten Flipflops FF1 erscheinende Signal B gleich 0 (Fig.2) und das Signal V
am Q-Ausgang von FF2 gleich 1 wird (Fig.2).
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Die J- und K-Eingange der beiden Flipflops erhalten andauernd ein
logisches 1-Signal. Daher kippen diese Flipflops FF1 und FF2 bei jeder positiven
Taktflanke an ihrem Takteingang in ihren jeweils entgegengesetzten Zustand, d.h.
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mit der auf den Synchronisierimpuls folgenden positiven Flanke von
A geht B von 0 auf 1,und damit geht V von 1 auf 0, wie aus Fig.2 ersichtlich. Die
synchronisierte Vergleichs-Impulsfolge V liegt somit zeitlich derart, daß die Synchronisierimpulse
genau in der Impulsmitte jedes zehnten Impulses der Vergleichs-Impulsfolge V liegen.
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Der bisher noch nicht beschriebene Teil der Schaltungsanordnung in
Fig.1 dient dazu, festzustellen, ob auch die nicht zur Synchronisierung verwendeten
Impulse der vom Prüfsignal P abgeleiteten Impulsfolge PI mit Impulsen der erzeugten
Vergleichs-Impulsfolge V zusammenfallen.
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Dieser Teil enthält ein D-Flipflop FF3, an dessen Takteingang die
Impulsfolge Pl und an dessen D-Eingang die Vergleichs-Impulsfolge V liegt. Der Ausgang
Q des D-Flipflops FF3 ist mit dem Rücksetzeingang R eines Zählers Z14 verbunden,
der bei einem Zählerstand von 14 ein
positives Ausgangssignal abgibt.
Der Eingang des Zählers Z14 ist mit dem Ausgang einer NAND-Schaltung N2 verbunden,
an deren einem Eingang die Impulsfolge PI liegt. Der Ausgang des Zählers Z14 ist
mit dem einen Eingang einer NAND-Schaltung N3 verbunden, deren Ausgang mit dem Eingang
einer Invertierschaltung I1. Der Ausgang dieser Invertierschaltung I1 ist mit dem
Takteingang eines D-Flipflops FF4 verbunden, an dessen Ausgang das bereits erwähnte
Ausgangssignal M erscheint. Der Ausgang der NAND-Schaltung N3 ist mit dem zweiten
Eingang der NAND-Schaltung N2 verbunden und der zweite Eingang der NAND-Schaltung
N3 mit dem Ausgang einer Invertierschaltung I2, an deren Eingang das Ausgangssignal
eines Zählers Z8 liegt. Dieser Zähler Z8 erhält an seinem Zähleingang die Synchronisierimpulse
vom Ausgang des Zählers Z10. Sein Rücksetzeingang R ist mit dem Ausgang einer NAND-Schaltung
N4 verbunden, an deren Eingängen bei gedrückter Prüftaste und bei Kennung ende jeweils
ein Signal mit dem logischen Pegel 1 liegt.
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Das Ausgangs signal der NAND-Schaltung N4 gelangt auf den Rücksetzeingang
der D-Flipflops FF3 und FF4 und über eine Invertierschaltung 13 auf den zweiten
Eingang der NAND-Schaltung N1. Die Prüfung eines Datenübertragungsgerätes mittels
seiner Prüfeinrichtung, die die bisher beschriebene Schaltungsanordnung nach Fig.1
enthält, läuft wie im folgenden beschrieben ab: Zum Zwecke der Prüfung seines Datenübertragungsgerätes
drückt der Teilnehmer seine Prüftaste, wodurch das Datenübertragungsgerät statt
des Fernsprechapparates an die Fernsprech-Teilnehmeranschlußleitung angeschaltet
und
unter anderem ein logisches 1-Signal an den einen Eingang von
N4 gelegt wird. Darauf sendet der nicht gezeigte Teil der Prüfeinrichtung eine Kennung
zur Gegenstelle aus, die den Teilnehmer identifiziert und außerdem seinen Prüfungswunsch
enthält. Nach Beendigung dieser Kennung liegt auch am zweiten Eingang von N4 ein
logisches 1-Signal, und das Datenübertragungsgerät ist nun bereit zum Empfang des
von der Gegenstelle ausgesendeten Prüfsignals. Somit erscheint am Ausgang von N4
ein logisches O-Signal, d.h. das Rücksetzsignal am Zähler Z8 und an den D-Flipflops
FF3 und FF4 verschwindet.
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Gleichzeitig wird das von der Invertierschaltung I3 am einen Eingang
von Nt liegende Signal gleich 1, so daß diese NAND-Schaltung N1 für das Prüfsignal
P geöffnet ist.
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Das Ausgangssignal des Zählers Z8 ist zu Anfang gleich 0, d.h. das
Ausgangssignal von I2 ist gleich 1 und öffnet N3 für das Ausgangssignal des Zählers
Z14. Dieses ist zu Anfang gleich 0, so daß das Ausgangssignal von N3 gleich 1 ist
und die NAND-Schaltung N2 für die Impulse PI öffnet. Das Ausgangssignal von I1 und
damit M bleibt zunächst gleich 0, Mit jedem Impuls Pl, der innerhalb eines Impulses
der Impuls folge V auftritt, wird das D-Flipflop FF3 in den Zustand Q=1 gesetzt,
der bedeutet, daß dieser Impuls innerhalb der vorgegebenen Toleranzbreite liegt.
Das Rücksetzsignal Q des Zählers Z14 bleibt in diesem Falle gleich 0, so daß sein
Zählerstand um eins erhöht wird. Der Zählerstand wird somit bei jedem Impuls PI,
der innerhalb eines Impulses der Vergleichs-Impuls folge V liegt, erhöht, wie dies
in dem in Fig.2 gezeigten Beispiel dargestellt ist. Würde Jedoch ein Impuls PI außerhalb
eines Impulses V liegen, so würde das D-Flipflop FF3 in den Zustand 0=0 geschaltet
und der Zähler Z14 mit Q=1 zurückgesetzt werden.
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Falls jedoch, wie in dem in Fig.2 gezeigten Beispiel eine vorgegebene
Anzahl, z.B. 14, von aufeinanderfolgenden Impulsen bohne Ausnahme mit einem Impuls
der Vergleichs-Impulsfolge V zusammenfallen, geht das Ausgangssignal des Zählers
auf 1, worauf das Ausgangssignal von N3 auf 0 und das von I1 auf 1 geht. Damit schaltet
das D-Flipflop FF4 ein andauernd an seinem D-Eingang liegendes logisches 1-Signal
zu seinem Ausgang Q durch, so daß M gleich 1 wird und zeigt, daß die Isochronverzerrungen
des Prüfsignals ueber eine vorgegebene Zeitspanne geringer als ein vorgegebener
Höchstwert waren. Damit gilt das Prüfsignal als richtig erkannt. Falls jedoch der
Zähler Z8 vor den Zähler Z14 seinen Endstand, z.B. 8, erreicht hat, erscheint an
seinem Ausgang ein logisches 1-Signal, das über die Invertierschaltung I2 als logisches
O-Signal die NAND-Schaltung für ein eventuell noch am Ausgang des Zählers Z14 erscheinendes
1-Signal sperrt. Dies bedeutet, daß maximal 80 Impulse PI ausgewertet werden. Falls
das Prüfsignal bis dahin nicht erkannt worden ist, wird seine Auswertung abgebrochen.
Falls das Prüfsignal jedoch, wie in Fig.2 gezeigt, richtig erkannt worden ist, d.h.
falls der Zählerstand 14 erreicht worden ist, so sperrt das Ausgangssignal von N3,
das gleich 0 geworden ist die NAND-Schaltung N2 für weitere Impulse PI.
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Bei Erkennen des Prüfsignals, d.h. beim Erscheinen des logischen SignalsM=l,
wird das gleiche Prüfsignal, nämlich das Zeichen 3", wie eingangs erwähnt, im Steuerkanal
von dem Datenübertragungsgerät zur Gegenstelle, der Bildschirmtext-Zentrale zurückgesendet,
die sich daraufhin wieder abschaltet. Gleichzeitig ertönt aus einem Lautsprecher
am
Datenübertragungsgerät ein Hörton, der den Teilnehmer das positive Prüfergebnis
mitteilt, damit dieser die Prüftaste loslassen kann.
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Erwähnt sei noch, daßauch ein geringerer Höchstwert der zulässigen
Verzerrung als der hier angewendete, der etwa 25 % beträgt bei der Auswertung des
Prüfsignals angewendet werden kann. Verdoppelt man beispielsweise die Frequenz der
erzeugten Vergleichs-Impulsfolge V, so daß die Impulsbreite, innerhalb derer eine
Flanke des Prüfsignals schwanken kann, statt der im obigen Beispiel vorgegebenen
Impulsbreite von 50 % des Prüfsignals, nur noch etwa 25 % der Impulsbreite des Prüfsignals
beträgt, so gilt das Prüfsignal nur dann als richtig erkannt, wenn seine Verzerrungen
kleiner als etwa 12 % sind.
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Die Tatsache, daß im Falle der verdoppelten Frequenz zwischen den
Impulsen PI jeweils ein Impuls der Vergleichs-Impuls folge V liegen würde, würde
die Auswertung nicht stören, da während dieser Impulse kein Impuls PI auftritt,
und das Flipflop FF3 damit unverändert bleibt.