JPH0575589A - ビツト周期のためのアナログ及びデイジタル位相検出器 - Google Patents

ビツト周期のためのアナログ及びデイジタル位相検出器

Info

Publication number
JPH0575589A
JPH0575589A JP10590791A JP10590791A JPH0575589A JP H0575589 A JPH0575589 A JP H0575589A JP 10590791 A JP10590791 A JP 10590791A JP 10590791 A JP10590791 A JP 10590791A JP H0575589 A JPH0575589 A JP H0575589A
Authority
JP
Japan
Prior art keywords
phase
gate
input
exclusive
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10590791A
Other languages
English (en)
Other versions
JPH0813034B2 (ja
Inventor
Bhum C Lee
チヨル リー ボム
Kwon C Park
チヨル パク クウオン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KOREA TELECOMMUN AUTHORITY
KORIA TELECOMMUN OOSORITEI
Electronics and Telecommunications Research Institute ETRI
KT Corp
Original Assignee
KOREA TELECOMMUN AUTHORITY
KORIA TELECOMMUN OOSORITEI
Electronics and Telecommunications Research Institute ETRI
KT Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KOREA TELECOMMUN AUTHORITY, KORIA TELECOMMUN OOSORITEI, Electronics and Telecommunications Research Institute ETRI, KT Corp filed Critical KOREA TELECOMMUN AUTHORITY
Publication of JPH0575589A publication Critical patent/JPH0575589A/ja
Publication of JPH0813034B2 publication Critical patent/JPH0813034B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【構成】 位相偏差抽出手段の出力と基準位相抽出手段
の出力を互いに比較して、位相をアナログ的に検出する
のみならず、前進位相パルス発生手段と後進位相パルス
発生手段でディジタル的に位相を検出する。 【効果】 アナログ方式で動作させるときにはＶＣＯ
（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌ
ｌａｔｏｒ）におけるジッターの高周波性分を減らし、
また、ディジタル方式で動作させるときにはデータビッ
ト速度に非制限的な汎用論理素子を用いて高速及び低速
のデータ電送における使用を可能にすると共に、アナロ
グＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
及びディジタルＰＬＬ回路に適用することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＮＲＺ（Ｎｏｎ Ｒｅ
ｔｕｒｎ ｔｏ Ｚｅｒｏ）データのビット単位間隔
（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）中央で抽出されたクロ
ックパルスの遷移を発生させるようにした、ビット同期
のためのアナログ及びディジタル位相検出器に関する。
【０００２】
【従来の技術】従来から知られているビット同期回路に
おいて、データから抽出したクロックパルスの遷移を、
データのビット単位間隔の中央に自動的に合わせること
は困難である。そこで、データをリタイミング（ｒｅｔ
ｉｍｉｎｇ）するとき、正確な位相補正回路で構成され
たオープンループ（ｏｐｅｎ ｌｏｏｐ）制御回路を用
いていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術においては、素子が正確であって且つ温度特
性が優れていなければならなかった。
【０００４】さらに、最近開発された自動調節リタイミ
ング回路等はジッターを多く発生させるのみならず、出
力される位相情報がパルス幅で表われるため、データ伝
送速度に制限的であるとの欠点があった。
【０００５】よって本発明の目的は、上述した従来の諸
問題点を解決するためのもので、アナログ方式で動作さ
せるときにはＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）におけるジッターの高
周波性分を減らし、また、ディジタル方式で動作させる
ときにはデータビット速度に非制限的な汎用論理素子を
用いて高速及び低速のデータ電送における使用を可能に
すると共に、アナログＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）回路及びディジタルＰＬＬ回路に適用す
ることができるようにした位相検出器（Ｐｈａｓｅ ｄ
ｅｔｅｃｔｏｒ）を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、ＶＣＯまたは位相制御回路のクロック
パルスを同相及び逆相クロックパルスで発生させる同相
及び逆相クロックパルス発生手段と、入力されたＮＲＺ
データを前記同相及び逆相クロックパルス発生手段の同
相及び逆相クロックパルスによりリタイミングするリタ
イミング手段と、前記同相及び逆相クロックパルス発生
手段の同相クロックパルスでリタイミングされたＮＲＺ
データと前記入力ＮＲＺデータとの位相差を抽出して同
相及び逆相で出力する位相偏差抽出手段と、前記同相及
び逆相クロックパルス発生手段の同相クロックパルスで
リタイミングされたＮＲＺデータと逆相クロックパルス
でリタイミングされたデータとの位相差を抽出して同相
及び逆相で出力する基準位相抽出手段と、前記位相偏差
抽出手段及び前記基準位相抽出手段の出力に接続され、
リタイミングするクロックパルス遷移の位相よりデータ
のビット間隔中央の位相が遅れるとき、位相差をディジ
タル的に出力する前進位相パルス発生手段と、前記位相
偏差抽出手段及び前記基準位相抽出手段の出力に接続さ
れ、リタイミングするクロックパルス遷移の位相よりデ
ータのビット間隔中央の位相が先立つとき、位相差をデ
ィジタル的に出力する後進位相パルス発生手段とを備
え、前記位相偏差抽出手段の出力と前記基準位相抽出手
段の出力を互いに比較して、位相をアナログ的に検出す
るのみならず、前記前進位相パルス発生手段と前記後進
位相パルス発生手段でディジタル的に位相を検出するこ
とができるようにしたものである。
【０００７】
【作用】本発明の上記の構成によれば、アナログ方式で
動作させるときにはＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ） におけるジッ
ターの高周波性分を減らし、また、ディジタル方式で動
作させるときにはデータビット速度に非制限的な汎用論
理素子を用いて高速及び低速のデータ電送における使用
を可能にすると共に、アナログＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄＬｏｏｐ）回路及びディジタルＰＬＬ回路に
適用することができる。
【０００８】
【実施例】以下、本発明の実施例を詳細に説明する。
【０００９】実施例１ 図１は、本発明の一実施例を示す回路図である。すなわ
ち本図は、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）を用いた、ビット同期のためのアナログ及
びディジタル位相検出器の一実施例を示す。入力ＮＲＺ
データは排他的ＯＲ及びＮＯＲゲートＵ４の入力端に印
加され、且つ、Ｄ型フリップフロップＵ２のデータ入力
端子Ｄ及びＤ型フリップフロップＵ３のデータ入力端子
Ｄにもそれぞれ加えられる。
【００１０】ドライバーＵ１はＶＣＯ又は位相制御回路
のクロックパルスを受信して同相及び逆相クロックパル
スで発生させ、同相クロックパルスはＤ型フリップフロ
ップＵ２のクロック入力端子ＣＰに、逆相クロックパル
スはＤ型フリップフロップＵ３のクロック入力端子ＣＰ
に加えられて、入力ＮＲＺデータを同相及び逆相クロッ
クでそれぞれリタイミングする。
【００１１】従って、Ｄ型フリップフロップＵ３の出力
ＱとＤ型フリップフロップＵ３の出力Ｑのリタイミング
されたＮＲＺデータは、互いにＶＣＯ又は位相制御回路
のクロックパルスの１／２周期程位相が遅れたり、又は
先立ったりする。
【００１２】よって、これら二つのＤ型フリップフロッ
プＵ２，Ｕ３の出力Ｑを入力して排他的ＯＲ及びＮＯＲ
をとった排他的ＯＲ及びＮＯＲゲートＵ５の出力は、Ｎ
ＲＺデータで遷移があるとき毎にリタイミングするクロ
ックパルスの１／２周期の時間間隔のパルスを発生させ
ることになる。
【００１３】なお、Ｄ型フリップフロップＵ２の出力Ｑ
と、入力ＮＲＺデータとの排他的ＯＲ及び排他的ＮＯＲ
をとった排他的ＯＲ及びＮＯＲゲートＵ４の出力のパル
ス幅は、リタイミングクロックパルスの遷移位置と入力
ＮＲＺデータのビット間隔中央位置の位相差異によって
異なるようになる。
【００１４】従って、入力ＮＲＺデータをリタイミング
するクロックパルスの遷移が入力されるＮＲＺデータの
ビット間隔の中央より先立って発生すると、排他的ＯＲ
及びＮＯＲゲートＵ４の排他的ＯＲ出力の“１”レベル
パルス幅はリタイミングするクロックパルス周期の１／
２より大きくなり、リタイミングするクロックパルスの
遷移が入力ＮＲＺデータのビット間隔の中央より遅れる
と、排他的ＯＲ及びＮＯＲゲートＵ４の排他的ＯＲ出力
の“１”レベルパルス幅よりリタイミングするクロック
パルス周期の１／２より小さくなって、リタイミングす
るクロックパルスの位相と入力ＮＲＺデータのビット間
隔の位相とを互いに比べることができるようになる。
【００１５】排他的ＯＲ及びＮＯＲゲートＵ５の排他的
ＮＯＲ出力と、排他的ＯＲ及びＮＯＲゲートＵ４の排他
的ＮＯＲ出力とを入力し、ＮＯＲをとったＮＯＲゲート
Ｕ６の出力は、リタイミングクロックパルスの遷移が入
力ＮＲＺデータのビット間隔中央より遅れて発生すると
きパルスを発生させ、排他的ＯＲ及びＮＯＲゲートＵ５
の排他的ＮＯＲ出力と排他的ＯＲ及びＮＯＲゲートＵ４
の排他的ＯＲ出力を入力し、ＮＯＲをとったＮＯＲゲー
トＵ７の出力は、リタイミングクロックパルスの遷移が
入力ＮＲＺデータのビット間隔中央より先立って発生す
るとき、パルスを発生させて、ディジタル的に位相情報
を知らせるようになる。
【００１６】実施例２ 図１に示したＮＯＲゲートＵ６，Ｕ７はＡＮＤゲートで
構成することができる。すなわち、図２に示したよう
に、上記ＮＯＲゲートＵ６，Ｕ７の入力を互いに代えて
ＡＮＤゲートＵ８，Ｕ９に入力させればよい。
【００１７】図３は、上述した２つのビット同期のため
のアナログ及びディジタル位相検出器のタイミング図で
ある。この図３を参照して、ＶＣＯ又は位相制御回路の
クロックパルスの位相による、ビット同期のためのアナ
ログ及びディジタル位相比較器について説明する。
【００１８】第１に、ＶＣＯ及び位相制御回路のクロッ
クパルスの遷移位置がＮＲＺデータビット単位間隔の中
央より先立つときは、図３の（１）のような場合にな
り、このとき、リタイミングするクロックパルスの遷移
はＮＲＺデータのビット単位間隔の中央より先立って発
生するため、リタイミング同相クロックパルスでリタイ
ミングされたＮＲＺデータと、入力ＮＲＺデータと排他
的ＯＲ及びＮＯＲをとった排他的ＯＲ及びＮＯＲゲート
Ｕ４の排他的ＯＲの出力“１”レベルの時間間隔は、リ
タイミングするクロックパルスの１／２周期より小さい
ながらも、排他的ＯＲ及びＮＯＲゲートＵ５の排他的Ｏ
Ｒの出力である基準パルスの“１”レベルと時間的に重
なる部分がないため、これを利用すれば、アナログのみ
ならず、ディジタルで位相情報を表わすことができる。
【００１９】第２に、ＶＣＯ及び位相制御回路のクロッ
クパルスの遷移位置がＮＲＺデータビット単位間隔の中
央より遅れるときは、図３の（２）のような場合にな
り、このとき、リタイミングするクロックパルスの遷移
はＮＲＺデータのビット単位間隔の中央より遅れて発生
するため、リタイミング同相クロックパルスでリタイミ
ングされたＮＲＺデータと、入力ＮＲＺデータと排他的
ＯＲ及びＮＯＲをとった排他的ＯＲ及びＮＯＲゲートＵ
４の排他的ＯＲの出力“１”レベルの時間間隔は、リタ
イミングするクロックパルスの１／２周期より大きいな
がらも、排他的ＯＲ及びＮＯＲゲートＵ５の排他的ＯＲ
の出力である基準パルスの“１”レベルと時間的に重な
る部分があるため、これを利用すればアナログのみなら
ず、ディジタル位相情報を表わすことができる。
【００２０】第３に、ＶＣＯ及び位相制御回路のクロッ
クパルスの遷移位置がＮＲＺデータビット単位間隔の中
央にあれば、リタイミングするクロックパルスの遷移は
ＮＲＺデータのビット単位間隔の中央で発生する。この
とき、同相リタイミングクロックパルスでリタイミング
されたＮＲＺデータと入力ＮＲＺデータと排他的ＯＲ及
びＮＯＲをとった排他的ＯＲ及びＮＯＲゲートの排他的
ＯＲ出力の“１”レベルの時間間隔はリタイミングする
クロックパルスの１／２周期と同じである。そこで基準
パルスと比べて位相情報をアナログで表わすことができ
る。
【００２１】他方、ディジタルである場合は、ＮＯＲゲ
ートＵ６又はＮＯＲゲートＵ７の出力でパルスを出力す
るようになるが、リタイミングクロックパルスの遷移が
入力ＮＲＺデータのビット単位間隔の中央に一致する場
合、外部ＰＬＬによりＮＯＲゲートＵ６及びＮＯＲゲー
トＵ７の出力で交互にパルスを出力するため安定状態に
なる。
【００２２】
【発明の効果】本発明は、上記の通り、簡単な論理素子
を用いてビット同期のためのクロックパルスの位相をア
ナログ又はディジタル方式で制御することができるよう
にしたもので、従来の位相検出器と代替して用いること
ができ、次のような特有の効果がある。
【００２３】第１に、アナログ及びディジタルで位相を
比べるため、アナログＰＬＬ回路やディジタルＰＬＬ回
路にすべて応用が可能である。
【００２４】第２に、ディジタル的に使用するとき、位
相比較結果を出力する回路の構成が最も簡単な論理ゲー
トで構成されるため、リタイミングクロックパルスの周
波数とは関係なく動作して、高速ＮＲＺデータビット同
期に用いることができる。
【００２５】第３に、簡単な論理素子で構成されている
ため、集積化が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本実施例の動作を示すタイミング図である。
【符号の説明】
Ｕ１ ＯＲ及びＮＯＲゲート Ｕ２，Ｕ３ Ｄ型フリップフロップ Ｕ４，Ｕ５ 排他的ＯＲ及びＮＯＲゲート Ｕ６，Ｕ７ ＮＯＲゲート Ｕ８，Ｕ９ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/08 Ａ (72)発明者 ボム チヨル リー 大韓民国 デージヨン ドンク ヨンウン ドン ジユーゴン アパートメント 201 −205 (72)発明者 クウオン チヨル パク 大韓民国 デージヨン ソーグ ドリヨン ドン タウン ハウス ３−103

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＶＣＯまたは位相制御回路のクロックパ
    ルスを同相及び逆相クロックパルスで発生させる同相及
    び逆相クロックパルス発生手段と、 入力されたＮＲＺデータを前記同相及び逆相クロックパ
    ルス発生手段の同相及び逆相クロックパルスによりリタ
    イミングするリタイミング手段と、 前記同相及び逆相クロックパルス発生手段の同相クロッ
    クパルスでリタイミングされたＮＲＺデータと前記入力
    ＮＲＺデータとの位相差を抽出して同相及び逆相で出力
    する位相偏差抽出手段と、 前記同相及び逆相クロックパルス発生手段の同相クロッ
    クパルスでリタイミングされたＮＲＺデータと逆相クロ
    ックパルスでリタイミングされたデータとの位相差を抽
    出して同相及び逆相で出力する基準位相抽出手段と、 前記位相偏差抽出手段及び前記基準位相抽出手段の出力
    に接続され、リタイミングするクロックパルス遷移の位
    相よりデータのビット間隔中央の位相が遅れるとき、位
    相差をディジタル的に出力する前進位相パルス発生手段
    と、 前記位相偏差抽出手段及び前記基準位相抽出手段の出力
    に接続され、リタイミングするクロックパルス遷移の位
    相よりデータのビット間隔中央の位相が先立つとき、位
    相差をディジタル的に出力する後進位相パルス発生手段
    とを備え、 前記位相偏差抽出手段の出力と前記基準位相抽出手段の
    出力を互いに比較して、位相をアナログ的に検出するの
    みならず、前記前進位相パルス発生手段と前記後進位相
    パルス発生手段でディジタル的に位相を検出することが
    できるようにしたことを特徴とするビット同期のための
    アナログ及びディジタル位相検出器。
  2. 【請求項２】 請求項１において、前記リタイミング手
    段は二つの第１，第２フリップフロップを含んでおり、
    該第１フリップフロップには前記同相及び逆相クロック
    パルス発生手段の同相クロックパルスをそのクロック入
    力端子に入力させ、そのデータ入力端子にはデータを入
    力させ、該第２フリップフロップにはそのクロック入力
    端子に前記同相及び逆相クロックパルス発生手段の逆相
    クロックパルスを入力させ、そのデータ入力端子には入
    力ＮＲＺデータを入力させ、前記位相偏差抽出手段は排
    他的ＯＲゲート及びＮＯＲゲートを含んでおり、排他的
    ＯＲゲート及びＮＯＲゲート入力には前記第１フリップ
    フロップの出力と入力ＮＲＺデータを入力させ、前記基
    準位相抽出手段は排他的ＯＲゲート及びＮＯＲゲートを
    含んでおり、排他的ＯＲ及びＮＯＲゲートの入力には前
    記第１フリップフロップの出力と前記第２フリップフロ
    ップの出力を入力させ、前記前進位相パルス発生手段は
    ＮＯＲゲートを含んでおり、該ＮＯＲゲートの入力には
    前記位相偏差抽出手段の排他的ＯＲ及びＮＯＲゲートの
    排他的ＮＯＲ出力と前記基準位相抽出手段の排他的ＯＲ
    及びＮＯＲゲートの排他的ＮＯＲ出力を入力させ、前記
    後進位相パルス発生手段はＮＯＲゲートを含んでおり、
    該ＮＯＲゲートの入力には前記位相偏差抽出手段の排他
    的ＯＲ及びＮＯＲゲートの排他的ＯＲ出力と前記基準位
    相抽出手段の排他的ＯＲ及びＮＯＲゲートの排他的ＮＯ
    Ｒの出力を入力させることを特徴とするビット同期のた
    めのアナログ及びディジタル位相検出器。
  3. 【請求項３】 請求項１において、前記リタイミング手
    段は二つの第１，第２フリップフロップを含んでおり、
    該第１フリップフロップには前記同相及び逆相クロック
    パルス発生手段の同相クロックパルスをそのクロック入
    力端子に入力させ、そのデータ入力端子には入力データ
    を入力させ、該第２フリップフロップにはそのクロック
    入力端子に前記同相及び逆相クロックパルス発生手段の
    逆相クロックパルスを入力させ、そのデータ入力端子に
    は入力ＮＲＺデータを入力させ、前記位相偏差抽出手段
    は排他的ＯＲ及びＮＯＲゲートを含んでおり、排他的Ｏ
    Ｒ及びＮＯＲゲート入力には前記第１フリップフロップ
    の出力と入力ＮＲＺデータを入力させ、前記基準位相抽
    出手段は排他的ＯＲ及びＮＯＲゲートを含んでおり、排
    他的ＯＲ及びＮＯＲゲートの入力には前記第１フリップ
    フロップの出力と前記第２フリップフロップの出力を入
    力させ、前記前進位相パルス発生手段はＡＮＤゲートを
    含んでおり、ＡＮＤゲートの入力には前記位相偏差抽出
    手段の排他的ＯＲ及びＮＯＲゲートの排他的ＯＲ出力と
    前記基準位相抽出手段の排他的ＯＲ及びＮＯＲゲートの
    排他的ＯＲ出力と前記基準位相抽出手段の排他的ＮＯＲ
    の出力を入力させ、前記後進位相パルス発生手段はＡＮ
    Ｄゲートを含んでおり、ＡＮＤゲートの入力には前記位
    相偏差抽出手段の排他的ＯＲ及びＮＯＲゲートの排他的
    ＮＯＲ出力と前記基準位相抽出手段の排他的ＯＲの出力
    を入力させることを特徴とするビット同期のためのアナ
    ログ及びディジタル位相検出器。
JP10590791A 1990-05-11 1991-05-10 位相検出器 Expired - Lifetime JPH0813034B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1990-6752 1990-05-11
KR1019900006752A KR930000695B1 (ko) 1990-05-11 1990-05-11 비트 동기를 위한 아날로그 및 디지틀 위상 검출기

Publications (2)

Publication Number Publication Date
JPH0575589A true JPH0575589A (ja) 1993-03-26
JPH0813034B2 JPH0813034B2 (ja) 1996-02-07

Family

ID=19298945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10590791A Expired - Lifetime JPH0813034B2 (ja) 1990-05-11 1991-05-10 位相検出器

Country Status (3)

Country Link
US (1) US5233636A (ja)
JP (1) JPH0813034B2 (ja)
KR (1) KR930000695B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506874A (en) * 1993-11-01 1996-04-09 Texas Instruments Incorporated Phase detector and method
US5485484A (en) * 1993-12-21 1996-01-16 Unisys Corporation Digitally implemented phase and lock indicators for a bit synchronizer
GB2293725B (en) * 1994-07-22 1999-02-10 Int Maritime Satellite Organiz Satellite communication method and apparatus
US5917356A (en) * 1995-09-11 1999-06-29 International Business Machines Corp. Three state phase detector
KR0153952B1 (ko) * 1995-12-16 1998-11-16 양승택 고속 디지털 데이터 리타이밍 장치
US5712580A (en) * 1996-02-14 1998-01-27 International Business Machines Corporation Linear phase detector for half-speed quadrature clocking architecture
JP3506917B2 (ja) * 1998-07-30 2004-03-15 シャープ株式会社 位相比較器
US6577694B1 (en) * 1999-11-08 2003-06-10 International Business Machines Corporation Binary self-correcting phase detector for clock and data recovery
JP2003163592A (ja) * 2001-11-26 2003-06-06 Mitsubishi Electric Corp 位相比較器およびそれを用いたクロック発生回路
US20040114702A1 (en) * 2002-12-12 2004-06-17 International Business Machines Corporation Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor
US10644710B2 (en) 2018-08-21 2020-05-05 Electronics And Telecommunications Research Institute Electronic circuit for adjusting phase of clock

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5819056A (ja) * 1981-07-28 1983-02-03 Nec Corp クロツク再生回路
JPS5919456A (ja) * 1982-07-24 1984-01-31 Pioneer Electronic Corp クロツク再生回路
JPS62230242A (ja) * 1986-03-31 1987-10-08 Yokogawa Electric Corp ノンリタ−ンゼロデ−タ受信回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4222009A (en) * 1978-11-02 1980-09-09 Sperry Corporation Phase lock loop preconditioning circuit
US4371975A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation Sampling NRZ data phase detector
US4371974A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation NRZ Data phase detector
US4380815A (en) * 1981-02-25 1983-04-19 Rockwell International Corporation Simplified NRZ data phase detector with expanded measuring interval
US4400664A (en) * 1981-05-26 1983-08-23 Motorola, Inc. Digital phase detector
US4535459A (en) * 1983-05-26 1985-08-13 Rockwell International Corporation Signal detection apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5819056A (ja) * 1981-07-28 1983-02-03 Nec Corp クロツク再生回路
JPS5919456A (ja) * 1982-07-24 1984-01-31 Pioneer Electronic Corp クロツク再生回路
JPS62230242A (ja) * 1986-03-31 1987-10-08 Yokogawa Electric Corp ノンリタ−ンゼロデ−タ受信回路

Also Published As

Publication number Publication date
KR910021039A (ko) 1991-12-20
KR930000695B1 (ko) 1993-01-29
US5233636A (en) 1993-08-03
JPH0813034B2 (ja) 1996-02-07

Similar Documents

Publication Publication Date Title
US6411665B1 (en) Phase locked loop clock extraction
US4380815A (en) Simplified NRZ data phase detector with expanded measuring interval
US4527277A (en) Timing extraction circuit
EP0502739A2 (en) NRZ clock and data recovery system employing phase lock loop
JPS60227541A (ja) ディジタルｐｌｌ回路
US5491729A (en) Digital phase-locked data recovery circuit
US5159279A (en) Apparatus and method for detecting out-of-lock condition in a phase lock loop
KR930007716B1 (ko) 비트 동기를 위한 디지틀 위상 검출기
US7184512B2 (en) Phase locked loop circuit and optical communications receiving apparatus
JPH0575589A (ja) ビツト周期のためのアナログ及びデイジタル位相検出器
KR950008461B1 (ko) Nrz 데이터 비트 동기 장치
JP2002198808A (ja) Ｐｌｌ回路および光通信受信装置
JPH0624353B2 (ja) Ｎｒｚビット同期方式の周波数および位相検出回路
US20040196106A1 (en) Cdr lock detector with hysteresis
US6970020B1 (en) Half-rate linear quardrature phase detector for clock recovery
JP3617456B2 (ja) Ｐｌｌ回路および光通信受信装置
JP3553753B2 (ja) パルス信号復調用ｐｌｌ装置
JP3239543B2 (ja) 位相比較回路
US5235290A (en) Method and apparatus for smoothing out phase fluctuations in a monitored signal
JP2002246902A (ja) 位相比較器および同期信号抽出装置
KR100272576B1 (ko) 클럭복원을위한위상비교장치
JP2536428B2 (ja) 同期検出回路
JP2919153B2 (ja) ディジタルｐｌｌ回路
JPH0744533B2 (ja) デ−タ抜取クロツク発生回路
JP3067568B2 (ja) クロック抽出回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960726

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080207

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090207

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090207

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100207

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100207

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110207

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110207

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120207

Year of fee payment: 16

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120207

Year of fee payment: 16