JP2585432B2 - ビット位相同期回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ伝送装置一般、例えば交換機通話路
装置にて使用されるビット位相同期回路に係り、特にラ
ンダムな位相で入出力されるシリアルデータ信号を、そ
の入出力に先立って装置内システムクロックにビット位
相同期せしめたうえ入出力するためのビット位相同期回
路、更にはこれを具備してなるデータ伝送装置に関する
ものである。

〔従来の技術〕

例えば交換機の通話路装置には、ランダムな位相で入
力されるデータ信号各々を装置内システムクロックによ
って信号再生すべくそれら信号各々の位相を調整するた
めのビット位相同期回路が装備されるようになってい
る。

ここで従来技術によるビット位相同期回路について説
明すれば、第９図はその具体的な構成を、また、第10図
はその一例での要部入出力信号波形を示したものであ
る。これによる場合、装置の内部、あるいは外部からの
データ信号は遅延ゲート1,2で順次遅延されることによ
って新たに２種類のデータ信号が作成されるようになっ
ている。これらは元のデータ信号とともにＤ型フリップ
フロップ（以下、単にF/Fと称す）３〜５にセレクタ11
からのクロックCK1,CK2,▲▼，▲▼によっ
て順次セットされるようになっている。クロックCK1,CK
2各々をインバータ9,10によって反転することによって
は、クロック▲▼，▲▼が得られているも
のであるが、それらデータ信号がF/F3〜５にセットされ
る度に、排他的論理和ゲート７ではF/F3,4各々からのＱ
出力が、また、排他的論理和ゲート８ではF/F4,5各々か
らのＱ出力が排他的論理和されているものである。位相
制御回路12ではそれら排他的論理和結果としてＱ出力が
すべて同一の信号状態として得られたならば、その際で
のクロックをビット位相同期用として選択するようにな
っているものである。第10図より判るように、本例では
クロック▲▼が選択された場合が示されている。
一方、F/F4のＱ出力はまたクロックCK1によってF/F6に
セットされ、そのＱ出力が出力データ信号として得られ
るようになっているものである。

なお、従来技術に係るビット位相同期回路に関連する
ものとしては、論文「フレーム同期技術を用いた広帯域
時分割スイッチLSI」（昭和63年電子情報通信学会秋期
全国大会（Ｂ−141））が挙げられる。

〔発明が解決しようとする課題〕

ところで、高精細な信号、例えば映像情報を交換する
ような場合、信号速度は実に数百Mb/s〜数Gb/sといった
具合に超高速となってしまい不具合が生じるようにな
る。というのは、超高速の信号に対しビット位相同期が
採られる場合には、信号のパルス幅が数nsしかなく多相
のクロックを作成するのが困難であるからである。ま
た、最適なクロック（先の例ではクロック▲▼）
が選択された後、システムクロック（先の例ではクロッ
クCK1）によって打抜く際に出力用F/F（先の例ではF/F
6）でのセットアップ時間が保証されず、これがために
安定な動作が期待し得ないものとなっている。

本発明の目的は、超高速な信号に対しても安定なビッ
ト位相同期動作が期待し得るビット位相同期回路を供す
るにある。更に本発明の目的は、より安定にビット位相
同期状態を維持し得るビット位相同期回路、更にまた超
高速なデータ信号に対してもビット位相同期動作を行な
い得るデータ伝送装置を供するにある。

〔課題を解決するための手段〕

上記目的は、任意位相で入力されるデータ信号を、こ
の信号の最小パルス幅を周期としてもつシステムクロッ
クに位相同期させるべく、そのデータ信号をその最小パ
ルス幅のほぼ1/n（n:2以上の整数）相当の一定時間単位
に順次遅延せしめｎ種のデータ信号を作成する一方、こ
れらデータ信号の何れか一つを順次選択する度にその信
号の信号状態の変化時点と、システムクロックの立上
り、立下り時点との位相関係を判定し、もしも一定の位
相関係にある場合にはビット位相同期状態にあるものと
して、その際でのデータ信号を選択しつつシステムクロ
ックの立上り、あるいは立下りでそのデータ信号を打抜
くようにするが、そのような位相関係にない場合には、
選択すべきデータ信号を更新したうえ同様に位相関係を
判定すべく構成することで達成される。更に本発明の目
的は、一定回数ビット位相の非同期状態が連続した場合
のみデータ信号の選択を更新することで達成される。更
にまた本発明の目的は、データ伝送装置における入出力
信号線対応に、上記の如く構成されたビット位相同期回
路を具備せしめることで達成される。

〔作用〕

任意位相で入力されるデータ信号は順次遅延されるこ
とによって複数種類のデータ信号が作成されるが、これ
らデータ信号を順次選択する度にそのデータ信号の状態
変化時点と、システムクロックの立上り、立下り時点と
の時間関係を判定されるようになっているものである。
一定の時間関係が成立する場合には、その際でのデータ
信号を継続的に選択しつつこれをシステムクロックによ
って打抜くようにするものである。また、もしもそうで
ない場合には、データ信号を更新したうえ同様にして時
間関係が判定されるものである。一定の時間関係が成立
している間にその関係が成立しなくなれば、選択すべき
データ信号を更新したうえ時間関係を再度判定すればよ
いものである。その際一定回数連続して時間関係が成立
しないことを以て初めてデータ信号の更新を行なうよう
にする場合は、ビット位相同期動作の安定化が図れるも
のである。このようなビット位相同期回路を入出力信号
線対応に設ける場合には、それら信号線上でのデータ信
号は容易にシステムクロックにビット位相同期され得る
データ伝送装置が得られるものである。

〔実施例〕

以下、本発明を第１図から第８図により説明する。

先ず第１図により本発明によるビット位相同期回路の
基本的な態様での構成について説明すれば、その全体は
データ選択出力部20、信号状態変化点検出部21、データ
・クロック位相差検出部22、データ選択制御部23および
データ出力部24よりなるものとなっている。図示のよう
に入力データ信号はデータ選択出力部20で一定時間単位
に遅延されたうえ、その入力データ信号か、遅延された
入力データ信号の何れかがセレクタ20−４より選択的に
出力されるものとなっている。本例では入力データ信号
のその最小パルス幅は遅延ゲート20−１〜20−３によっ
てほぼτ/4（τ：最小パルス幅）単位に順次遅延されて
いる場合を示す。また、信号状態変化点検出部21ではデ
ータ選択出力部20よりのデータ信号の状態変化が検出さ
れるようになっている。本例ではそのデータ信号は遅延
ゲート21−１で僅かに遅延されたうえ元のデータ信号と
排他的論理和ゲート21−２で排他的論理和されることに
よって、その状態が検出されるようになっている。ゲー
タ・クロック位相差検出部22ではまたRS−F/F22−５が
アンドゲート22−１によってセット可とされているとと
もに、アンドゲート22−４によってリセットされるもの
となっている。即ち、信号状態変化点検出部21からの変
化点検出信号は反転システムクロック▲▼が“H"状
態にある間のみ、アンドゲート22−１を介しRS−F/F22
−５をセットしているものである。また、アンドゲート
22−４ではシステムクロックCKと、遅延ゲート22−2,22
−３を介されたシステムクロックCKとが論理積されるこ
とによって、システムクロックCKの“H"状態後半部にお
いてRS−F/F22−５は強制的にリセットされるようにな
っているものである。結局、RS−F/F22−５がセットさ
れた場合には、そのＱ出力をしてデータ選択制御部23で
はアンドゲート23−１を介しカウンタ23−２がシステム
クロックCKによって１カウントアップされ、この結果デ
ータ選択出力部20より出力されるデータ信号は更に一定
時間遅延されたものに更新されるものである。

さて、第２図はその構成での要部の一例での入出力信
号波形を示すが、これによって非ビット位相同期状態よ
りビット位相同期状態に至るまでの動作について以下説
明する。その前に非ビット位相同期状態、ビット位相同
期状態について説明すれば、以下のようである。

非ビット位相同期状態：システムクロックCKがデータ
区間の端部を打抜くような場合であり、ジッタなどの波
形歪が存在する場合には頻度大にして誤動作する状態を
いう。

ビット位相同期状態：システムクロックCKがデータ区
間のほぼ中央部を打抜く場合であり、ジッタなどが存在
する場合でも誤動作しない状態をいう。

ここで動作について第２図を参照しつつ具体的に説明
すれば、先ず入力データ信号自体が選択出力されている
場合を想定すれば、この場合でのこれのシステムクロッ
クCKとの位相関係は図に示すようである。したがって、
信号状態変化点検出部21からは変化点検出信号が反転シ
ステムクロック▲▼が“H"状態の間に得られること
から、アンドゲート22−１を介しRS−F/F22−５はセッ
トされることになる。その後このF/F22−５はアンドゲ
ート22−４によってリセットされる結果、そのF/F22−
５のＱ出力をゲート制御信号として、アンドゲート23−
１からのシステムクロックCKによってカウンタ23−２が
１カウントアップされることによって、データ選択出力
部20からは次に遅延ゲート20−１からのデータ信号が選
択出力されることになるものである。このデータ信号に
対する変化点検出信号は反転システムクロック▲▼
の“Ｌ状態”の間に得られることから、結局RS−F/F22
−５は何等セットされることはなく、データ選択出力部
20からのデータ信号もそのまま遅延ゲート20−１からの
ものが継続的に出力されるものである。この状態ではデ
ータ選択出力部20からのデータ信号は遅延ゲート24−１
を介する反転システムクロック▲▼によってF/F24
−２にセットされることになるが、そのセットタイミン
グはほぼデータ区間の中央部になっていることが知れ
る。セットタイミングがこのように設定される場合に
は、多少のジッタが存在しようとも何等それに影響され
ることなく確実にデータを抽出し得るものである。この
ような状態でもしもビット位相同期状態が外れるような
場合には、データ選択出力部20でのデータ信号の更新が
再び行なわれることによって、ビット位相同期化が図ら
れるものである。因みに、本例ではシステムクロックCK
の立下りで打抜かれることによって出力データ信号が得
られているが、システムクロックCKのデューティ比が一
般に一定でない場合を考慮すれば、適当なタイミングよ
り打抜きタイミングが作成されればよいものとなってい
る。例えばそのデューティ比が大きく立下りでは間に合
わない場合には、その立上りを適当に遅延せしめること
によって打抜きタイミングを作成すればよいものであ
る。

第３図、第４図は他の態様での構成と動作を示したも
のである。これの第１図に示すものとの実質的な相違は
データ・クロック位相差検出部での構成のみであり、他
は先の場合に同様となっている。図に示すように、信号
状態変化点検出部21からの変化点検出信号はデータ・ク
ロック位相差検出部25としてのF/Fにデータとして入力
され、システムクロックCKの立上りでセットされるよう
になっている。即ち、その立上り直前より少なくともそ
の立上り時点を含むようにして変化点検出信号が得られ
ている場合には、ビット位相同期状態にあると判断され
るようになっているものである。F/Fがセットされた場
合には、アンドゲート23−１が抑えられることによって
先の場合と同様に機能するものである。しかも、この場
合にはシステムクロックの立下りはデータ区間のほぼ中
央部に存在することから、遅延ゲートを要することなく
その立下り時点でデータ選択出力部20からのデータ信号
はデータ出力部26にセットされ得るものとなっている。

更に第５図、第６図は異なる他の態様での構成と動作
を示したものである。この態様での構成は先の場合と同
様な考えにもとづくものであり、システムクロックCKと
変化点検出信号との関係が逆転されていることを除けば
先の場合とほぼ同様に動作するものとなっている。即
ち、データ・クロック位相差検出部27においては、シス
テムクロックCKの立上りが遅延ゲート27−１、インバー
タ27−２およびアンドゲート27−３によって検出された
うえ、データとしてF/F27−４に変化点検出信号によっ
てセットされるようになっている。変化点検出信号を基
準としてシステムクロックCKの位相が判定されているも
のである。もしも、F/F27−４がセットされた場合に
は、その出力をしてアンドゲート23−１が抑えられる
ようになっているものである。ただ、この場合にはシス
テムクロックCKの立下りはデータ区間のほぼ中央部より
も前方に位置していることから、第１図に示すデータ出
力部24がデータ出力部として用いられているが、遅延ゲ
ート24−１での遅延量は若干少なめに設定されるように
なっている。

第７図、第８図は、安定化保護回路を具備してなるビ
ット位相同期回路の構成とその動作を示したものであ
る。図示のように、データ・クロック位相差検出部22と
データ選択制御部23との間に、安定化保護回路28が新た
に設けられたものとなっている。これによりビット位相
同期動作の安定化が図られるものである。即ち、３つの
F/F28−１〜28−３よりなるシフトレジスタはカウンタ
として機能しており、F/F22−５より連続的に３回に亘
って非ビット位相同期状態である旨の出力があった場合
には、アンドゲート28−４によってその旨が検出される
ようになっている。この検出後はデータ選択出力部20で
データ信号の更新がビット位相同期状態になるまでの間
順次行なわれるものである。一旦ビット位相同期状態に
なればデータ信号の更新は停止されるが、ビット位相同
期がその後外れたとしても直ちにはデータ信号の更新は
行なわれないものとなっている。３回連続的に非ビット
位相同期状態であることが検出されて初めてデータ信号
の更新が行なわれるようになっているものである。こう
なれば、フレーム同期動作での後方保護動作は行なわれ
ていないにしても、前方保護動作は行なわれているもの
である。

以上本発明によるビット位相同期回路について説明し
たが、このような回路は一般にデータ伝送装置に適用化
となっている。送受信、あるいは中継機能を有するデー
タ伝送装置における入出力信号線対応にビット位相同期
回路を具備せしめる場合は、装置外部、装置内部からの
高速データ信号は装置内システムクロックに確実に位相
同期せしめられたうえ入出力され得るものである。

従来にあっては、ビット位相同期回路を複数取入れて
LSI化する際に、多相クロックを作成したうえこの中か
らビット位相同期回路対応に最適なクロックが選定さ
れ、更にこれをシステムクロックによって打ち直すこと
によって、ビット位相同期回路各々の出力はシステムク
ロックに揃えられていたものであるが、本発明による場
合このようなことは不要となっている。本発明によるビ
ット位相同期回路はただ１種類のシステムクロックによ
って動作し、しかもその構成は簡単容易とされ、全ての
帯域信号のビット位相同期回路に適用し得るものとなっ
ている。特に、多相クロックの作成が困難である一方で
は、構成の簡単化が必要とされる数十Mb/s以上の高速信
号に効果あるものとなっている。

〔発明の効果〕

以上説明したように、請求項１による場合は、超高速
な信号に対しても安定にビット位相同期動作を行ない
得、請求項２による場合はまた、ただ１種類のシステム
クロックによってビット位相同期し得ることになる。更
に請求項３による場合は、より安定にビット位相同期状
態を維持し得、更にまた請求項４による場合、データ伝
送装置では入出力信号線上を伝送されている超高速信号
を確実にビット位相同期化し得ることになる。

【図面の簡単な説明】

第１図，第２図は、本発明によるビット位相同期回路の
第１の態様での構成とその動作を示す図、第３図，第４
図は、同じく第２の態様での構成とその動作を示す図、
第５図，第６図は、同じく第３の態様での構成とその動
作を示す図、第７図，第８図は、安定化保護回路を具備
してなる、本発明によるビット位相同期回路の構成とそ
の動作を示す図、第９図，第10図は、従来技術に係るビ
ット位相同期回路の構成とその動作を示す図である。 20…データ選択出力部、21…信号状態変化点検出部、2
2,25,27…データ・クロック位相差検出部、23…データ
選択制御部、24,26…データ出力部、28…安定化保護回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 桜井 登志也 神奈川県横浜市戸塚区戸塚町180番地 日立通信システム株式会社内 (56)参考文献 特開 昭54−54563（ＪＰ，Ａ) 特開 昭64−36142（ＪＰ，Ａ) 特開 昭59−63835（ＪＰ，Ａ) 特開 昭56−61851（ＪＰ，Ａ) 特開 昭49−11008（ＪＰ，Ａ) 特開 平２−107036（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】任意の位相で入力されるデータ信号を前記
   データ信号の最小パルス幅を周期とするシステムクロッ
   クに位相同期させるビット位相同期回路において、 前記データ信号を遅延させる複数の遅延回路と選択回路
   とからなり、前記データ信号および前記複数の遅延回路
   出力であるそれぞれ位相の異なるデータ信号のいずれか
   を選択して出力するデータ出力選択回路と、 前記データ出力選択回路の出力および前記出力を遅延回
   路で遅延させた信号を入力とする排他的論理和回路によ
   り前記データ出力選択回路から出力されるデータ信号の
   状態変化を示すパルスを作成する変化点検出回路と、 論理積回路とセットリセット形フリップフロップ回路か
   らなり、前記パルスと前記システムクロックを入力し前
   記システムクロックの所定の位相において前記データの
   変化を検出した場合に、前記システムクロックの周期内
   で所定の幅のウィンドウパルスを出力する位相差検出回
   路と、 論理積回路とカウンタ回路からなり、前記ウィンドウパ
   ルスとシステムクロックの論理積を動作クロックとして
   前記カウンタを動作させ前記選択回路の選択入力として
   前記データ出力選択回路の出力を選択制御するデータ選
   択制御回路とで構成され、 前記変化点検出回路が前記データ信号の状態変化を検出
   すると前記カウンタを動作させて前記データ出力選択回
   路の出力を順次切替え、前記順次切替により前記変化点
   検出回路がデータ信号状態の非変化を検出すると前記カ
   ウンタの動作を停止することにより、前記任意の位相で
   入力されるデータ信号をシステムクロックに非同期状態
   から同期状態に引き込み動作することを特徴とするビッ
   ト位相同期回路。