JPH0353629A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH0353629A JPH0353629A JP1187368A JP18736889A JPH0353629A JP H0353629 A JPH0353629 A JP H0353629A JP 1187368 A JP1187368 A JP 1187368A JP 18736889 A JP18736889 A JP 18736889A JP H0353629 A JPH0353629 A JP H0353629A
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- JP
- Japan
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- data
- signal
- bit phase
- section
- system clock
- Prior art date
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- 230000005540 biological transmission Effects 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 230000003111 delayed effect Effects 0.000 claims description 7
- 238000004080 punching Methods 0.000 claims description 5
- 230000006641 stabilisation Effects 0.000 claims description 5
- 238000011105 stabilization Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000013524 data verification Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ伝送装置一般、例えば交換機通話路装
置にて使用されるビット位相同期回路に係り、特にラン
ダムな位相で入出力されるシリアルデータ信号を、その
入出力に先立って装置内システムクロックにビット位相
同期せしめたうえ入出力するためのビット位相同期回路
、更にはこれを具備してなるデータ伝送装置に関するも
のである。
置にて使用されるビット位相同期回路に係り、特にラン
ダムな位相で入出力されるシリアルデータ信号を、その
入出力に先立って装置内システムクロックにビット位相
同期せしめたうえ入出力するためのビット位相同期回路
、更にはこれを具備してなるデータ伝送装置に関するも
のである。
例えば交換機の通話路装置には、ランダムな位相で入力
されるデータ信号各々を装置内システムクロックによっ
て信号再生すべくそれら信号各々の位相を調整するため
のビット位相同期回路が装備されるようになっている。
されるデータ信号各々を装置内システムクロックによっ
て信号再生すべくそれら信号各々の位相を調整するため
のビット位相同期回路が装備されるようになっている。
ここで従来技術によるビット位相同期回路について説明
すれば、第9図はその具体的な構成を、また、第10図
はその一例での要部入出力信号波形を示したものである
。これによる場合、装置の内部、あるいは外部からのデ
ータ信号は遅延ゲート1,2で順次遅延されることによ
って新たに2種類のデータ信号が作成されるようになっ
ている。
すれば、第9図はその具体的な構成を、また、第10図
はその一例での要部入出力信号波形を示したものである
。これによる場合、装置の内部、あるいは外部からのデ
ータ信号は遅延ゲート1,2で順次遅延されることによ
って新たに2種類のデータ信号が作成されるようになっ
ている。
これらは元のデータ信号とともにD型フリップフロップ
(以下、単にF/Fと称す)3〜5にセレクタ11から
のクロックCKI,CK2,CKI,GK2によって順
次セットされるようになっている。クロックCKI,C
K2各/rをインバータ9,10によって反転すること
によっては、クロックCKI,GK2が得られているも
のであるが、それらデータ信号がF/F3〜5にセット
される度に、排他的論理和ゲート7ではF/F3,4各
々からのQ出力が、また、排他的論理和ゲート8ではF
/F4,5各々からのQ出力が排他的論理和されている
ものである。位相制御回路12ではそれら排他的論理和
結果としてQ出力がすべて同一の信号状態として得られ
たならば、その際でのクロックをビット位相同期用とし
て選択するようになっているものである。第10図より
判るように、本例ではクロックGK2が選択された場合
が示されている。一方、F/F4のQ出力はまたクロッ
クCKIによってF/F6にセットされ,そのQ出力が
出力データ信号として得られるようになっているもので
ある。
(以下、単にF/Fと称す)3〜5にセレクタ11から
のクロックCKI,CK2,CKI,GK2によって順
次セットされるようになっている。クロックCKI,C
K2各/rをインバータ9,10によって反転すること
によっては、クロックCKI,GK2が得られているも
のであるが、それらデータ信号がF/F3〜5にセット
される度に、排他的論理和ゲート7ではF/F3,4各
々からのQ出力が、また、排他的論理和ゲート8ではF
/F4,5各々からのQ出力が排他的論理和されている
ものである。位相制御回路12ではそれら排他的論理和
結果としてQ出力がすべて同一の信号状態として得られ
たならば、その際でのクロックをビット位相同期用とし
て選択するようになっているものである。第10図より
判るように、本例ではクロックGK2が選択された場合
が示されている。一方、F/F4のQ出力はまたクロッ
クCKIによってF/F6にセットされ,そのQ出力が
出力データ信号として得られるようになっているもので
ある。
なお、従来技術に係るビット位相同期回路に関連するも
のとしては,論文rフレーム同期技術を広 用いた高帯域時分割スイッチLSIJ (昭和6−3
年電子情報通信学会秋期全国大会(B−141))が挙
げられる。
のとしては,論文rフレーム同期技術を広 用いた高帯域時分割スイッチLSIJ (昭和6−3
年電子情報通信学会秋期全国大会(B−141))が挙
げられる。
ところで、高精細な信号、例えば映像情報を交換するよ
うな場合、信号速度は実に数百Mb/s〜数G b/s
といった具合に超高速となってしまい不具合が生じるよ
うになる。というのは、超高速の信号に対しビット位相
同期が採られる場合には,信号のパルス幅が数ns L
/かなく多相のクロックを作成するのが困難であるから
である。また、最適なクロック(先の例ではクロックC
K2)が選択された後、システムクロック(先の例では
クロックCKI)によって打抜く際に出力用F/F(先
の例ではF/F6)でのセットアップ時間が保証されず
、これがために安定な動作が期待し得ないものとなって
いる。
うな場合、信号速度は実に数百Mb/s〜数G b/s
といった具合に超高速となってしまい不具合が生じるよ
うになる。というのは、超高速の信号に対しビット位相
同期が採られる場合には,信号のパルス幅が数ns L
/かなく多相のクロックを作成するのが困難であるから
である。また、最適なクロック(先の例ではクロックC
K2)が選択された後、システムクロック(先の例では
クロックCKI)によって打抜く際に出力用F/F(先
の例ではF/F6)でのセットアップ時間が保証されず
、これがために安定な動作が期待し得ないものとなって
いる。
本発明の目的は、超高速な信号に対しても安定なビット
位相同期動作が期待し得るビット位相同期回路を供する
にある。更に本発明の目的は、より安定にビット位相同
期状態を維持し得るビット位相同期回路、更にまた超高
速なデータ信診に対してもビット位相同期動作を行ない
得るデータ伝送装置を供するにある。
位相同期動作が期待し得るビット位相同期回路を供する
にある。更に本発明の目的は、より安定にビット位相同
期状態を維持し得るビット位相同期回路、更にまた超高
速なデータ信診に対してもビット位相同期動作を行ない
得るデータ伝送装置を供するにある。
上記目的は、任意位相で入力されるデータ信号を、この
信号の最小パルス幅を周期としてもつシステムクロック
に位相同期させるべく、そのデータ信号をその最小パル
ス幅のほぼ1/n(n:2以上の整数)相当の一定時間
単位に順次遅延せしめn種のデータ信号を作成する一方
、これらデータ信号の何れか一つを順次選択する度にそ
の信号の信号状態の変化時点と、システムクロックの立
上り、立下り時点との位相関係を判定し,もしも一定の
位相関係にある場合にはビット位相同期状態にあるもの
として,その際でのデータ信号を選択しつつシステムク
ロックの立上り、あるいは立下りでそのデータ信号を打
抜くようにするが、そのような位相関係にない場合には
、選択すべきデータ信号を更新したうえ同様に位相関係
を判定すべく構成することで達成される。更に本発明の
目的は、一定回数ビット位相の非同期状態が連続した場
合のみデータ信号の選択を更新することで達成される。
信号の最小パルス幅を周期としてもつシステムクロック
に位相同期させるべく、そのデータ信号をその最小パル
ス幅のほぼ1/n(n:2以上の整数)相当の一定時間
単位に順次遅延せしめn種のデータ信号を作成する一方
、これらデータ信号の何れか一つを順次選択する度にそ
の信号の信号状態の変化時点と、システムクロックの立
上り、立下り時点との位相関係を判定し,もしも一定の
位相関係にある場合にはビット位相同期状態にあるもの
として,その際でのデータ信号を選択しつつシステムク
ロックの立上り、あるいは立下りでそのデータ信号を打
抜くようにするが、そのような位相関係にない場合には
、選択すべきデータ信号を更新したうえ同様に位相関係
を判定すべく構成することで達成される。更に本発明の
目的は、一定回数ビット位相の非同期状態が連続した場
合のみデータ信号の選択を更新することで達成される。
更にまた本発明の目的は、データ伝送装置における入出
力信号線対応に、上記の如く構成されたビット位相同期
回路を具備せしめることで達成される。
力信号線対応に、上記の如く構成されたビット位相同期
回路を具備せしめることで達成される。
任意位相で入力されるデータ信号は順次遅延されること
によって複数種類のデータ信号が作成されるが、これら
データ信号を順次選択する度にそのデータ信号の状態変
化時点と、システムクロックの立上り、立下り時点との
時間関係が判定されるようになっているものである。一
定の時間関係が成立する場合には,その際でのデータ信
号を継続的に選択しつつこれをシステムクロックによっ
て打抜くようにするものである。また、もしもそうでな
い場合には,データ信号を更新したうえ同様にして時間
関係が判定されるものである。一定の時間関係が成立し
ている間にその関係が成立しなくなれば、選択すべきデ
ータ信号を更新したうえ時間関係を再度判定すればよい
ものである。その際一定回数連続して時間関係が成立し
ないことを以て初めてデータ信号の更新を行なうように
する場合は、ビット位相同期動作の安定化が図れるもの
である。このようなビット位相同期回路を入出力信号線
対応に設ける場合には、それら信号線上でのデータ信号
は容易にシステムクロックにビット位相同期され得るデ
ータ伝送装置が得られるものである。
によって複数種類のデータ信号が作成されるが、これら
データ信号を順次選択する度にそのデータ信号の状態変
化時点と、システムクロックの立上り、立下り時点との
時間関係が判定されるようになっているものである。一
定の時間関係が成立する場合には,その際でのデータ信
号を継続的に選択しつつこれをシステムクロックによっ
て打抜くようにするものである。また、もしもそうでな
い場合には,データ信号を更新したうえ同様にして時間
関係が判定されるものである。一定の時間関係が成立し
ている間にその関係が成立しなくなれば、選択すべきデ
ータ信号を更新したうえ時間関係を再度判定すればよい
ものである。その際一定回数連続して時間関係が成立し
ないことを以て初めてデータ信号の更新を行なうように
する場合は、ビット位相同期動作の安定化が図れるもの
である。このようなビット位相同期回路を入出力信号線
対応に設ける場合には、それら信号線上でのデータ信号
は容易にシステムクロックにビット位相同期され得るデ
ータ伝送装置が得られるものである。
以下、本発明を第l図から第8図により説明する。
先ず第1図により本発明によるビット位相同期回路の基
本的な態様での構或について説明すれば、その全体はデ
ータ選択出力部20、信号状態変化点検出部21、デー
タ・クロック位相差検出部22、データ選択制御部23
およびデータ出力部24よりなるものとなっている.図
示のように入力データ信号はデータ選択出力部20で一
定時間単位に遅延されたうえ、その入力データ信号か、
遅延された入力データ信号の何れかがセレクタ20−4
より選択的に出力されるものとなっている。本例では入
力データ信号のその最小パルス幅は遅延ゲート20−1
〜20−3によってほぼτ/4(τ:最小パルス幅)単
位に順次遅延されている場合を示す。また、信号状態変
化点検出部21ではデータ選択出力部20よりのデータ
信号の状態変化が検出されるようになっている.本例で
はそのデータ信号は遅延ゲート21−lで僅かに遅延さ
れたうえ元のデータ信号と排他的論理和ゲート21−2
で排他的論理和されることによって、その状態が検出さ
れるようになっている。データ・クロック位相差検出部
22ではまたRS−F/F22−5がアンドゲート22
−1によってセット可とされているとともに、アンドゲ
ート22−4によってリセットされるものとなっている
。即ち、信号状態変化点検出部21からの変化点検出信
号は反転システムクロックCKが11 H I+状態に
ある間のみ,アンドゲー}−22−1を介しRS−F/
F22−5をセットしているものである。また、アンド
ゲート22−4ではシステムクロックCKと、遅延ゲー
ト22−2.22−3を介されたシステムクロックCK
とが論理積されることによって、システムクロックCK
の“H”状態後半部においてRS−F/F22−5は強
制的にリセットされるようになっているものである。
本的な態様での構或について説明すれば、その全体はデ
ータ選択出力部20、信号状態変化点検出部21、デー
タ・クロック位相差検出部22、データ選択制御部23
およびデータ出力部24よりなるものとなっている.図
示のように入力データ信号はデータ選択出力部20で一
定時間単位に遅延されたうえ、その入力データ信号か、
遅延された入力データ信号の何れかがセレクタ20−4
より選択的に出力されるものとなっている。本例では入
力データ信号のその最小パルス幅は遅延ゲート20−1
〜20−3によってほぼτ/4(τ:最小パルス幅)単
位に順次遅延されている場合を示す。また、信号状態変
化点検出部21ではデータ選択出力部20よりのデータ
信号の状態変化が検出されるようになっている.本例で
はそのデータ信号は遅延ゲート21−lで僅かに遅延さ
れたうえ元のデータ信号と排他的論理和ゲート21−2
で排他的論理和されることによって、その状態が検出さ
れるようになっている。データ・クロック位相差検出部
22ではまたRS−F/F22−5がアンドゲート22
−1によってセット可とされているとともに、アンドゲ
ート22−4によってリセットされるものとなっている
。即ち、信号状態変化点検出部21からの変化点検出信
号は反転システムクロックCKが11 H I+状態に
ある間のみ,アンドゲー}−22−1を介しRS−F/
F22−5をセットしているものである。また、アンド
ゲート22−4ではシステムクロックCKと、遅延ゲー
ト22−2.22−3を介されたシステムクロックCK
とが論理積されることによって、システムクロックCK
の“H”状態後半部においてRS−F/F22−5は強
制的にリセットされるようになっているものである。
結局、RS−F/F22−5がセットされた場合には、
そのQ出力をして・データ選択制御部23ではアンドゲ
ート23−工を介しカウンタ23−2がシステムクロッ
クGKによって1カウントアップされ、この結果データ
選択出力部20より出力されるデータ信号は更に一定時
間遅延されたものに更新されるものである。
そのQ出力をして・データ選択制御部23ではアンドゲ
ート23−工を介しカウンタ23−2がシステムクロッ
クGKによって1カウントアップされ、この結果データ
選択出力部20より出力されるデータ信号は更に一定時
間遅延されたものに更新されるものである。
さて、第2図はその構成での要部の一例での入出力信号
波形を示すが、これによって非ビット位相同期状態より
ビット位相同期状態に至るまでの動作について以下説明
する。その前に非ビット位相同期状態、ビット位相同期
状態について説明すれば、以下のようである. 非ビット位相同期状態:システムクロックCKがデータ
区間の端部を打抜くよう な場合であり、ジッタなどの波形歪 が存在する場合には頻度大にして誤 動作する状態をいう. ビット位相同期状態:システムクロックCKがデータ区
間のほぼ中央部を打抜く 場合であり、ジッダなどが存在する 場合でも誤動作しない状態をいう。
波形を示すが、これによって非ビット位相同期状態より
ビット位相同期状態に至るまでの動作について以下説明
する。その前に非ビット位相同期状態、ビット位相同期
状態について説明すれば、以下のようである. 非ビット位相同期状態:システムクロックCKがデータ
区間の端部を打抜くよう な場合であり、ジッタなどの波形歪 が存在する場合には頻度大にして誤 動作する状態をいう. ビット位相同期状態:システムクロックCKがデータ区
間のほぼ中央部を打抜く 場合であり、ジッダなどが存在する 場合でも誤動作しない状態をいう。
ここで動作について第2図を参照しつつ具体的に説明す
れば、先ず入力データ信号自体が選択出力されている場
合を想定すれば、この場合でのこれのシステムクロック
GKとの位相関係は図に示すようである.したがって,
信号状態変化点検出部2lからは変化点検出信号が反転
システムクロックCKが゛′H”状態の間に得られるこ
とから、アンドゲート22−1を介しRS−F/F22
−5はセットされることになる.その後このF/F22
−5はアンドゲート22−4によってリセットされる結
果、そのF/F22−5のQ出カをゲート制御信号とし
て、アンドゲート23−1からのシステムクロックCK
によってカウンタ23−2が1カウントアップされるこ
とによって、データ選択出力部20からは次に遅延ゲー
ト2o−1からのデータ信号が選択出力されることにな
るものである.このデータ信号に対する変化点検出信号
は反転システムクロックCKのaL状t’の間に得られ
ることから、結局RS−F/F22−5は何等セットさ
れることはなく、データ選択出方部20からのデータ信
号もそのまま遅延ゲート20−1からのものが継続的に
出力されるものである.この状態ではデータ選択出力部
2oからのデータ信号は遅延ゲート24−1を介する反
転システムクロックCKによってF/F24−2にセッ
トされることになるが、そのセットタイミングはほぼデ
ータ区間の中央部になっていることが知れる.セットタ
イミングがこのように設定される場合には、多少のジッ
ダが存在しようとも何等それに影響されることなく確実
にデータを抽出し得るものである。このような状態でも
しもビット位相同期状態が外れるような場合には,デー
タ選択出力部20でのデータ信号の更新が再び行なわれ
ることによって,ビット位相同期化が図られるものであ
る.因みに、本例ではシステムクロックCKの立下りで
打抜かれることによって出力データ信号が得られている
が、システムクロックCKのデューティ比が一般に一定
でない場合を考慮すれば,適当なタイミングより打抜き
タイミングが作成されればよいものとなっている.例え
ばそのデューティ比が大きく立下りでは間に合わない場
合には、その立上りを適当に遅延せしめることによって
打抜きタイミングを作戒すればよいものである. 第3図、第4図は他の態様での構成と動作を示したもの
である.これの第1図に示すものとの実質的な相違はデ
ータ・クロック位相差検出部での構成のみであり、他は
先の場合に同様となっている.図に示すように、信号状
態変化点検出部21からの変化点検出信号はデータ・ク
ロック位相差検出部25としてのF/Fにデータとして
入方され、システムクロックCKの立上りでセットされ
るようになっている.即ち、その立上り直前より少なく
ともその立上り時点を含むようにして変化点検出信号が
得られている場合には,ビット位相同期状態にあると判
断されるようになっているものである.F/Fがセット
された場合には、アンドゲート23−1が抑えられるこ
とによって先の場合と同様に機能するものである。しか
も、この場合にはシステムクロックの立下りはデータ区
間のほぼ中央部に存在することから、遅延ゲートを要す
ることなくその立下り時点でデータ選択出方部20から
のデータ信号はデータ出カ部g26にセットされ得るも
のとなっている. 更に第5図、第6図は異なる他の態様での構成と動作を
示したものである。この態様での構或は先の場合と同様
な考えにもとづくものであり、システムクロックCKと
変化点検出信号との関係が逆転されていることを除けば
先の場合とほぼ同様に動作するものとなっている。即ち
、データ・クロック位相差検出部27においては,シス
テムクロックGKの立上りが遅延ゲート27−1、イン
バータ27−2およびアンドゲート27−3によって検
出されたうえ、データとしてF/F 2 7 −4に変
化点検出信号によってセットされるようになっている.
変化点検出信号を基準としてシステムクロックCKの位
相が判定されているものである。もしも、F/F27−
4がセットされた場合には、そのQ出力をしてアンドゲ
ート23−1が抑えられるようになっているものである
。ただ、この場合にはシステムクロックCKの立下りは
データ区間のほぼ中央部よりも前方に位置していること
から、第l図に示すデータ出力部24がデータ出力部と
して用いられているが、遅延ゲート24−1での遅延量
は若干少なめに設定されるようになっている. 第7図、第8図は、安定化保護回路を具備してなるビッ
ト位相同期回路の構威とその動作を示したものである。
れば、先ず入力データ信号自体が選択出力されている場
合を想定すれば、この場合でのこれのシステムクロック
GKとの位相関係は図に示すようである.したがって,
信号状態変化点検出部2lからは変化点検出信号が反転
システムクロックCKが゛′H”状態の間に得られるこ
とから、アンドゲート22−1を介しRS−F/F22
−5はセットされることになる.その後このF/F22
−5はアンドゲート22−4によってリセットされる結
果、そのF/F22−5のQ出カをゲート制御信号とし
て、アンドゲート23−1からのシステムクロックCK
によってカウンタ23−2が1カウントアップされるこ
とによって、データ選択出力部20からは次に遅延ゲー
ト2o−1からのデータ信号が選択出力されることにな
るものである.このデータ信号に対する変化点検出信号
は反転システムクロックCKのaL状t’の間に得られ
ることから、結局RS−F/F22−5は何等セットさ
れることはなく、データ選択出方部20からのデータ信
号もそのまま遅延ゲート20−1からのものが継続的に
出力されるものである.この状態ではデータ選択出力部
2oからのデータ信号は遅延ゲート24−1を介する反
転システムクロックCKによってF/F24−2にセッ
トされることになるが、そのセットタイミングはほぼデ
ータ区間の中央部になっていることが知れる.セットタ
イミングがこのように設定される場合には、多少のジッ
ダが存在しようとも何等それに影響されることなく確実
にデータを抽出し得るものである。このような状態でも
しもビット位相同期状態が外れるような場合には,デー
タ選択出力部20でのデータ信号の更新が再び行なわれ
ることによって,ビット位相同期化が図られるものであ
る.因みに、本例ではシステムクロックCKの立下りで
打抜かれることによって出力データ信号が得られている
が、システムクロックCKのデューティ比が一般に一定
でない場合を考慮すれば,適当なタイミングより打抜き
タイミングが作成されればよいものとなっている.例え
ばそのデューティ比が大きく立下りでは間に合わない場
合には、その立上りを適当に遅延せしめることによって
打抜きタイミングを作戒すればよいものである. 第3図、第4図は他の態様での構成と動作を示したもの
である.これの第1図に示すものとの実質的な相違はデ
ータ・クロック位相差検出部での構成のみであり、他は
先の場合に同様となっている.図に示すように、信号状
態変化点検出部21からの変化点検出信号はデータ・ク
ロック位相差検出部25としてのF/Fにデータとして
入方され、システムクロックCKの立上りでセットされ
るようになっている.即ち、その立上り直前より少なく
ともその立上り時点を含むようにして変化点検出信号が
得られている場合には,ビット位相同期状態にあると判
断されるようになっているものである.F/Fがセット
された場合には、アンドゲート23−1が抑えられるこ
とによって先の場合と同様に機能するものである。しか
も、この場合にはシステムクロックの立下りはデータ区
間のほぼ中央部に存在することから、遅延ゲートを要す
ることなくその立下り時点でデータ選択出方部20から
のデータ信号はデータ出カ部g26にセットされ得るも
のとなっている. 更に第5図、第6図は異なる他の態様での構成と動作を
示したものである。この態様での構或は先の場合と同様
な考えにもとづくものであり、システムクロックCKと
変化点検出信号との関係が逆転されていることを除けば
先の場合とほぼ同様に動作するものとなっている。即ち
、データ・クロック位相差検出部27においては,シス
テムクロックGKの立上りが遅延ゲート27−1、イン
バータ27−2およびアンドゲート27−3によって検
出されたうえ、データとしてF/F 2 7 −4に変
化点検出信号によってセットされるようになっている.
変化点検出信号を基準としてシステムクロックCKの位
相が判定されているものである。もしも、F/F27−
4がセットされた場合には、そのQ出力をしてアンドゲ
ート23−1が抑えられるようになっているものである
。ただ、この場合にはシステムクロックCKの立下りは
データ区間のほぼ中央部よりも前方に位置していること
から、第l図に示すデータ出力部24がデータ出力部と
して用いられているが、遅延ゲート24−1での遅延量
は若干少なめに設定されるようになっている. 第7図、第8図は、安定化保護回路を具備してなるビッ
ト位相同期回路の構威とその動作を示したものである。
図示のように、データ・クロック位相差検出部22とデ
ータ選択制御部23との間に,安定化保護回路28が新
たに設けられたものとなっている.これによりビット位
相同期動作の安定化が図られるものである。即ち、3つ
のF/F28−1〜28−3よりなるシフトレジスタは
カウンタとして機能しており、F/F22−5より連続
的に3回に亘って非ビット位相同期状態である旨の出力
があった場合には、アンドゲート28−4によってその
旨が検出されるようになつO ている.この検出後はデータ選択出力部2zでデータ信
号の更新がビット位相同期状態になるまでの間順次行な
われるものである。一旦ビット位相同期状態になればデ
ータ信号の更新は停止されるが,ビット位相同期がその
後外れたとしても直ちにはデータ信号の更新は行なわれ
ないものとなっている。3回連続的に非ビット位相同期
状態であることが検出されて初めてデータ信号の更新が
行いるものである。
ータ選択制御部23との間に,安定化保護回路28が新
たに設けられたものとなっている.これによりビット位
相同期動作の安定化が図られるものである。即ち、3つ
のF/F28−1〜28−3よりなるシフトレジスタは
カウンタとして機能しており、F/F22−5より連続
的に3回に亘って非ビット位相同期状態である旨の出力
があった場合には、アンドゲート28−4によってその
旨が検出されるようになつO ている.この検出後はデータ選択出力部2zでデータ信
号の更新がビット位相同期状態になるまでの間順次行な
われるものである。一旦ビット位相同期状態になればデ
ータ信号の更新は停止されるが,ビット位相同期がその
後外れたとしても直ちにはデータ信号の更新は行なわれ
ないものとなっている。3回連続的に非ビット位相同期
状態であることが検出されて初めてデータ信号の更新が
行いるものである。
以上本発明によるビット位相同期回路について説明した
が,このような回路は一般にデータ伝送装置に適用化と
なっている.送受信、あるいは中継機能を有するデータ
伝送装置における入出力信号線対応にビット位相同期回
路を具備せしめる場合は、装置外部、装置内部からの高
速データ信号は装置内システムクロックに確実に位相同
期せしクが選定され,更にこれをシステムクロックによ
って打ち直すことによって、ビット位相同期回路各々の
出力はシステムクロックに揃えられていたものであるが
、本発明による場合このようなことは不要となっている
。本発明によるビット位相同期回路はただl種類のシス
テムクロックによって動作し、しかもその構成は簡単容
易とされ、全ての帯域信号のビット位相同期回路に適用
し得るものどなっている。特に、多相クロックの作成が
困難である一方では、構成の簡単化が必要とされる数十
Mb/s以上の高速信号に効果あるものとなっている. 〔発明の効果〕 以上説明したように、請求項1による場合は、超高速な
信号に対しても安定にビット位相同期動作を行ない得、
請求項2による場合はまた、ただ1種類のシステムクロ
ックによってビット位相同期し得ることになる。更に請
求項3による場合は、より安定にビット位相同期状態を
維持し得、更にまた請求項4による場合、データ伝送装
置では入出力信号線上を伝送されている超高速信号を確
実にビット位相同期化し得ることになる。
が,このような回路は一般にデータ伝送装置に適用化と
なっている.送受信、あるいは中継機能を有するデータ
伝送装置における入出力信号線対応にビット位相同期回
路を具備せしめる場合は、装置外部、装置内部からの高
速データ信号は装置内システムクロックに確実に位相同
期せしクが選定され,更にこれをシステムクロックによ
って打ち直すことによって、ビット位相同期回路各々の
出力はシステムクロックに揃えられていたものであるが
、本発明による場合このようなことは不要となっている
。本発明によるビット位相同期回路はただl種類のシス
テムクロックによって動作し、しかもその構成は簡単容
易とされ、全ての帯域信号のビット位相同期回路に適用
し得るものどなっている。特に、多相クロックの作成が
困難である一方では、構成の簡単化が必要とされる数十
Mb/s以上の高速信号に効果あるものとなっている. 〔発明の効果〕 以上説明したように、請求項1による場合は、超高速な
信号に対しても安定にビット位相同期動作を行ない得、
請求項2による場合はまた、ただ1種類のシステムクロ
ックによってビット位相同期し得ることになる。更に請
求項3による場合は、より安定にビット位相同期状態を
維持し得、更にまた請求項4による場合、データ伝送装
置では入出力信号線上を伝送されている超高速信号を確
実にビット位相同期化し得ることになる。
第1図,第2図は、本発明によるビット位相同期回路の
第1の態様での構或とその動作を示す図、第3図,第4
図は、同じく第2の態様での構成とその動作を示す図、
第5図,第6図は、同しく第3の態様での構成とその1
1”+,作を示す図、第7図,第8図は、安定化保護回
路を具備してなる、本発明によるビット位相同期回路の
構成とその動作を示す図、第9図,第10図は、従来技
術に係るビット位相同期回路の構成とその動作を示す図
である。 20・・・データ選択出力部、21・・・信号状態変化
点検出部、22,25.27・・・データ・クロック位
相差検出部、23・・・データ選択制御部,24,26
・・・データ出力部、28・・・安定化保護回路。 塙 1 閏 躬2日 一軸枇亀一トー陣桟. 第 4 圀 弟 5 口 塙 6 閉 ←−オト同B坂ルー十一一同期扶ル 第 9 口 弔 /0 圀 エカテーフ信号
第1の態様での構或とその動作を示す図、第3図,第4
図は、同じく第2の態様での構成とその動作を示す図、
第5図,第6図は、同しく第3の態様での構成とその1
1”+,作を示す図、第7図,第8図は、安定化保護回
路を具備してなる、本発明によるビット位相同期回路の
構成とその動作を示す図、第9図,第10図は、従来技
術に係るビット位相同期回路の構成とその動作を示す図
である。 20・・・データ選択出力部、21・・・信号状態変化
点検出部、22,25.27・・・データ・クロック位
相差検出部、23・・・データ選択制御部,24,26
・・・データ出力部、28・・・安定化保護回路。 塙 1 閏 躬2日 一軸枇亀一トー陣桟. 第 4 圀 弟 5 口 塙 6 閉 ←−オト同B坂ルー十一一同期扶ル 第 9 口 弔 /0 圀 エカテーフ信号
Claims (1)
- 【特許請求の範囲】 1、任意位相で入力されるデータ信号を、該信号の最小
パルス幅を周期としてもつシステムクロックに位相同期
させるためのビット位相同期回路であって、データ信号
を該信号の最小パルス幅のほぼ1/n(n:2以上の整
数)相当の一定時間単位に順次遅延せしめ、上記データ
信号、1以上の遅延データ信号各々のうちから何れか1
つを選択的に出力するデータ選択出力部と、該選択出力
部からのデータ信号の信号状態変化点を検出する信号状
態変化点検出部と、該検出部からの変化点検出信号と上
記システムクロック間の位相差を検出するデータ・クロ
ック位相差検出部と、該位相差検出部からの位相差検出
結果にもとづき上記データ選択出力部でのデータ信号の
選択を制御するデータ選択制御部と、上記データ選択出
力部からのデータ信号を該信号のパルス幅中央部付近で
上記システムクロックによって打抜いたものを出力デー
タ信号として出力するデータ出力部とを具備してなるビ
ット位相同期回路。 2、非多相のシステムクロックを動作クロックとして動
作する、請求項1のビット位相同期回路。 3、データ・クロック位相差検出部とデータ選択制御部
との間には、一定回数非同期状態が連続した場合のみ上
記データ選択制御部でのデータ信号の選択制御を許容す
る安定化保護回路を設けてなる、請求項1、2の何れか
のビット位相同期回路。 4、外部との入力信号線各々および出力信号線各々に対
応して請求項1、2、3の何れかのビット位相同期回路
が設けられてなるデータ伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1187368A JP2585432B2 (ja) | 1989-07-21 | 1989-07-21 | ビット位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1187368A JP2585432B2 (ja) | 1989-07-21 | 1989-07-21 | ビット位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0353629A true JPH0353629A (ja) | 1991-03-07 |
JP2585432B2 JP2585432B2 (ja) | 1997-02-26 |
Family
ID=16204779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1187368A Expired - Lifetime JP2585432B2 (ja) | 1989-07-21 | 1989-07-21 | ビット位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2585432B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911008A (ja) * | 1972-05-26 | 1974-01-31 | ||
JPS5454563A (en) * | 1977-10-11 | 1979-04-28 | Fujitsu Ltd | Bit phase synchronous circuit |
JPS5661851A (en) * | 1979-10-25 | 1981-05-27 | Nippon Telegr & Teleph Corp <Ntt> | Pulse receiving circuit |
JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
JPS6436142A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Bit phase synchronizing circuit |
JPH02107036A (ja) * | 1988-10-17 | 1990-04-19 | Nec Corp | ビット位相同期回路 |
-
1989
- 1989-07-21 JP JP1187368A patent/JP2585432B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911008A (ja) * | 1972-05-26 | 1974-01-31 | ||
JPS5454563A (en) * | 1977-10-11 | 1979-04-28 | Fujitsu Ltd | Bit phase synchronous circuit |
JPS5661851A (en) * | 1979-10-25 | 1981-05-27 | Nippon Telegr & Teleph Corp <Ntt> | Pulse receiving circuit |
JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
JPS6436142A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Bit phase synchronizing circuit |
JPH02107036A (ja) * | 1988-10-17 | 1990-04-19 | Nec Corp | ビット位相同期回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2585432B2 (ja) | 1997-02-26 |
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