JPH0353629A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ伝送装置一般、例えば交換機通話路装
置にて使用されるビット位相同期回路に係り、特にラン
ダムな位相で入出力されるシリアルデータ信号を、その
入出力に先立って装置内システムクロックにビット位相
同期せしめたうえ入出力するためのビット位相同期回路
、更にはこれを具備してなるデータ伝送装置に関するも
のである。

〔従来の技術〕

例えば交換機の通話路装置には、ランダムな位相で入力
されるデータ信号各々を装置内システムクロックによっ
て信号再生すべくそれら信号各々の位相を調整するため
のビット位相同期回路が装備されるようになっている。

ここで従来技術によるビット位相同期回路について説明
すれば、第９図はその具体的な構成を、また、第１０図
はその一例での要部入出力信号波形を示したものである
。これによる場合、装置の内部、あるいは外部からのデ
ータ信号は遅延ゲート１，２で順次遅延されることによ
って新たに２種類のデータ信号が作成されるようになっ
ている。

これらは元のデータ信号とともにＤ型フリップフロップ
（以下、単にＦ／Ｆと称す）３〜５にセレクタ１１から
のクロックＣＫＩ，ＣＫ２，ＣＫＩ，ＧＫ２によって順
次セットされるようになっている。クロックＣＫＩ，Ｃ
Ｋ２各／ｒをインバータ９，１０によって反転すること
によっては、クロックＣＫＩ，ＧＫ２が得られているも
のであるが、それらデータ信号がＦ／Ｆ３〜５にセット
される度に、排他的論理和ゲート７ではＦ／Ｆ３，４各
々からのＱ出力が、また、排他的論理和ゲート８ではＦ
／Ｆ４，５各々からのＱ出力が排他的論理和されている
ものである。位相制御回路１２ではそれら排他的論理和
結果としてＱ出力がすべて同一の信号状態として得られ
たならば、その際でのクロックをビット位相同期用とし
て選択するようになっているものである。第１０図より
判るように、本例ではクロックＧＫ２が選択された場合
が示されている。一方、Ｆ／Ｆ４のＱ出力はまたクロッ
クＣＫＩによってＦ／Ｆ６にセットされ，そのＱ出力が
出力データ信号として得られるようになっているもので
ある。

なお、従来技術に係るビット位相同期回路に関連するも
のとしては，論文ｒフレーム同期技術を広 用いた高帯域時分割スイッチＬＳＩＪ　　（昭和６−３
年電子情報通信学会秋期全国大会（Ｂ−１４１））が挙
げられる。

〔発明が解決しようとする課題〕

ところで、高精細な信号、例えば映像情報を交換するよ
うな場合、信号速度は実に数百Ｍｂ／ｓ〜数Ｇ　ｂ／ｓ
といった具合に超高速となってしまい不具合が生じるよ
うになる。というのは、超高速の信号に対しビット位相
同期が採られる場合には，信号のパルス幅が数ｎｓ　Ｌ
／かなく多相のクロックを作成するのが困難であるから
である。また、最適なクロック（先の例ではクロックＣ
Ｋ２）が選択された後、システムクロック（先の例では
クロックＣＫＩ）によって打抜く際に出力用Ｆ／Ｆ（先
の例ではＦ／Ｆ６）でのセットアップ時間が保証されず
、これがために安定な動作が期待し得ないものとなって
いる。

本発明の目的は、超高速な信号に対しても安定なビット
位相同期動作が期待し得るビット位相同期回路を供する
にある。更に本発明の目的は、より安定にビット位相同
期状態を維持し得るビット位相同期回路、更にまた超高
速なデータ信診に対してもビット位相同期動作を行ない
得るデータ伝送装置を供するにある。

〔課題を解決するための手段〕

上記目的は、任意位相で入力されるデータ信号を、この
信号の最小パルス幅を周期としてもつシステムクロック
に位相同期させるべく、そのデータ信号をその最小パル
ス幅のほぼ１／ｎ（ｎ：２以上の整数）相当の一定時間
単位に順次遅延せしめｎ種のデータ信号を作成する一方
、これらデータ信号の何れか一つを順次選択する度にそ
の信号の信号状態の変化時点と、システムクロックの立
上り、立下り時点との位相関係を判定し，もしも一定の
位相関係にある場合にはビット位相同期状態にあるもの
として，その際でのデータ信号を選択しつつシステムク
ロックの立上り、あるいは立下りでそのデータ信号を打
抜くようにするが、そのような位相関係にない場合には
、選択すべきデータ信号を更新したうえ同様に位相関係
を判定すべく構成することで達成される。更に本発明の
目的は、一定回数ビット位相の非同期状態が連続した場
合のみデータ信号の選択を更新することで達成される。

更にまた本発明の目的は、データ伝送装置における入出
力信号線対応に、上記の如く構成されたビット位相同期
回路を具備せしめることで達成される。

〔作用〕

任意位相で入力されるデータ信号は順次遅延されること
によって複数種類のデータ信号が作成されるが、これら
データ信号を順次選択する度にそのデータ信号の状態変
化時点と、システムクロックの立上り、立下り時点との
時間関係が判定されるようになっているものである。一
定の時間関係が成立する場合には，その際でのデータ信
号を継続的に選択しつつこれをシステムクロックによっ
て打抜くようにするものである。また、もしもそうでな
い場合には，データ信号を更新したうえ同様にして時間
関係が判定されるものである。一定の時間関係が成立し
ている間にその関係が成立しなくなれば、選択すべきデ
ータ信号を更新したうえ時間関係を再度判定すればよい
ものである。その際一定回数連続して時間関係が成立し
ないことを以て初めてデータ信号の更新を行なうように
する場合は、ビット位相同期動作の安定化が図れるもの
である。このようなビット位相同期回路を入出力信号線
対応に設ける場合には、それら信号線上でのデータ信号
は容易にシステムクロックにビット位相同期され得るデ
ータ伝送装置が得られるものである。

〔実施例〕

以下、本発明を第ｌ図から第８図により説明する。

先ず第１図により本発明によるビット位相同期回路の基
本的な態様での構或について説明すれば、その全体はデ
ータ選択出力部２０、信号状態変化点検出部２１、デー
タ・クロック位相差検出部２２、データ選択制御部２３
およびデータ出力部２４よりなるものとなっている．図
示のように入力データ信号はデータ選択出力部２０で一
定時間単位に遅延されたうえ、その入力データ信号か、
遅延された入力データ信号の何れかがセレクタ２０−４
より選択的に出力されるものとなっている。本例では入
力データ信号のその最小パルス幅は遅延ゲート２０−１
〜２０−３によってほぼτ／４（τ：最小パルス幅）単
位に順次遅延されている場合を示す。また、信号状態変
化点検出部２１ではデータ選択出力部２０よりのデータ
信号の状態変化が検出されるようになっている．本例で
はそのデータ信号は遅延ゲート２１−ｌで僅かに遅延さ
れたうえ元のデータ信号と排他的論理和ゲート２１−２
で排他的論理和されることによって、その状態が検出さ
れるようになっている。データ・クロック位相差検出部
２２ではまたＲＳ−Ｆ／Ｆ２２−５がアンドゲート２２
−１によってセット可とされているとともに、アンドゲ
ート２２−４によってリセットされるものとなっている
。即ち、信号状態変化点検出部２１からの変化点検出信
号は反転システムクロックＣＫが１１　Ｈ　Ｉ＋状態に
ある間のみ，アンドゲー｝−２２−１を介しＲＳ−Ｆ／
Ｆ２２−５をセットしているものである。また、アンド
ゲート２２−４ではシステムクロックＣＫと、遅延ゲー
ト２２−２．２２−３を介されたシステムクロックＣＫ
とが論理積されることによって、システムクロックＣＫ
の“Ｈ”状態後半部においてＲＳ−Ｆ／Ｆ２２−５は強
制的にリセットされるようになっているものである。

結局、ＲＳ−Ｆ／Ｆ２２−５がセットされた場合には、
そのＱ出力をして・データ選択制御部２３ではアンドゲ
ート２３−工を介しカウンタ２３−２がシステムクロッ
クＧＫによって１カウントアップされ、この結果データ
選択出力部２０より出力されるデータ信号は更に一定時
間遅延されたものに更新されるものである。

さて、第２図はその構成での要部の一例での入出力信号
波形を示すが、これによって非ビット位相同期状態より
ビット位相同期状態に至るまでの動作について以下説明
する。その前に非ビット位相同期状態、ビット位相同期
状態について説明すれば、以下のようである． 非ビット位相同期状態：システムクロックＣＫがデータ
区間の端部を打抜くよう な場合であり、ジッタなどの波形歪 が存在する場合には頻度大にして誤 動作する状態をいう． ビット位相同期状態：システムクロックＣＫがデータ区
間のほぼ中央部を打抜く 場合であり、ジッダなどが存在する 場合でも誤動作しない状態をいう。

ここで動作について第２図を参照しつつ具体的に説明す
れば、先ず入力データ信号自体が選択出力されている場
合を想定すれば、この場合でのこれのシステムクロック
ＧＫとの位相関係は図に示すようである．したがって，
信号状態変化点検出部２ｌからは変化点検出信号が反転
システムクロックＣＫが゛′Ｈ”状態の間に得られるこ
とから、アンドゲート２２−１を介しＲＳ−Ｆ／Ｆ２２
−５はセットされることになる．その後このＦ／Ｆ２２
−５はアンドゲート２２−４によってリセットされる結
果、そのＦ／Ｆ２２−５のＱ出カをゲート制御信号とし
て、アンドゲート２３−１からのシステムクロックＣＫ
によってカウンタ２３−２が１カウントアップされるこ
とによって、データ選択出力部２０からは次に遅延ゲー
ト２ｏ−１からのデータ信号が選択出力されることにな
るものである．このデータ信号に対する変化点検出信号
は反転システムクロックＣＫのａＬ状ｔ’の間に得られ
ることから、結局ＲＳ−Ｆ／Ｆ２２−５は何等セットさ
れることはなく、データ選択出方部２０からのデータ信
号もそのまま遅延ゲート２０−１からのものが継続的に
出力されるものである．この状態ではデータ選択出力部
２ｏからのデータ信号は遅延ゲート２４−１を介する反
転システムクロックＣＫによってＦ／Ｆ２４−２にセッ
トされることになるが、そのセットタイミングはほぼデ
ータ区間の中央部になっていることが知れる．セットタ
イミングがこのように設定される場合には、多少のジッ
ダが存在しようとも何等それに影響されることなく確実
にデータを抽出し得るものである。このような状態でも
しもビット位相同期状態が外れるような場合には，デー
タ選択出力部２０でのデータ信号の更新が再び行なわれ
ることによって，ビット位相同期化が図られるものであ
る．因みに、本例ではシステムクロックＣＫの立下りで
打抜かれることによって出力データ信号が得られている
が、システムクロックＣＫのデューティ比が一般に一定
でない場合を考慮すれば，適当なタイミングより打抜き
タイミングが作成されればよいものとなっている．例え
ばそのデューティ比が大きく立下りでは間に合わない場
合には、その立上りを適当に遅延せしめることによって
打抜きタイミングを作戒すればよいものである． 第３図、第４図は他の態様での構成と動作を示したもの
である．これの第１図に示すものとの実質的な相違はデ
ータ・クロック位相差検出部での構成のみであり、他は
先の場合に同様となっている．図に示すように、信号状
態変化点検出部２１からの変化点検出信号はデータ・ク
ロック位相差検出部２５としてのＦ／Ｆにデータとして
入方され、システムクロックＣＫの立上りでセットされ
るようになっている．即ち、その立上り直前より少なく
ともその立上り時点を含むようにして変化点検出信号が
得られている場合には，ビット位相同期状態にあると判
断されるようになっているものである．Ｆ／Ｆがセット
された場合には、アンドゲート２３−１が抑えられるこ
とによって先の場合と同様に機能するものである。しか
も、この場合にはシステムクロックの立下りはデータ区
間のほぼ中央部に存在することから、遅延ゲートを要す
ることなくその立下り時点でデータ選択出方部２０から
のデータ信号はデータ出カ部ｇ２６にセットされ得るも
のとなっている． 更に第５図、第６図は異なる他の態様での構成と動作を
示したものである。この態様での構或は先の場合と同様
な考えにもとづくものであり、システムクロックＣＫと
変化点検出信号との関係が逆転されていることを除けば
先の場合とほぼ同様に動作するものとなっている。即ち
、データ・クロック位相差検出部２７においては，シス
テムクロックＧＫの立上りが遅延ゲート２７−１、イン
バータ２７−２およびアンドゲート２７−３によって検
出されたうえ、データとしてＦ／Ｆ　２　７　−４に変
化点検出信号によってセットされるようになっている．
変化点検出信号を基準としてシステムクロックＣＫの位
相が判定されているものである。もしも、Ｆ／Ｆ２７−
４がセットされた場合には、そのＱ出力をしてアンドゲ
ート２３−１が抑えられるようになっているものである
。ただ、この場合にはシステムクロックＣＫの立下りは
データ区間のほぼ中央部よりも前方に位置していること
から、第ｌ図に示すデータ出力部２４がデータ出力部と
して用いられているが、遅延ゲート２４−１での遅延量
は若干少なめに設定されるようになっている． 第７図、第８図は、安定化保護回路を具備してなるビッ
ト位相同期回路の構威とその動作を示したものである。

図示のように、データ・クロック位相差検出部２２とデ
ータ選択制御部２３との間に，安定化保護回路２８が新
たに設けられたものとなっている．これによりビット位
相同期動作の安定化が図られるものである。即ち、３つ
のＦ／Ｆ２８−１〜２８−３よりなるシフトレジスタは
カウンタとして機能しており、Ｆ／Ｆ２２−５より連続
的に３回に亘って非ビット位相同期状態である旨の出力
があった場合には、アンドゲート２８−４によってその
旨が検出されるようになつＯ ている．この検出後はデータ選択出力部２ｚでデータ信
号の更新がビット位相同期状態になるまでの間順次行な
われるものである。一旦ビット位相同期状態になればデ
ータ信号の更新は停止されるが，ビット位相同期がその
後外れたとしても直ちにはデータ信号の更新は行なわれ
ないものとなっている。３回連続的に非ビット位相同期
状態であることが検出されて初めてデータ信号の更新が
行いるものである。

以上本発明によるビット位相同期回路について説明した
が，このような回路は一般にデータ伝送装置に適用化と
なっている．送受信、あるいは中継機能を有するデータ
伝送装置における入出力信号線対応にビット位相同期回
路を具備せしめる場合は、装置外部、装置内部からの高
速データ信号は装置内システムクロックに確実に位相同
期せしクが選定され，更にこれをシステムクロックによ
って打ち直すことによって、ビット位相同期回路各々の
出力はシステムクロックに揃えられていたものであるが
、本発明による場合このようなことは不要となっている
。本発明によるビット位相同期回路はただｌ種類のシス
テムクロックによって動作し、しかもその構成は簡単容
易とされ、全ての帯域信号のビット位相同期回路に適用
し得るものどなっている。特に、多相クロックの作成が
困難である一方では、構成の簡単化が必要とされる数十
Ｍｂ／ｓ以上の高速信号に効果あるものとなっている． 〔発明の効果〕 以上説明したように、請求項１による場合は、超高速な
信号に対しても安定にビット位相同期動作を行ない得、
請求項２による場合はまた、ただ１種類のシステムクロ
ックによってビット位相同期し得ることになる。更に請
求項３による場合は、より安定にビット位相同期状態を
維持し得、更にまた請求項４による場合、データ伝送装
置では入出力信号線上を伝送されている超高速信号を確
実にビット位相同期化し得ることになる。

【図面の簡単な説明】

第１図，第２図は、本発明によるビット位相同期回路の
第１の態様での構或とその動作を示す図、第３図，第４
図は、同じく第２の態様での構成とその動作を示す図、
第５図，第６図は、同しく第３の態様での構成とその１
１”＋，作を示す図、第７図，第８図は、安定化保護回
路を具備してなる、本発明によるビット位相同期回路の
構成とその動作を示す図、第９図，第１０図は、従来技
術に係るビット位相同期回路の構成とその動作を示す図
である。 ２０・・・データ選択出力部、２１・・・信号状態変化
点検出部、２２，２５．２７・・・データ・クロック位
相差検出部、２３・・・データ選択制御部，２４，２６
・・・データ出力部、２８・・・安定化保護回路。 塙 １ 閏 躬２日 一軸枇亀一トー陣桟． 第 ４ 圀 弟 ５ 口 塙 ６ 閉 ←−オト同Ｂ坂ルー十一一同期扶ル 第 ９ 口 弔 ／０ 圀 エカテーフ信号

Claims (1)

1. 【特許請求の範囲】 １、任意位相で入力されるデータ信号を、該信号の最小
   パルス幅を周期としてもつシステムクロックに位相同期
   させるためのビット位相同期回路であって、データ信号
   を該信号の最小パルス幅のほぼ１／ｎ（ｎ：２以上の整
   数）相当の一定時間単位に順次遅延せしめ、上記データ
   信号、１以上の遅延データ信号各々のうちから何れか１
   つを選択的に出力するデータ選択出力部と、該選択出力
   部からのデータ信号の信号状態変化点を検出する信号状
   態変化点検出部と、該検出部からの変化点検出信号と上
   記システムクロック間の位相差を検出するデータ・クロ
   ック位相差検出部と、該位相差検出部からの位相差検出
   結果にもとづき上記データ選択出力部でのデータ信号の
   選択を制御するデータ選択制御部と、上記データ選択出
   力部からのデータ信号を該信号のパルス幅中央部付近で
   上記システムクロックによって打抜いたものを出力デー
   タ信号として出力するデータ出力部とを具備してなるビ
   ット位相同期回路。 ２、非多相のシステムクロックを動作クロックとして動
   作する、請求項１のビット位相同期回路。 ３、データ・クロック位相差検出部とデータ選択制御部
   との間には、一定回数非同期状態が連続した場合のみ上
   記データ選択制御部でのデータ信号の選択制御を許容す
   る安定化保護回路を設けてなる、請求項１、２の何れか
   のビット位相同期回路。 ４、外部との入力信号線各々および出力信号線各々に対
   応して請求項１、２、３の何れかのビット位相同期回路
   が設けられてなるデータ伝送装置。