JPH0828698B2 - ビツト位相同期回路 - Google Patents
ビツト位相同期回路Info
- Publication number
- JPH0828698B2 JPH0828698B2 JP62190077A JP19007787A JPH0828698B2 JP H0828698 B2 JPH0828698 B2 JP H0828698B2 JP 62190077 A JP62190077 A JP 62190077A JP 19007787 A JP19007787 A JP 19007787A JP H0828698 B2 JPH0828698 B2 JP H0828698B2
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- JP
- Japan
- Prior art keywords
- signal
- output
- delay
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は交換機の通話路装置等に使用する位相同期回
路に係り、特に、異なる位相で入力してくる超高速の信
号を同一クロックに従って信号再生するのに好適な位相
同期回路に関する。
路に係り、特に、異なる位相で入力してくる超高速の信
号を同一クロックに従って信号再生するのに好適な位相
同期回路に関する。
例えば、交換機の通話路装置は、夫々異なった位相で
入力してくる信号を同一のクロックに従って信号再生す
るため、各入力信号の位相を調整する位相同期回路を装
備している。
入力してくる信号を同一のクロックに従って信号再生す
るため、各入力信号の位相を調整する位相同期回路を装
備している。
従来の位相同期回路は、第６図に示す様に、各フリッ
プフロップFF1,FF2,FF3で３つのクロックS1,S2,S3を作
成し、入力信号を夫々のクロックS1,S2,S3で取り込む
（第７図参照）。クロックS1での取り込み値D1＝クロッ
クS3での取り込み値D3となったとき、入力信号とクロッ
クとの位相がとれていると判断し、クロックS2での取り
込み値D2を再生出力としている。そして、D1≠D3の場合
は、コントロール信号でスイッチを切り換えて入力信号
に順次一定値ごとに遅延を与え、D1＝D3となるまでこれ
を繰り返すようにしている。
プフロップFF1,FF2,FF3で３つのクロックS1,S2,S3を作
成し、入力信号を夫々のクロックS1,S2,S3で取り込む
（第７図参照）。クロックS1での取り込み値D1＝クロッ
クS3での取り込み値D3となったとき、入力信号とクロッ
クとの位相がとれていると判断し、クロックS2での取り
込み値D2を再生出力としている。そして、D1≠D3の場合
は、コントロール信号でスイッチを切り換えて入力信号
に順次一定値ごとに遅延を与え、D1＝D3となるまでこれ
を繰り返すようにしている。
尚、従来の位相同期回路に関連するものとして、1986
インターナショナル チューリッヒセミナー オン
ディジタルコミュニケーション論文集 C4.1−C4.4（19
86 International Zurich Seminan on Digital Communi
cation論文集C4.1−C4.4）がある。
インターナショナル チューリッヒセミナー オン
ディジタルコミュニケーション論文集 C4.1−C4.4（19
86 International Zurich Seminan on Digital Communi
cation論文集C4.1−C4.4）がある。
上記従来技術は、D1＝D3となるまで１つづつ遅延値を
変える構成のため、位相差検出回路や最適遅延値設定回
路の構成が複雑となり、位相差を検出してから安定させ
るまでに時間がかかるという問題がある。また、入力信
号のゆらぎに対する余裕度が少ないため、クロックに同
期し安定していた入力信号が雑音等の影響でクロックか
ら同期が外れた場合、その都度D1＝D3になる様に入力信
号の遅延値を設定しなければならないという問題もあ
る。
変える構成のため、位相差検出回路や最適遅延値設定回
路の構成が複雑となり、位相差を検出してから安定させ
るまでに時間がかかるという問題がある。また、入力信
号のゆらぎに対する余裕度が少ないため、クロックに同
期し安定していた入力信号が雑音等の影響でクロックか
ら同期が外れた場合、その都度D1＝D3になる様に入力信
号の遅延値を設定しなければならないという問題もあ
る。
本発明の目的は、安定するまで短時間で済み入力信号
のゆらぎに対して大きな余裕度を持つ簡単な回路構成の
ビット位相同期回路を提供することにある。
のゆらぎに対して大きな余裕度を持つ簡単な回路構成の
ビット位相同期回路を提供することにある。
〔問題点を解決するための手段」 上記目的は、入力信号をある一定値毎に順次遅延し各
遅延値毎に遅延信号を取り出す遅延部と、該遅延部から
出力される遅延値がｎ種の遅延信号を夫々クロックに同
期したセット信号により同時に取り込むｎ個のラッチ部
と、各ラッチ部からの夫々の出力のｉ番目とｉ＋１番目
の状態を比較し状態の変化点を検出する検出部と、前記
変化点が検出された遅延信号を取り込み該遅延信号を前
記クロックから所定値遅れたクロックで打ち抜き出力信
号とする出力部を設けることで、達成される。
遅延値毎に遅延信号を取り出す遅延部と、該遅延部から
出力される遅延値がｎ種の遅延信号を夫々クロックに同
期したセット信号により同時に取り込むｎ個のラッチ部
と、各ラッチ部からの夫々の出力のｉ番目とｉ＋１番目
の状態を比較し状態の変化点を検出する検出部と、前記
変化点が検出された遅延信号を取り込み該遅延信号を前
記クロックから所定値遅れたクロックで打ち抜き出力信
号とする出力部を設けることで、達成される。
遅延部からは、入力信号をある一定値毎に順次遅延し
た遅延値ｎ種の遅延信号が出力され、各遅延信号は夫々
対応するラッチ部でラッチされる。検出部は対応するラ
ッチ部出力のｉ番目とｉ＋１番目の状態を比較し状態の
変化点を検出し、出力部は該変化点が検出された遅延信
号を取り込みこの遅延信号を前記クロックから所定値遅
れたクロックで打ち抜き出力信号とする。これにより、
クロックに同期した出力信号が得られる。
た遅延値ｎ種の遅延信号が出力され、各遅延信号は夫々
対応するラッチ部でラッチされる。検出部は対応するラ
ッチ部出力のｉ番目とｉ＋１番目の状態を比較し状態の
変化点を検出し、出力部は該変化点が検出された遅延信
号を取り込みこの遅延信号を前記クロックから所定値遅
れたクロックで打ち抜き出力信号とする。これにより、
クロックに同期した出力信号が得られる。
〔実施例」 以下、本発明の一実施例を第１図乃至第５図を参照し
て説明する。
て説明する。
第１図は、本発明の一実施例に係るビット位相同期回
路の構成図である。ビット位相同期回路は、遅延部10
と、セットパルス部20と、ラッチ部30と、比較検出部40
と、出力部50から成る。
路の構成図である。ビット位相同期回路は、遅延部10
と、セットパルス部20と、ラッチ部30と、比較検出部40
と、出力部50から成る。
遅延部10は、直列に接続された５個の遅延回路11,12,
13,14,15を有し、遅延回路11は入力信号S1を一定時間τ
だけ遅延して遅延信号S2を作成し、遅延回路12は遅延信
号S2を一定時間τだけ遅延して遅延信号S3を作成し、遅
延回路13は遅延信号S3を一定時間τだけ遅延して遅延信
号S4を作成し、遅延回路14は遅延信号S4を一定時間τだ
け遅延して遅延信号S5を作成し、遅延回路15は遅延信号
S5を一定時間τだけ遅延して遅延信号S6を作成し、各信
号S1〜S6を出力する。
13,14,15を有し、遅延回路11は入力信号S1を一定時間τ
だけ遅延して遅延信号S2を作成し、遅延回路12は遅延信
号S2を一定時間τだけ遅延して遅延信号S3を作成し、遅
延回路13は遅延信号S3を一定時間τだけ遅延して遅延信
号S4を作成し、遅延回路14は遅延信号S4を一定時間τだ
け遅延して遅延信号S5を作成し、遅延回路15は遅延信号
S5を一定時間τだけ遅延して遅延信号S6を作成し、各信
号S1〜S6を出力する。
セットパルス部20は、詳細は第３図に示す様に３段の
Ｄ型フリップフロップDF1,DF2,DF3を備えてなる。この
セットパルス部20は、第４図に示す様に、本ビット位相
同期回路に起動をかけるセット信号SETによりセットさ
れ、入力信号S1到来後のクロックパルスCK1の立ち上が
りに同期してセットパルス信号（セットパルス部20の出
力信号）SPを立ち上げ、クロックパルスCK1の立ち下が
りに同期して立ち下げ、この状態を保持する。
Ｄ型フリップフロップDF1,DF2,DF3を備えてなる。この
セットパルス部20は、第４図に示す様に、本ビット位相
同期回路に起動をかけるセット信号SETによりセットさ
れ、入力信号S1到来後のクロックパルスCK1の立ち上が
りに同期してセットパルス信号（セットパルス部20の出
力信号）SPを立ち上げ、クロックパルスCK1の立ち下が
りに同期して立ち下げ、この状態を保持する。
ラッチ部30は、６個のＤフリップフロップ31,32,33,3
4,35,36を備えてなり、各フリップフロップ31〜36のＤ
端子には夫々信号S1〜S6が入力される。また、各フリッ
プフロップ31〜36のクロック端子には前記SP信号が供給
される。
4,35,36を備えてなり、各フリップフロップ31〜36のＤ
端子には夫々信号S1〜S6が入力される。また、各フリッ
プフロップ31〜36のクロック端子には前記SP信号が供給
される。
比較検出部40は、５個の２入力NANDゲート41,42,43,4
4,45を備えてなり、NANDゲート41にはフリップフロップ
31のＱ出力とフリップフロップ32のＱ出力の反転信号と
が入力され、NANDゲート42にはフリップフロップ32のＱ
出力とフリップフロップ33のＱ出力の反転信号とが入力
され、NANDゲート43にはフリップフロップ33のＱ出力と
フリップフロップ34のＱ出力の反転信号とが入力され、
NANDゲート44にはフリップフロップ34のＱ出力とフリッ
プフロップ35のＱ出力の反転信号とが入力され、NANDゲ
ート45にはフリップフロップ35のＱ出力とフリップフロ
ップ36のＱ出力の反転信号とが入力される。
4,45を備えてなり、NANDゲート41にはフリップフロップ
31のＱ出力とフリップフロップ32のＱ出力の反転信号と
が入力され、NANDゲート42にはフリップフロップ32のＱ
出力とフリップフロップ33のＱ出力の反転信号とが入力
され、NANDゲート43にはフリップフロップ33のＱ出力と
フリップフロップ34のＱ出力の反転信号とが入力され、
NANDゲート44にはフリップフロップ34のＱ出力とフリッ
プフロップ35のＱ出力の反転信号とが入力され、NANDゲ
ート45にはフリップフロップ35のＱ出力とフリップフロ
ップ36のＱ出力の反転信号とが入力される。
出力部50は、５個の２入力ORゲート51,52,53,54,55
と、Ｄフリップフロップ56とを備えてなり、ORゲート51
にはNANDゲート41の出力と遅延信号S2とが入力され、OR
ゲート52にはNANDゲート42の出力と遅延信号S3とが入力
され、ORゲート53にはNANDゲート43の出力と遅延信号S4
とが入力され、ORゲート54にはNANDゲート44の出力と遅
延信号S5とが入力され、ORゲート55にはNANDゲート45の
出力と遅延信号S6とが入力される。また、Ｄフリップフ
ロップ56のＤ端子には全ORゲート51〜55の出力に接続さ
れ、Ｄフリップフロップ56のクロック端子には前記クロ
ックパルスCK1をインバータ５で反転させたクロックパ
ルスCK2が供給される。（本実施例でのワイヤードオア
は“L"優先の場合を示す。） 次に、上述した構成のビット位相同期回路の動作を第
２図のタイミングチャートを参照して説明する。
と、Ｄフリップフロップ56とを備えてなり、ORゲート51
にはNANDゲート41の出力と遅延信号S2とが入力され、OR
ゲート52にはNANDゲート42の出力と遅延信号S3とが入力
され、ORゲート53にはNANDゲート43の出力と遅延信号S4
とが入力され、ORゲート54にはNANDゲート44の出力と遅
延信号S5とが入力され、ORゲート55にはNANDゲート45の
出力と遅延信号S6とが入力される。また、Ｄフリップフ
ロップ56のＤ端子には全ORゲート51〜55の出力に接続さ
れ、Ｄフリップフロップ56のクロック端子には前記クロ
ックパルスCK1をインバータ５で反転させたクロックパ
ルスCK2が供給される。（本実施例でのワイヤードオア
は“L"優先の場合を示す。） 次に、上述した構成のビット位相同期回路の動作を第
２図のタイミングチャートを参照して説明する。
入力信号S1が到来すると、遅延部10で一定時間τづつ
づれた遅延信号S2〜S6が作成される。これらの信号S1〜
S6は、夫々各Ｄフリップフロップ31〜36において、セッ
トパルス信号SPの立ち上がり即ちクロックCK1の立ち上
がりでラッチされる。第２図に示す例では、このラッチ
動作により、SP信号立ち上がり時点での信号S1〜S6のレ
ベル“H"“H"“H"“L"“L"“L"が各Ｄフリップフロップ
31〜36から出力される。
づれた遅延信号S2〜S6が作成される。これらの信号S1〜
S6は、夫々各Ｄフリップフロップ31〜36において、セッ
トパルス信号SPの立ち上がり即ちクロックCK1の立ち上
がりでラッチされる。第２図に示す例では、このラッチ
動作により、SP信号立ち上がり時点での信号S1〜S6のレ
ベル“H"“H"“H"“L"“L"“L"が各Ｄフリップフロップ
31〜36から出力される。
比較検出部40の各NANDゲート41〜45は、Ｄフリップフ
ロップ31〜36の出力信号を受けて夫々“H"“H"“L"“H"
“H"レベルの信号を出力する。つまり、NANDゲートは、
ｉ番目の信号（Ｄフリップフロップの出力）＝Ｈでｉ＋
１番目の信号（Ｄフリップフロップの出力）＝Ｌの時の
み“L"レベルの信号を出力する。第２図の例の場合、NA
NDゲート43の出力のみ“L"となる。これにより、NANDゲ
ート43に対応する遅延信号S4が、クロックCK1の立ち上
がり直後に立ち上がる信号であるとして検出される。
ロップ31〜36の出力信号を受けて夫々“H"“H"“L"“H"
“H"レベルの信号を出力する。つまり、NANDゲートは、
ｉ番目の信号（Ｄフリップフロップの出力）＝Ｈでｉ＋
１番目の信号（Ｄフリップフロップの出力）＝Ｌの時の
み“L"レベルの信号を出力する。第２図の例の場合、NA
NDゲート43の出力のみ“L"となる。これにより、NANDゲ
ート43に対応する遅延信号S4が、クロックCK1の立ち上
がり直後に立ち上がる信号であるとして検出される。
NANDゲート43の出力が“L"レベルになると、これに対
応する出力部50のORゲート53が開き、遅延信号S4がＤフ
リップフロップ56のＤ端子に入力する。Ｄフリップフロ
ップ56の動作クロックはクロックCK1より1/2サイクル遅
れたクロックCK2であるため、クロックCK1の立ち上がり
に同期した遅延信号S4をクロックCK1により所定値遅れ
たクロックCK2で打ち抜くことになり、Ｄフリップフロ
ップ56からはクロックCK1に同期した信号が出力され
る。
応する出力部50のORゲート53が開き、遅延信号S4がＤフ
リップフロップ56のＤ端子に入力する。Ｄフリップフロ
ップ56の動作クロックはクロックCK1より1/2サイクル遅
れたクロックCK2であるため、クロックCK1の立ち上がり
に同期した遅延信号S4をクロックCK1により所定値遅れ
たクロックCK2で打ち抜くことになり、Ｄフリップフロ
ップ56からはクロックCK1に同期した信号が出力され
る。
入力信号S1に「ゆるぎ」が生じている場合、上記例で
説明すると、遅延信号S4にもゆらぎがある。第５図に示
す様に、遅延信号S4の進み方向のゆらぎ幅を+t1、遅れ
方向のゆらぎ幅を-t1とすると、この信号S4は実際には
信号S4′のように見える。本実施例の場合、この信号S
4′をクロックCK2で打ち抜くことになる。しかし、クロ
ック周期をＴとすると、｜t1｜≦（1/2）Ｔである限
り、ゆらぎの無い場合と同様の出力信号が得られる。つ
まり、それだけゆらぎに対する余裕度が大きい。
説明すると、遅延信号S4にもゆらぎがある。第５図に示
す様に、遅延信号S4の進み方向のゆらぎ幅を+t1、遅れ
方向のゆらぎ幅を-t1とすると、この信号S4は実際には
信号S4′のように見える。本実施例の場合、この信号S
4′をクロックCK2で打ち抜くことになる。しかし、クロ
ック周期をＴとすると、｜t1｜≦（1/2）Ｔである限
り、ゆらぎの無い場合と同様の出力信号が得られる。つ
まり、それだけゆらぎに対する余裕度が大きい。
尚、上述した実施例では、SP信号はSET信号到来後、
入力データS1がない時クロックCK1に同期して何回かで
るが、入力データS1が到来したあとは１回しかでない。
この時、SP信号の立上りで比較判定を何回か行なうが、
最終判定は入力データ到来後の最後のSP信号の立上りで
行なうため問題はない。
入力データS1がない時クロックCK1に同期して何回かで
るが、入力データS1が到来したあとは１回しかでない。
この時、SP信号の立上りで比較判定を何回か行なうが、
最終判定は入力データ到来後の最後のSP信号の立上りで
行なうため問題はない。
また、本実施例では、起動をかけるSET信号は１回し
かでない場合を述べたが、一定時間ごとに比較判定が必
要な場合は、一定時間ごとにSET信号をだせば良いこと
になる。
かでない場合を述べたが、一定時間ごとに比較判定が必
要な場合は、一定時間ごとにSET信号をだせば良いこと
になる。
本発明によれば、入力信号のゆらぎに対する余裕度が
大きくしかも短時間で同期がとれる簡易な構成のビット
位相同期回路が得られるという効果がある。
大きくしかも短時間で同期がとれる簡易な構成のビット
位相同期回路が得られるという効果がある。
第１図は本発明の一実施例に係るビット位相同期回路の
構成図、第２図は第１図に示すビット位相同期回路の動
作を説明するタイミングチャート、第３図は第１図に示
すセットパルス部の詳細構成図、第４図は第３図に示す
セットパルス部の動作を説明するタイミングチャート、
第５図は第１図に示すビット位相同期回路のゆらぎに対
する余裕度の説明図、第６図は従来のビット位相同期回
路の構成図、第７図は従来のビット位相同期回路におけ
る入力信号とクロックとの関係図である。 10…遅延部、20…セットパルス部、30…ラッチ部、40…
検出部、50…出力部。
構成図、第２図は第１図に示すビット位相同期回路の動
作を説明するタイミングチャート、第３図は第１図に示
すセットパルス部の詳細構成図、第４図は第３図に示す
セットパルス部の動作を説明するタイミングチャート、
第５図は第１図に示すビット位相同期回路のゆらぎに対
する余裕度の説明図、第６図は従来のビット位相同期回
路の構成図、第７図は従来のビット位相同期回路におけ
る入力信号とクロックとの関係図である。 10…遅延部、20…セットパルス部、30…ラッチ部、40…
検出部、50…出力部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 健治郎 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (56)参考文献 特開 昭62−23647（ＪＰ，Ａ) 特開 昭61−261918（ＪＰ，Ａ) 特開 昭57−39639（ＪＰ，Ａ) 特開 昭63−10930（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号を所定時間遅延させる遅延回路を
直列にＮ個接続した遅延部と、クロック信号及び前記入
力信号から前記入力信号をラッチするタイミング信号を
作成するセットパルス部と、前記入力信号および前記Ｎ
個の遅延回路の各出力のそれぞれを前記セットパルス部
の出力信号でラッチするＮ＋１個の保持回路を備えラッ
チ部と、Ｉ番目とＩ＋１番目（Ｉは１からＮ）の前記保
持回路の出力を入力してＮ＋１個の保持回路出力の変化
を検出するＮ個のNAND回路からなる検出部と、前記Ｎ個
のNAND回路の各出力と前記Ｎ個の遅延回路の各出力を入
力し前記検出回路のＪ番目（Ｊは１からＮ）のNAND回路
が変化を検出すると前記遅延回路のＪ番目の出力を選択
するＮ個のOR回路からなる選択回路と前記選択回路の出
力を前記クロック信号の逆相信号でリタイミングするラ
ッチ回路とからなる出力部とで構成され、前記入力信号
の位相変動をビット毎に検出しながら前記入力信号を前
記クロック信号によりラッチして出力することを特徴と
するビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190077A JPH0828698B2 (ja) | 1987-07-31 | 1987-07-31 | ビツト位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190077A JPH0828698B2 (ja) | 1987-07-31 | 1987-07-31 | ビツト位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436142A JPS6436142A (en) | 1989-02-07 |
| JPH0828698B2 true JPH0828698B2 (ja) | 1996-03-21 |
Family
ID=16251980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190077A Expired - Lifetime JPH0828698B2 (ja) | 1987-07-31 | 1987-07-31 | ビツト位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828698B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585432B2 (ja) * | 1989-07-21 | 1997-02-26 | 株式会社日立製作所 | ビット位相同期回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700347A (en) * | 1985-02-13 | 1987-10-13 | Bolt Beranek And Newman Inc. | Digital phase adjustment |
-
1987
- 1987-07-31 JP JP62190077A patent/JPH0828698B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436142A (en) | 1989-02-07 |
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