JPH0778774B2 - 短待ち時間データ回復装置及びメッセージデータの同期化方法 - Google Patents
短待ち時間データ回復装置及びメッセージデータの同期化方法Info
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- JPH0778774B2 JPH0778774B2 JP3324389A JP32438991A JPH0778774B2 JP H0778774 B2 JPH0778774 B2 JP H0778774B2 JP 3324389 A JP3324389 A JP 3324389A JP 32438991 A JP32438991 A JP 32438991A JP H0778774 B2 JPH0778774 B2 JP H0778774B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は通信およびディジタルコ
ンピュータ入力／出力システムおよび非同期シリアルデ
ータを受信するそれらの能力に関し、そしてシリアルデ
ータ伝送におけるシリアルデータをクロックするための
クロック回復装置および方法を提供するものである。 【０００２】 【従来の技術及び課題】現代のディジタルシステムでは
シリアルデータがそのシステムの種々のエレメント間で
転送される。これは種々のシステムで行われる。このた
めには米国特許第４１６９２１２号明細書に示されるよ
うに半二重または全二重通信チャンネルで利用しうる多
重モードディジタル暗号化システムが提案されている。
また米国特許第４７８５４６９号明細書に示されるよう
に並列データ伝送のための非同期または同期アプリケー
ション用の周辺インターフェースに対するプロセッサも
提案されている。可変速度のデータは米国特許第４０８
７６８１号明細書に示されるように非常に複雑な方法に
より回復されている。米国特許第４７５６０１０号明細
書も複雑であって、これは受信データがデータ伝送クロ
ックより高速のクロックを含む場合にはより低い伝送速
度について動作する回復方法を示している。 【０００３】送信器と受信号が互いに非同期のクロック
を含むときには、データを正しく受信するには各入力シ
リアルデータと受信器とを同期化しなくてはならない。
これを行うには受信器は入力データと同期するクロック
を発生しそしてそのクロックを用いてそのデータを受信
しなければならない。 【０００４】非常に高い伝送速度については伝送速度よ
りかなり高速のクロックを用いない方がよく、そしてパ
ターン認識を必要としない固定データ速度で動作するシ
ステムが必要である。本発明は直列データ伝送に関し、
そのデータをクロックするためのクロックを回復する。
この場合、米国特許第４８１７１１７号明細書において
は局部クロック信号を発生しそしてそれから周波数は等
しいが位相のずれた複数の局部クロック信号を発生した
後、データ送信器から入る交互となった半ビットからな
る第１ビットシーケンスからデータ受信器でのビットク
ロックを決定するために入力データと同期したＮ相クロ
ックから選んでいる。これは広く用いられてはおらず、
そして予め定めた最小時間インターバルにおいてこれら
局所クロック出力信号の内の少くとも１個からビットク
ロックを発生しなくてはならない。このシステムはコー
ドレス電話器を目的としたものであって、一つのパター
ンを同期化し認識するためにビットストリング（約１６
ビット／ストリング）を発生しなくてはならない。これ
には複雑なハードウェアが必要である。 【０００５】広く用いられているシリアルデータ回復法
は位相固定ループ（ＰＬＬ）発振器にもとづいており、
これはＰＬＬが入力シリアルデータに同期することが出
来るようにする見出しを有するメッセージとしてシリア
ルデータを送ることを含んでいる。更に、このデータメ
ッセージは例えば８ビット／１０ビットコードのような
特殊なコードにコード化されて数ビット毎に入力データ
が変換するようにする。これはメッセージの期間中ＰＬ
Ｌを連続的に校正するために用いられ、それによりそれ
が入力データと同期したままとなる。これらの方法は特
に長いメッセージについては満足なものである。長いメ
ッセージは見出しおよびＰＬＬの連続校正についてのオ
ーバヘッドを長時間にわたり無視しうるようにするよう
に小さくする。 【０００６】しかしながら、並列処理については短待ち
時間シリアルデータ回復法すなわち非常に小さいオーバ
ヘッドで短いメッセージを効率よく処理する方法が必要
である。従来の方法は見出しを介してＰＬＬ発振器を同
期化するに必要な時間が少量のデータを送信する時間よ
りかなり長いから短待ち時間要件については有効でな
い。そのような方法はパフォーマンスにとって非常に有
害である。 【０００７】更に、同期化を高速で変更する必要が相互
接続ネットワークおよび多くの異なるクロック源を用い
るシステムにある。例えば、回復法は第１メッセージの
受信のために高速で同期化し次に第２のメッセージを直
ちに受けるために異なる非同期源に直ちに再び同期化し
なければならない。 【０００８】データが非同期で回復される場合には回路
が不安定となる可能性すなわち不安定度があり、そして
これを考慮しなければならない。 【０００９】要約すると、将来のために、非常に高速度
の直列固定データ速度位置についてのより高速でより安
価であって、よりフレキシブルなそして複雑でない方法
が必要である。 【００１０】 【課題を解決するための手段及び作用】本発明は受信装
置を入力シリアルデータメッセージと同期化させること
の出来るようにする装置に関する。これは単一の同期化
ビットをメッセージのはじめに長い見出しの代りに付加
するだけでよい。この同期化ビットがまず送られそして
これは常に論理「１」である。このシステムに必要なハ
ードウェアは簡単な一つのセットであり、この単一の同
期化ビットでシリアルデータのクロックのためのクロッ
クを回復する。この装置は分散システム用のバスのアプ
リケーションおよび他のアプリケーションで有効であ
る。 【００１１】受信装置での同期化は入力データと同一の
周波数で動作するＮ個の位相のずれたクロックを発生す
ることの出来るクロックシステムにより行われる。これ
らＮ個のクロックは互いにほぼ等しい量だけシフトして
いる。Ｎ個のクロックはクロックの可能性をすべてカバ
ーするから、Ｎ個のクロックの内の少くとも１個のクロ
ックが入力データと同期することになる。本発明の装置
の目的はＮ個のクロックの内、入力シリアルデータと最
もよく同期する一つを選びそしてメッセージを正しく受
信することである。クロック選択決定は夫々の入力メッ
セージについてなされる。Ｎ個のクロックの内の１つの
選択は同期化ビットが受信装置に入る時間全体において
なされる。この選択は入力同期化ビットをサンプリング
しそしてＮ個のクロックの内、入力データに最もよく同
期する１つを直ちに選びそしてそれを用いて以降のメッ
セージを受信するものである。 【００１２】この方法には限界がある。送信および受信
装置は同一周波数で通信を行わねばならず、すなわち両
者は同一の正確な周波数を発生する発振器にもとづきメ
ッセージを発生し受信しなければならない。しかしなが
ら、そのような発振器は完全には整合せず二つの発振器
で発生される周波数間にはわずかなずれ、すなわちエラ
ーがある。このエラーのために入力データを選択された
クロックと完全に同期したままとすることは出来ない。
同期化はメッセージが長すぎる場合には二つの発振器間
の精度の問題である時間がたまたま失われることがあ
る。今日の発振器の精度では異なる発振器間で生じる許
容可能な最大周波数誤差は約１０００クロック時間に同
期化損失を生じさせるものと考えられる。これは、短い
メッセージを１０００データビット長に維持するとすれ
ばこのメッセージの期間に同期損失が生じないというこ
とを意味する。 【００１３】 【実施例】Ｎ個の位相のずれたクロックを受信器で発生
する場合であるＮ＝４について説明する。各入力メッセ
ージが受信器に生じるとき、４個のクロックの１つが特
定のメッセージの受信に最適なものとして選ばれる。こ
の例におけるＮは２より大であれば任意であり、４に限
られるものではない。 【００１４】データと非同期で回復するときは回路の不
安定度があり、これを考慮しなければならない。この実
施例における不安定度の形は図７に示すIBM Technical
Disclosure Bulletin Vol.32 No.10A March 1990,
「Metastability ProofLatch 」 D.C. Banker, J.A.
Dorler, G.A. Maley and H.T. Olnowich 著に示され
るものである。 【００１５】図１において、シリアルデータ回復システ
ム１０は回路１２、すなわちＮ相クロック発生器、回路
１４、すなわちワン・オブ・Ｎクロック選択回路（one
ofN-clock selection circuit）、回路１６、すなわち
入力データ整合回路、回路１８、すなわちメッセージの
入力データ部分を受信するために用いられる入力データ
シフトレジスタ、およびオプション回路１９すなわちメ
ッセージエラー検出回路、を含む。 【００１６】図２は２信号シリアルインターフェースの
実施例を介して送られるメッセージについてのタイミン
グを示しており、２信号とは＋ＶＡＬＩＤおよび＋ＤＡ
ＴＡである。＋ＤＡＴＡ信号は実際には同期化ビットと
それに続く入力シリアルデータメッセージを含む。図１
の＋ＤＡＴＡは２００ＭＨｚ（５nsに１ビットずつ）で
のＮＲＺデータの直列伝送のためのものである。これは
１クロック時間＝５ns以下（目標の５nsから伝送回路に
より僅かに縮まることがある）の同期化ビットで固定さ
れる。＋ＶＡＬＩＤはデータ伝送をブラケットする信号
であり、メッセージのエンドの検出に使用しうる。 【００１７】図１、３において、回路１２は発振器２
０、Ｌ１−ラッチ２２、Ｌ２−ラッチ２４を含む。本発
明の目的は受信システム１０が１クロック時間で入力デ
ータと同期化しうるようにすることである。このため、
回路１２は４個の移相のずれたクロックを発生する。こ
れは１．２５ns間上レベルで次の１．２５ns間下レベル
となる方形波出力を出す発振器２０により与えられる４
００ＭＨｚおよびその逆数にもとづき、４つの位相のず
れた２００ＭＨｚのクロックを発生する。これはラッチ
２２と２４でつくられる２段シフトレジスタを用い、４
つのクロックの発生に４００ＭＨｚでの帰還とクロック
を必要とする。クロック１と３は逆であり２と４もそう
である。図３のタイミング図は４個の２００ＭＨｚクロ
ックの波形およびいかにして夫々が互いに１．２５nsだ
けスキューされるかを示している。 【００１８】図１、４、５、７において、回路１４はラ
ッチ３０−３７、ＡＮＤゲート４０−５２、ＯＲゲート
５２を含む。回路１４の目的は入力同期化ビットにもと
づき回路１２からの４個のクロックの内の１つを選ぶこ
とである。同期化ビットはまず各入力シリアルデータメ
ッセージに対し論理１に固定されて入り、そして夫々が
回路１２からの４つのクロックの１つでクロックされる
４個のラッチ３０，３２，３４，３６によりサンプリン
グされる。４個のラッチの１個はデータとクロックが整
合していないから不安定条件となりうるのであり、これ
らは同時に変化して正常なラッチを不安定に（不確率な
レベルあるいは発振状態になる）させる。このように、
本発明はラッチ３０〜３７が耐不安定ラッチであり二重
ラッチとして構成されるとき有効であり、何故ならば二
重ラッチングは好適なラッチを用いずに不安定度を低下
させるために広く認識された方法であるからである。好
適なラッチ３０〜３７は図７に示すラッチであるとよ
い。 【００１９】４個のＬ１ラッチ３０，３２，３４，３６
の１個は他よりも早くこの同期化ビットでセットされ
る。何故ならばこれらクロックはスタガー状(staggere
d）であるからである。例えば、図３のタイミング図に
おいて、これら４個のクロックに関し、同期化ビットの
ランダムな発生を示す。この例では同期化ビットはクロ
ック１が０となった後に立上がり、それ故クロック１は
この同期化ビットに出会わず、クロック１でクロックさ
れるラッチ３０はセットとならない。しかしながら、ク
ロック２と同期化ビットは重なるからクロック２は同期
化ビットと一致し、ラッチ３２をはじめにセットされる
ものとする。次に１．２５ns後にラッチ３４が次にセッ
トされそしてその１．２５ns後に３６がセットされる。
ラッチ３２から前のラッチ３０への帰還によりラッチ３
０のセットが防止される。 【００２０】このように４個の内の３個のラッチは同期
化ビットが検出されるときセットとなりうる。これら４
個のラッチはＬ１ラッチに対し内部的となる帰還ループ
によりこの初期状態に凍結される。これらの状態を変え
ることの出来るのはそのメッセージのエンドで０になる
＋ＶＡＬＩＤ信号である。０になる＋ＶＡＬＩＤ信号は
これらラッチをすべてリセットし次のメッセージの同期
化ビットの処理に備えさせる。 【００２１】同期化ビットの中心に最も近いクロックを
選ぶために３個のラッチの内の第２のラッチをセットす
るクロックが入力データメッセージを回復するために用
いられるべきクロックとして選ばれる。この例ではラッ
チ３４はクロック３により２番目にセットされ、それ故
クロック３が選ばれる。クロック選択回路１４は４個の
ＡＮＤゲート４４，４５，４６，４７を用いる簡単な組
合せロジックでつくられる。一つの選択についてこれら
ＡＮＤゲートの３個が０を、残りの１個が１を出す。選
択は４個の二重ラッチ３０〜３７にもとづきなされる。
この例では二重ラッチ３２のＳ２出力、ラッチ３４と３
５のＳ３出力およびラッチ３６，３７のＳ４出力はすべ
て１であり、ラッチ３０，３１のＳ１出力は０である
（その逆−Ｓ１は１である）。ラッチ３０〜３７はＡＮ
Ｄゲート４４〜４７に入力を与えこれらがＡＮＤゲート
を１にゲート４４，４５，４６を０にする。その結果、
クロック３が回路１４のＡＮＤゲート５０とＯＲゲート
５２により選ばれて入力データメッセージのクロックの
ためにＬ１ラッチ６０にこの選ばれたクロックを与え
る。 【００２２】この回復動作の最終段階では、この選択さ
れたクロックで回路１６内の入力データを整合させ、回
路１８にそれを記憶しそして回路１９を用いてそのエラ
ーを検査する。回路１６はラッチ６０と６２からなる。
Ｌ１ラッチ６０はインバータ６４で発生されるこの選ば
れたクロックの反転でラッチ６０の出力をクロックする
ことによりＬ１ラッチ６０で発生されるシリアル波形を
２５０nsだけ遅延する。 【００２３】回路１８はＡＮＤゲート６６と６８、イン
バータ７０、ＯＲゲート７２および入力シフトレジスタ
８０からなる。回路１８はメッセージ全体をレジスタ８
０に移動させ、そして受信器による処理のためそこに保
持する。受信器は一般に、４クロックの内のどの１つが
各入力メッセージにより選ばれてもランダムには変化し
ない１つの局部クロックで動作する。この例では受信器
はその局部クロックとしてクロック１を用いるものとし
ている。それ故、レジスタ８０は図３からのクロック１
により常にクロックされる。 【００２４】クロック１でクロックするためにレジスタ
８０に入力データを整合させるために入力データ選択が
ＡＮＤゲート６６，６８で行われる。この入力データ選
択はクロック３がＯＲゲート７４とインバータ７０とに
より選ばれたかクロック４がそのように選ばれたかにも
とづき、ラッチ６０または６２から行われる。クロック
３または４が選ばれると、ＡＮＤゲート６６とＯＲゲー
ト７２によりラッチ６０の出力がクロック１による受信
のためにレジスタ８０に送られるべきものとして選ばれ
る。クロック１または２が選ばれるとＡＮＤゲート６８
とＯＲゲート７２によりラッチ６２の出力がクロック１
での受信のためにレジスタ８０に送られるべきものとし
て選ばれる。図６はこの動作のタイミングの例を示す。 【００２５】回路１９はデータメッセージが回路１８に
完全に入った後でそのエラーの検出を行うためにオプシ
ョンとして用いられる。エラー検出はパリティ、ＥＣＣ
またはＣＲＣのような所望の方法にもとづき行うことが
出来る。不安定により誤ってデータが回復されれば回路
１９はこれらおよび他のエラーを検出する。 【００２６】この実施例は図７に示す耐不安定ラッチを
用いる。図７は不安定状態に対するディジタルラッチの
感度を下げる回路構成である。非同期システムではほぼ
同一時点で変化する２つの信号によりノイズスパイクが
生じるような例がある。そのようなスパイクはラッチに
小さいエネルギーパケットをそう入するに充分な大きさ
をもつことが出来そしてそれを不安定にする。この不安
定性には二通りある。これによりラッチが帰還ループに
より発振するかあるいはラッチ出力が不確定な電圧レベ
ルを生じさせる。いずれの場合でもそれが一たん生じる
と、不安定条件がなくなる前のある不定の時間にわたり
存在しそして一般に不規則なハードウェア故障を生じ
る。 【００２７】この問題を明確にするためにいくつかの簡
単な仮定を用いるが、その第１のものは、スパイクがラ
ッチをセットするかそれを安定なままにするかは、その
ラッチが不安定とならない限り問題ではないとするもの
である。多くの場合、安定な結果は望ましく、そして予
め定めたように論理的に扱うことが出来る。次の仮定は
不安定性（一般にデータとクロック）を生じさせうる２
つの信号はスパイクが両者が同時に１のときにのみ生じ
るように論理ＡＮＤ処理されるとするものである。最後
は、二つの信号のＡＮＤがそのラッチのセットにのみ用
いられるとするものである。セットしてしまうとそのラ
ッチは、図７にそのタイミングを示す他の信号（−ＲＥ
ＳＥＴ）にもとづき全く別のバスを介してリセットされ
る。 【００２８】不安定性の解決法は図７に示すシュミット
トリガ（ＳＴ）回路を用いるものである。図７はラッチ
Ｌ１とＬ２からなるレベル感応スキャン設計（ＬＬ４Ｓ
ＳＤ）二重ラッチをつくる２個のシュミットトリガ、Ｏ
Ｒゲート１（ＯＲ１）、３個のＡＮＤゲート（Ａ１，Ａ
２，Ａ３）間の相互接続を示す。ＳＴは標準型のインバ
ータエレメントから僅かに異なり、上および下のしきい
値を有する。信号入力によりＳＴはこの上のしきい値を
越えてＳＴの出力の状態を変化（下レベルへ）させる。
立下り入力を伴う信号は下のしきい値より下となりＳＴ
の出力の状態を変化（上のレベルへ）させる。上下のレ
ベル間に差があるからシュミットトリガはパルス伸張器
となりそして信号内の検出されたスパイクを増幅するた
めに用いられる。 【００２９】スパイクは同時に非同期で変化するＣＬＯ
ＣＫ入力とＤＡＴＡ入力によりゲートＡ１で生じ、すな
わち−ＣＣＬＫが「０」から「１」に変化するときデー
タが「１」から「０」に変化する。ＣＬＯＣＫがＤＡＴ
Ａ前に短時間僅かに変化すればＡ１の出力は「１」（ス
パイク）となりあるいは「１」になるとし、そして次に
正常状態「０」にもどる。スパイクのサイズは回路速度
と変化する信号が同時に１となる時間の長さによりきま
る。 【００３０】スパイクによりＬＳＳＤラッチ出力（Ｌ１
またはＬ２段の）に不安定条件を生じさせる場合には問
題であり、次の場合にはこれを除去しなくてはならな
い。 【００３１】第１の場合は、スパイクがゲートＡ１また
はＯＲ１を通り伝播して問題を生じさせるには小さすぎ
るときである。しかしながらこれがＯＲ１を通るとスパ
イクはＳＴ１に入り第２の場合となる。 【００３２】第２の場合はスパイクがＳＴ１の上のしき
い値を越えるには充分大きくなく、問題を生じない場合
である。しかしながら、これがＳＴ１の上のしきい値を
越えるとすればＳＴ１はパルスのサイズを伸張または増
加させる。必要であればＳＴ１の出力は図示のようにＳ
Ｔ１の入力に小さいコンデンサを付加することで更に伸
張しうる。非不安定動作を保証するために、このパルス
は帰還ループを閉じさせるに充分に伸張しなければなら
ない（「０」へと変わるＳＴ１によりＳＴ２が「１」に
変わりそしてＡ３またはＯＲ１を通って帰還してＳＴ１
の入力を１にとどまるようにさせる）。 【００３３】第３の場合は第２の変形である。ＳＴ１の
入力が上のしきい値レベルのすぐ下まで上がるがそれを
越えないならば、ＳＴ１の出力はその上の出力レベル近
辺で発振する。そのような発振はＳＴ２の下のしきい値
にまたがらずＳＴ２でスケッチされるからこれがＳＴ２
が必要な理由である。 【００３４】第４の場合はスパイクの立下り時間がしき
い値を変えるに必要な内部ＳＴ時間より短く、複数のし
きい値越えを生じさせるときに生じる。これは、ＳＴ回
路の設計において、入力を与える回路が立下がるよりも
高速でしきい値が変化するようにすることで回避出来
る。ＳＴの入力に小さいコンデンサを付加することで図
７に示すように入力の立下り時間を低下させることが出
来る。他の実施例 図１−６に示す実施例の変更が可能である。それらはこ
れまで述べた原理を用いてつくることが出来る。例え
ば、この回復装置はより長いメッセージに適用出来、そ
してその場合にも現存の８Ｂ／１０Ｂ法よりかなり効率
が高い。図８において、５nsのデッドタイムにわたり＋
ＶＡＬＩＤを下げそしてそれを再び上げて次のデータに
再び同期ビットを固定することにより任意の時点で入力
データを再同期化させることが出来る。回復ロジックは
これを新しい伝送とみて再同期化を行う。 【００３５】また、＋ＤＡＴＡおよび＋ＶＡＬＩＤ以外
の信号を入力データの伝送に用いることが出来る。この
方法によればクロック選択ラッチは命令されたまたは予
めセットされたビットカウントにもとづき伝送のエンド
でリセットされる。 【００３６】図９に示すように多重ラインシリアル転
送、例えばバイトシリアル伝送にこの方法を用いること
も出来る。この場合、これらラインは一般に互いにそし
て同一周波数で同期して送られるが受信器とは同期して
いない。これらラインの夫々はそれ自体の同期化ビット
を含むが１本の＋ＶＡＬＩＤラインを図４のＡＮＤゲー
ト９０で示すようにすべてのデータラインで共用しても
よい。これには二つの形があり、受信器で別の同期化ロ
ジックを夫々のデータラインに用いるか、あるいは一つ
のセットをすべてのデータラインで共用する。その選択
は多重データライン間でのスキューの制御の密度により
きまる。これが緊密に制御されてそして小さいものであ
れば、すべての同期化ビットはＡＮＤゲート９０でＡＮ
Ｄ処理されて一つの共用される回路１４に送られる（各
入力データラインはそれ自体の回路１６，１８，１９を
必要とすることになる）。スキューが大きければ各デー
タラインは個々の回復回路１４，１６，１８，１９を必
要とする。 【００３７】図１０、１１において、更に不安定性を避
けるために同期化ビットは１クロック時間更に拡張され
そしてクロック決定を２クロック時間にわたり延長す
る。これにより各ダブルラッチ３０〜３７は第２ラッチ
と同じクロックでクロックされる第３ラッチ１００，１
０２，１０４，１０６（図１１）により１サイクル後だ
け延ばされる。これにより不安定性を解決するために１
クロック時間に１ラッチ時間を加えた時間が付加され
る。 【００３８】図１２において、付加的ハードウェアを用
いて不安定の発生を完全に除去するために、クロック選
択回路１４を取り除きその代りに回路１８と１９からな
る３セット以上のロジックを用いることができ、それに
より、４個の入力データシフトレジスタ２００，２０
４，２０８，２１２と４個のエラー検出ブロック２０
２，２０６，２１０，２１４をつくる。これにより入力
データを夫々が回路１２で発生される異なる位相のクロ
ックでクロックするようにして４個のロジックセットで
回復することが出来る。エラー検出は４組のエラー検出
回路２０２，２０６，２１０，２１４と制御ブロック２
１５により４つのメッセージについて行うことが出来
る。その場合にはエラー検出チェックを正しく通すレジ
スタ２００，２０４，２０８，２１２の内の任意のもの
に記憶されるデータ群について用いるために選択され
る。 【００３９】これら実施例において、この単一ビット同
期化法は各入力メッセージについて個々の整合を与え、
そして異なるソースからのバック・ツー・バックメッセ
ージに直ちに応答することが出来る。受信側での同期化
は入力データと同一の周波数で動作するＮ個の移相クロ
ックを発生することの出来るクロックシステムを用いて
行われる。このようにこの方法は、局部クロック信号を
発生しそしてそれから周波数の等しいＮ個の位相のずれ
に局部クロック信号を発生することによりデータ送信器
からのビットの第１ビットシーケンスからデータ受信器
内のビットクロックを決定する。これらＮ個のクロック
は互いにほぼ等しい量だけシフトされそして同期化装置
は入力シリアルデータを見てそれとこれらＮ個のクロッ
クの内のどれが同期しているかを決定しそしてこのシリ
アルデータにより与えられる各メッセージに対する個々
のクロック整合と同期させる。これら位相のずれた局部
信号は同一周波数ではあるが発生位相差のため時間と共
に変化する。しかしながら、入力シリアルデータと最も
よく同期する、これらＮ個のクロックの内の１つを決定
することによりどのクロックの選択が行われるべきかに
ついての決定がなされ、そしてこれは入力メッセージ毎
に行われる。この選択は好適には１である単一の同期化
ビットが受信装置に入る時間で完全に行われる。入力同
期ビットはサンプリングされそしてＮ個のクロック時間
の内の１つが入力データと最もよく同期するものとして
選ばれそしてそのクロック時間が次のメッセージの受信
に用いられる。元のクロックは、選択のため比較される
各クロック時間が互いにほぼ等しい量だけシフトされる
ように位相のずれた単一のクロックである。本発明の装
置の目的はＮ個のクロックの内、入力シリアルデータと
最もよく同期する１つのクロックを選択しそしてメッセ
ージを正しく受信することである。
ンピュータ入力／出力システムおよび非同期シリアルデ
ータを受信するそれらの能力に関し、そしてシリアルデ
ータ伝送におけるシリアルデータをクロックするための
クロック回復装置および方法を提供するものである。 【０００２】 【従来の技術及び課題】現代のディジタルシステムでは
シリアルデータがそのシステムの種々のエレメント間で
転送される。これは種々のシステムで行われる。このた
めには米国特許第４１６９２１２号明細書に示されるよ
うに半二重または全二重通信チャンネルで利用しうる多
重モードディジタル暗号化システムが提案されている。
また米国特許第４７８５４６９号明細書に示されるよう
に並列データ伝送のための非同期または同期アプリケー
ション用の周辺インターフェースに対するプロセッサも
提案されている。可変速度のデータは米国特許第４０８
７６８１号明細書に示されるように非常に複雑な方法に
より回復されている。米国特許第４７５６０１０号明細
書も複雑であって、これは受信データがデータ伝送クロ
ックより高速のクロックを含む場合にはより低い伝送速
度について動作する回復方法を示している。 【０００３】送信器と受信号が互いに非同期のクロック
を含むときには、データを正しく受信するには各入力シ
リアルデータと受信器とを同期化しなくてはならない。
これを行うには受信器は入力データと同期するクロック
を発生しそしてそのクロックを用いてそのデータを受信
しなければならない。 【０００４】非常に高い伝送速度については伝送速度よ
りかなり高速のクロックを用いない方がよく、そしてパ
ターン認識を必要としない固定データ速度で動作するシ
ステムが必要である。本発明は直列データ伝送に関し、
そのデータをクロックするためのクロックを回復する。
この場合、米国特許第４８１７１１７号明細書において
は局部クロック信号を発生しそしてそれから周波数は等
しいが位相のずれた複数の局部クロック信号を発生した
後、データ送信器から入る交互となった半ビットからな
る第１ビットシーケンスからデータ受信器でのビットク
ロックを決定するために入力データと同期したＮ相クロ
ックから選んでいる。これは広く用いられてはおらず、
そして予め定めた最小時間インターバルにおいてこれら
局所クロック出力信号の内の少くとも１個からビットク
ロックを発生しなくてはならない。このシステムはコー
ドレス電話器を目的としたものであって、一つのパター
ンを同期化し認識するためにビットストリング（約１６
ビット／ストリング）を発生しなくてはならない。これ
には複雑なハードウェアが必要である。 【０００５】広く用いられているシリアルデータ回復法
は位相固定ループ（ＰＬＬ）発振器にもとづいており、
これはＰＬＬが入力シリアルデータに同期することが出
来るようにする見出しを有するメッセージとしてシリア
ルデータを送ることを含んでいる。更に、このデータメ
ッセージは例えば８ビット／１０ビットコードのような
特殊なコードにコード化されて数ビット毎に入力データ
が変換するようにする。これはメッセージの期間中ＰＬ
Ｌを連続的に校正するために用いられ、それによりそれ
が入力データと同期したままとなる。これらの方法は特
に長いメッセージについては満足なものである。長いメ
ッセージは見出しおよびＰＬＬの連続校正についてのオ
ーバヘッドを長時間にわたり無視しうるようにするよう
に小さくする。 【０００６】しかしながら、並列処理については短待ち
時間シリアルデータ回復法すなわち非常に小さいオーバ
ヘッドで短いメッセージを効率よく処理する方法が必要
である。従来の方法は見出しを介してＰＬＬ発振器を同
期化するに必要な時間が少量のデータを送信する時間よ
りかなり長いから短待ち時間要件については有効でな
い。そのような方法はパフォーマンスにとって非常に有
害である。 【０００７】更に、同期化を高速で変更する必要が相互
接続ネットワークおよび多くの異なるクロック源を用い
るシステムにある。例えば、回復法は第１メッセージの
受信のために高速で同期化し次に第２のメッセージを直
ちに受けるために異なる非同期源に直ちに再び同期化し
なければならない。 【０００８】データが非同期で回復される場合には回路
が不安定となる可能性すなわち不安定度があり、そして
これを考慮しなければならない。 【０００９】要約すると、将来のために、非常に高速度
の直列固定データ速度位置についてのより高速でより安
価であって、よりフレキシブルなそして複雑でない方法
が必要である。 【００１０】 【課題を解決するための手段及び作用】本発明は受信装
置を入力シリアルデータメッセージと同期化させること
の出来るようにする装置に関する。これは単一の同期化
ビットをメッセージのはじめに長い見出しの代りに付加
するだけでよい。この同期化ビットがまず送られそして
これは常に論理「１」である。このシステムに必要なハ
ードウェアは簡単な一つのセットであり、この単一の同
期化ビットでシリアルデータのクロックのためのクロッ
クを回復する。この装置は分散システム用のバスのアプ
リケーションおよび他のアプリケーションで有効であ
る。 【００１１】受信装置での同期化は入力データと同一の
周波数で動作するＮ個の位相のずれたクロックを発生す
ることの出来るクロックシステムにより行われる。これ
らＮ個のクロックは互いにほぼ等しい量だけシフトして
いる。Ｎ個のクロックはクロックの可能性をすべてカバ
ーするから、Ｎ個のクロックの内の少くとも１個のクロ
ックが入力データと同期することになる。本発明の装置
の目的はＮ個のクロックの内、入力シリアルデータと最
もよく同期する一つを選びそしてメッセージを正しく受
信することである。クロック選択決定は夫々の入力メッ
セージについてなされる。Ｎ個のクロックの内の１つの
選択は同期化ビットが受信装置に入る時間全体において
なされる。この選択は入力同期化ビットをサンプリング
しそしてＮ個のクロックの内、入力データに最もよく同
期する１つを直ちに選びそしてそれを用いて以降のメッ
セージを受信するものである。 【００１２】この方法には限界がある。送信および受信
装置は同一周波数で通信を行わねばならず、すなわち両
者は同一の正確な周波数を発生する発振器にもとづきメ
ッセージを発生し受信しなければならない。しかしなが
ら、そのような発振器は完全には整合せず二つの発振器
で発生される周波数間にはわずかなずれ、すなわちエラ
ーがある。このエラーのために入力データを選択された
クロックと完全に同期したままとすることは出来ない。
同期化はメッセージが長すぎる場合には二つの発振器間
の精度の問題である時間がたまたま失われることがあ
る。今日の発振器の精度では異なる発振器間で生じる許
容可能な最大周波数誤差は約１０００クロック時間に同
期化損失を生じさせるものと考えられる。これは、短い
メッセージを１０００データビット長に維持するとすれ
ばこのメッセージの期間に同期損失が生じないというこ
とを意味する。 【００１３】 【実施例】Ｎ個の位相のずれたクロックを受信器で発生
する場合であるＮ＝４について説明する。各入力メッセ
ージが受信器に生じるとき、４個のクロックの１つが特
定のメッセージの受信に最適なものとして選ばれる。こ
の例におけるＮは２より大であれば任意であり、４に限
られるものではない。 【００１４】データと非同期で回復するときは回路の不
安定度があり、これを考慮しなければならない。この実
施例における不安定度の形は図７に示すIBM Technical
Disclosure Bulletin Vol.32 No.10A March 1990,
「Metastability ProofLatch 」 D.C. Banker, J.A.
Dorler, G.A. Maley and H.T. Olnowich 著に示され
るものである。 【００１５】図１において、シリアルデータ回復システ
ム１０は回路１２、すなわちＮ相クロック発生器、回路
１４、すなわちワン・オブ・Ｎクロック選択回路（one
ofN-clock selection circuit）、回路１６、すなわち
入力データ整合回路、回路１８、すなわちメッセージの
入力データ部分を受信するために用いられる入力データ
シフトレジスタ、およびオプション回路１９すなわちメ
ッセージエラー検出回路、を含む。 【００１６】図２は２信号シリアルインターフェースの
実施例を介して送られるメッセージについてのタイミン
グを示しており、２信号とは＋ＶＡＬＩＤおよび＋ＤＡ
ＴＡである。＋ＤＡＴＡ信号は実際には同期化ビットと
それに続く入力シリアルデータメッセージを含む。図１
の＋ＤＡＴＡは２００ＭＨｚ（５nsに１ビットずつ）で
のＮＲＺデータの直列伝送のためのものである。これは
１クロック時間＝５ns以下（目標の５nsから伝送回路に
より僅かに縮まることがある）の同期化ビットで固定さ
れる。＋ＶＡＬＩＤはデータ伝送をブラケットする信号
であり、メッセージのエンドの検出に使用しうる。 【００１７】図１、３において、回路１２は発振器２
０、Ｌ１−ラッチ２２、Ｌ２−ラッチ２４を含む。本発
明の目的は受信システム１０が１クロック時間で入力デ
ータと同期化しうるようにすることである。このため、
回路１２は４個の移相のずれたクロックを発生する。こ
れは１．２５ns間上レベルで次の１．２５ns間下レベル
となる方形波出力を出す発振器２０により与えられる４
００ＭＨｚおよびその逆数にもとづき、４つの位相のず
れた２００ＭＨｚのクロックを発生する。これはラッチ
２２と２４でつくられる２段シフトレジスタを用い、４
つのクロックの発生に４００ＭＨｚでの帰還とクロック
を必要とする。クロック１と３は逆であり２と４もそう
である。図３のタイミング図は４個の２００ＭＨｚクロ
ックの波形およびいかにして夫々が互いに１．２５nsだ
けスキューされるかを示している。 【００１８】図１、４、５、７において、回路１４はラ
ッチ３０−３７、ＡＮＤゲート４０−５２、ＯＲゲート
５２を含む。回路１４の目的は入力同期化ビットにもと
づき回路１２からの４個のクロックの内の１つを選ぶこ
とである。同期化ビットはまず各入力シリアルデータメ
ッセージに対し論理１に固定されて入り、そして夫々が
回路１２からの４つのクロックの１つでクロックされる
４個のラッチ３０，３２，３４，３６によりサンプリン
グされる。４個のラッチの１個はデータとクロックが整
合していないから不安定条件となりうるのであり、これ
らは同時に変化して正常なラッチを不安定に（不確率な
レベルあるいは発振状態になる）させる。このように、
本発明はラッチ３０〜３７が耐不安定ラッチであり二重
ラッチとして構成されるとき有効であり、何故ならば二
重ラッチングは好適なラッチを用いずに不安定度を低下
させるために広く認識された方法であるからである。好
適なラッチ３０〜３７は図７に示すラッチであるとよ
い。 【００１９】４個のＬ１ラッチ３０，３２，３４，３６
の１個は他よりも早くこの同期化ビットでセットされ
る。何故ならばこれらクロックはスタガー状(staggere
d）であるからである。例えば、図３のタイミング図に
おいて、これら４個のクロックに関し、同期化ビットの
ランダムな発生を示す。この例では同期化ビットはクロ
ック１が０となった後に立上がり、それ故クロック１は
この同期化ビットに出会わず、クロック１でクロックさ
れるラッチ３０はセットとならない。しかしながら、ク
ロック２と同期化ビットは重なるからクロック２は同期
化ビットと一致し、ラッチ３２をはじめにセットされる
ものとする。次に１．２５ns後にラッチ３４が次にセッ
トされそしてその１．２５ns後に３６がセットされる。
ラッチ３２から前のラッチ３０への帰還によりラッチ３
０のセットが防止される。 【００２０】このように４個の内の３個のラッチは同期
化ビットが検出されるときセットとなりうる。これら４
個のラッチはＬ１ラッチに対し内部的となる帰還ループ
によりこの初期状態に凍結される。これらの状態を変え
ることの出来るのはそのメッセージのエンドで０になる
＋ＶＡＬＩＤ信号である。０になる＋ＶＡＬＩＤ信号は
これらラッチをすべてリセットし次のメッセージの同期
化ビットの処理に備えさせる。 【００２１】同期化ビットの中心に最も近いクロックを
選ぶために３個のラッチの内の第２のラッチをセットす
るクロックが入力データメッセージを回復するために用
いられるべきクロックとして選ばれる。この例ではラッ
チ３４はクロック３により２番目にセットされ、それ故
クロック３が選ばれる。クロック選択回路１４は４個の
ＡＮＤゲート４４，４５，４６，４７を用いる簡単な組
合せロジックでつくられる。一つの選択についてこれら
ＡＮＤゲートの３個が０を、残りの１個が１を出す。選
択は４個の二重ラッチ３０〜３７にもとづきなされる。
この例では二重ラッチ３２のＳ２出力、ラッチ３４と３
５のＳ３出力およびラッチ３６，３７のＳ４出力はすべ
て１であり、ラッチ３０，３１のＳ１出力は０である
（その逆−Ｓ１は１である）。ラッチ３０〜３７はＡＮ
Ｄゲート４４〜４７に入力を与えこれらがＡＮＤゲート
を１にゲート４４，４５，４６を０にする。その結果、
クロック３が回路１４のＡＮＤゲート５０とＯＲゲート
５２により選ばれて入力データメッセージのクロックの
ためにＬ１ラッチ６０にこの選ばれたクロックを与え
る。 【００２２】この回復動作の最終段階では、この選択さ
れたクロックで回路１６内の入力データを整合させ、回
路１８にそれを記憶しそして回路１９を用いてそのエラ
ーを検査する。回路１６はラッチ６０と６２からなる。
Ｌ１ラッチ６０はインバータ６４で発生されるこの選ば
れたクロックの反転でラッチ６０の出力をクロックする
ことによりＬ１ラッチ６０で発生されるシリアル波形を
２５０nsだけ遅延する。 【００２３】回路１８はＡＮＤゲート６６と６８、イン
バータ７０、ＯＲゲート７２および入力シフトレジスタ
８０からなる。回路１８はメッセージ全体をレジスタ８
０に移動させ、そして受信器による処理のためそこに保
持する。受信器は一般に、４クロックの内のどの１つが
各入力メッセージにより選ばれてもランダムには変化し
ない１つの局部クロックで動作する。この例では受信器
はその局部クロックとしてクロック１を用いるものとし
ている。それ故、レジスタ８０は図３からのクロック１
により常にクロックされる。 【００２４】クロック１でクロックするためにレジスタ
８０に入力データを整合させるために入力データ選択が
ＡＮＤゲート６６，６８で行われる。この入力データ選
択はクロック３がＯＲゲート７４とインバータ７０とに
より選ばれたかクロック４がそのように選ばれたかにも
とづき、ラッチ６０または６２から行われる。クロック
３または４が選ばれると、ＡＮＤゲート６６とＯＲゲー
ト７２によりラッチ６０の出力がクロック１による受信
のためにレジスタ８０に送られるべきものとして選ばれ
る。クロック１または２が選ばれるとＡＮＤゲート６８
とＯＲゲート７２によりラッチ６２の出力がクロック１
での受信のためにレジスタ８０に送られるべきものとし
て選ばれる。図６はこの動作のタイミングの例を示す。 【００２５】回路１９はデータメッセージが回路１８に
完全に入った後でそのエラーの検出を行うためにオプシ
ョンとして用いられる。エラー検出はパリティ、ＥＣＣ
またはＣＲＣのような所望の方法にもとづき行うことが
出来る。不安定により誤ってデータが回復されれば回路
１９はこれらおよび他のエラーを検出する。 【００２６】この実施例は図７に示す耐不安定ラッチを
用いる。図７は不安定状態に対するディジタルラッチの
感度を下げる回路構成である。非同期システムではほぼ
同一時点で変化する２つの信号によりノイズスパイクが
生じるような例がある。そのようなスパイクはラッチに
小さいエネルギーパケットをそう入するに充分な大きさ
をもつことが出来そしてそれを不安定にする。この不安
定性には二通りある。これによりラッチが帰還ループに
より発振するかあるいはラッチ出力が不確定な電圧レベ
ルを生じさせる。いずれの場合でもそれが一たん生じる
と、不安定条件がなくなる前のある不定の時間にわたり
存在しそして一般に不規則なハードウェア故障を生じ
る。 【００２７】この問題を明確にするためにいくつかの簡
単な仮定を用いるが、その第１のものは、スパイクがラ
ッチをセットするかそれを安定なままにするかは、その
ラッチが不安定とならない限り問題ではないとするもの
である。多くの場合、安定な結果は望ましく、そして予
め定めたように論理的に扱うことが出来る。次の仮定は
不安定性（一般にデータとクロック）を生じさせうる２
つの信号はスパイクが両者が同時に１のときにのみ生じ
るように論理ＡＮＤ処理されるとするものである。最後
は、二つの信号のＡＮＤがそのラッチのセットにのみ用
いられるとするものである。セットしてしまうとそのラ
ッチは、図７にそのタイミングを示す他の信号（−ＲＥ
ＳＥＴ）にもとづき全く別のバスを介してリセットされ
る。 【００２８】不安定性の解決法は図７に示すシュミット
トリガ（ＳＴ）回路を用いるものである。図７はラッチ
Ｌ１とＬ２からなるレベル感応スキャン設計（ＬＬ４Ｓ
ＳＤ）二重ラッチをつくる２個のシュミットトリガ、Ｏ
Ｒゲート１（ＯＲ１）、３個のＡＮＤゲート（Ａ１，Ａ
２，Ａ３）間の相互接続を示す。ＳＴは標準型のインバ
ータエレメントから僅かに異なり、上および下のしきい
値を有する。信号入力によりＳＴはこの上のしきい値を
越えてＳＴの出力の状態を変化（下レベルへ）させる。
立下り入力を伴う信号は下のしきい値より下となりＳＴ
の出力の状態を変化（上のレベルへ）させる。上下のレ
ベル間に差があるからシュミットトリガはパルス伸張器
となりそして信号内の検出されたスパイクを増幅するた
めに用いられる。 【００２９】スパイクは同時に非同期で変化するＣＬＯ
ＣＫ入力とＤＡＴＡ入力によりゲートＡ１で生じ、すな
わち−ＣＣＬＫが「０」から「１」に変化するときデー
タが「１」から「０」に変化する。ＣＬＯＣＫがＤＡＴ
Ａ前に短時間僅かに変化すればＡ１の出力は「１」（ス
パイク）となりあるいは「１」になるとし、そして次に
正常状態「０」にもどる。スパイクのサイズは回路速度
と変化する信号が同時に１となる時間の長さによりきま
る。 【００３０】スパイクによりＬＳＳＤラッチ出力（Ｌ１
またはＬ２段の）に不安定条件を生じさせる場合には問
題であり、次の場合にはこれを除去しなくてはならな
い。 【００３１】第１の場合は、スパイクがゲートＡ１また
はＯＲ１を通り伝播して問題を生じさせるには小さすぎ
るときである。しかしながらこれがＯＲ１を通るとスパ
イクはＳＴ１に入り第２の場合となる。 【００３２】第２の場合はスパイクがＳＴ１の上のしき
い値を越えるには充分大きくなく、問題を生じない場合
である。しかしながら、これがＳＴ１の上のしきい値を
越えるとすればＳＴ１はパルスのサイズを伸張または増
加させる。必要であればＳＴ１の出力は図示のようにＳ
Ｔ１の入力に小さいコンデンサを付加することで更に伸
張しうる。非不安定動作を保証するために、このパルス
は帰還ループを閉じさせるに充分に伸張しなければなら
ない（「０」へと変わるＳＴ１によりＳＴ２が「１」に
変わりそしてＡ３またはＯＲ１を通って帰還してＳＴ１
の入力を１にとどまるようにさせる）。 【００３３】第３の場合は第２の変形である。ＳＴ１の
入力が上のしきい値レベルのすぐ下まで上がるがそれを
越えないならば、ＳＴ１の出力はその上の出力レベル近
辺で発振する。そのような発振はＳＴ２の下のしきい値
にまたがらずＳＴ２でスケッチされるからこれがＳＴ２
が必要な理由である。 【００３４】第４の場合はスパイクの立下り時間がしき
い値を変えるに必要な内部ＳＴ時間より短く、複数のし
きい値越えを生じさせるときに生じる。これは、ＳＴ回
路の設計において、入力を与える回路が立下がるよりも
高速でしきい値が変化するようにすることで回避出来
る。ＳＴの入力に小さいコンデンサを付加することで図
７に示すように入力の立下り時間を低下させることが出
来る。他の実施例 図１−６に示す実施例の変更が可能である。それらはこ
れまで述べた原理を用いてつくることが出来る。例え
ば、この回復装置はより長いメッセージに適用出来、そ
してその場合にも現存の８Ｂ／１０Ｂ法よりかなり効率
が高い。図８において、５nsのデッドタイムにわたり＋
ＶＡＬＩＤを下げそしてそれを再び上げて次のデータに
再び同期ビットを固定することにより任意の時点で入力
データを再同期化させることが出来る。回復ロジックは
これを新しい伝送とみて再同期化を行う。 【００３５】また、＋ＤＡＴＡおよび＋ＶＡＬＩＤ以外
の信号を入力データの伝送に用いることが出来る。この
方法によればクロック選択ラッチは命令されたまたは予
めセットされたビットカウントにもとづき伝送のエンド
でリセットされる。 【００３６】図９に示すように多重ラインシリアル転
送、例えばバイトシリアル伝送にこの方法を用いること
も出来る。この場合、これらラインは一般に互いにそし
て同一周波数で同期して送られるが受信器とは同期して
いない。これらラインの夫々はそれ自体の同期化ビット
を含むが１本の＋ＶＡＬＩＤラインを図４のＡＮＤゲー
ト９０で示すようにすべてのデータラインで共用しても
よい。これには二つの形があり、受信器で別の同期化ロ
ジックを夫々のデータラインに用いるか、あるいは一つ
のセットをすべてのデータラインで共用する。その選択
は多重データライン間でのスキューの制御の密度により
きまる。これが緊密に制御されてそして小さいものであ
れば、すべての同期化ビットはＡＮＤゲート９０でＡＮ
Ｄ処理されて一つの共用される回路１４に送られる（各
入力データラインはそれ自体の回路１６，１８，１９を
必要とすることになる）。スキューが大きければ各デー
タラインは個々の回復回路１４，１６，１８，１９を必
要とする。 【００３７】図１０、１１において、更に不安定性を避
けるために同期化ビットは１クロック時間更に拡張され
そしてクロック決定を２クロック時間にわたり延長す
る。これにより各ダブルラッチ３０〜３７は第２ラッチ
と同じクロックでクロックされる第３ラッチ１００，１
０２，１０４，１０６（図１１）により１サイクル後だ
け延ばされる。これにより不安定性を解決するために１
クロック時間に１ラッチ時間を加えた時間が付加され
る。 【００３８】図１２において、付加的ハードウェアを用
いて不安定の発生を完全に除去するために、クロック選
択回路１４を取り除きその代りに回路１８と１９からな
る３セット以上のロジックを用いることができ、それに
より、４個の入力データシフトレジスタ２００，２０
４，２０８，２１２と４個のエラー検出ブロック２０
２，２０６，２１０，２１４をつくる。これにより入力
データを夫々が回路１２で発生される異なる位相のクロ
ックでクロックするようにして４個のロジックセットで
回復することが出来る。エラー検出は４組のエラー検出
回路２０２，２０６，２１０，２１４と制御ブロック２
１５により４つのメッセージについて行うことが出来
る。その場合にはエラー検出チェックを正しく通すレジ
スタ２００，２０４，２０８，２１２の内の任意のもの
に記憶されるデータ群について用いるために選択され
る。 【００３９】これら実施例において、この単一ビット同
期化法は各入力メッセージについて個々の整合を与え、
そして異なるソースからのバック・ツー・バックメッセ
ージに直ちに応答することが出来る。受信側での同期化
は入力データと同一の周波数で動作するＮ個の移相クロ
ックを発生することの出来るクロックシステムを用いて
行われる。このようにこの方法は、局部クロック信号を
発生しそしてそれから周波数の等しいＮ個の位相のずれ
に局部クロック信号を発生することによりデータ送信器
からのビットの第１ビットシーケンスからデータ受信器
内のビットクロックを決定する。これらＮ個のクロック
は互いにほぼ等しい量だけシフトされそして同期化装置
は入力シリアルデータを見てそれとこれらＮ個のクロッ
クの内のどれが同期しているかを決定しそしてこのシリ
アルデータにより与えられる各メッセージに対する個々
のクロック整合と同期させる。これら位相のずれた局部
信号は同一周波数ではあるが発生位相差のため時間と共
に変化する。しかしながら、入力シリアルデータと最も
よく同期する、これらＮ個のクロックの内の１つを決定
することによりどのクロックの選択が行われるべきかに
ついての決定がなされ、そしてこれは入力メッセージ毎
に行われる。この選択は好適には１である単一の同期化
ビットが受信装置に入る時間で完全に行われる。入力同
期ビットはサンプリングされそしてＮ個のクロック時間
の内の１つが入力データと最もよく同期するものとして
選ばれそしてそのクロック時間が次のメッセージの受信
に用いられる。元のクロックは、選択のため比較される
各クロック時間が互いにほぼ等しい量だけシフトされる
ように位相のずれた単一のクロックである。本発明の装
置の目的はＮ個のクロックの内、入力シリアルデータと
最もよく同期する１つのクロックを選択しそしてメッセ
ージを正しく受信することである。
【図面の簡単な説明】
【図１】本発明による、各受信ユニットで用いるための
データ回復システムの概略図。 【図２】単一の同期化ビットを付した入力シリアルメッ
セージ用の代表的タイミング波形を示す図。 【図３】Ｎ＝４の場合について４個のほぼ等しく位相の
ずれたクロックを発生するための回路を示す図。 【図４】単一の同期化ビットのみを受けるための一群の
ラッチ（Ｎ個のクロックの夫々について１個）を示す
図。 【図５】図３のＮ個のラッチの状態にもとづきＮ個のク
ロックの内の１個を選択する方法並びに選択されたクロ
ックをどのようにして固定した受信クロックと入力デー
タと整合させるかを示す図。 【図６】入力メッセージの同期化と受信についてのタイ
ミング波形を示す図。 【図７】本データ回復装置に使用するに適した耐不安定
性ラッチとその好適なタイミングを示す図。 【図８】元の同期化選択を維持するには長すぎるデータ
メッセージを再同期化させるためのタイミング波形を示
す図。 【図９】共通の＋ＶＡＬＩＤ信号を共用する多重シリア
ルライントランスファについてのタイミング波形を示す
図。 【図１０】２個の同期化ビットを有するデータトランス
ファ用のタイミング波形を示す図。 【図１１】付加不安定性低下ラッチを含む２同期化ビッ
トの概念を実行するための回路を示す図。 【図１２】夫々Ｎ個の位相クロックの内の１つによりク
ロックされる冗長ハードウェアにおける各データメッセ
ージの他の受信およびチェック方法を実施するための回
路を示す図。 【符号の説明】 １０ シリアルデータ回復システム １２ Ｎ相クロック発生回路 １４ ワン・オブ・Ｎクロック選択回路 １６ 入力データ整合回路 １８ 入力データシフトレジスタ １９ エラー検出回路 ２０ 発振器 ２２，２４，３０，３７ ラッチ ４０〜５１，６０〜６８ ＡＮＤゲート ５２，７２ ＯＲゲート
データ回復システムの概略図。 【図２】単一の同期化ビットを付した入力シリアルメッ
セージ用の代表的タイミング波形を示す図。 【図３】Ｎ＝４の場合について４個のほぼ等しく位相の
ずれたクロックを発生するための回路を示す図。 【図４】単一の同期化ビットのみを受けるための一群の
ラッチ（Ｎ個のクロックの夫々について１個）を示す
図。 【図５】図３のＮ個のラッチの状態にもとづきＮ個のク
ロックの内の１個を選択する方法並びに選択されたクロ
ックをどのようにして固定した受信クロックと入力デー
タと整合させるかを示す図。 【図６】入力メッセージの同期化と受信についてのタイ
ミング波形を示す図。 【図７】本データ回復装置に使用するに適した耐不安定
性ラッチとその好適なタイミングを示す図。 【図８】元の同期化選択を維持するには長すぎるデータ
メッセージを再同期化させるためのタイミング波形を示
す図。 【図９】共通の＋ＶＡＬＩＤ信号を共用する多重シリア
ルライントランスファについてのタイミング波形を示す
図。 【図１０】２個の同期化ビットを有するデータトランス
ファ用のタイミング波形を示す図。 【図１１】付加不安定性低下ラッチを含む２同期化ビッ
トの概念を実行するための回路を示す図。 【図１２】夫々Ｎ個の位相クロックの内の１つによりク
ロックされる冗長ハードウェアにおける各データメッセ
ージの他の受信およびチェック方法を実施するための回
路を示す図。 【符号の説明】 １０ シリアルデータ回復システム １２ Ｎ相クロック発生回路 １４ ワン・オブ・Ｎクロック選択回路 １６ 入力データ整合回路 １８ 入力データシフトレジスタ １９ エラー検出回路 ２０ 発振器 ２２，２４，３０，３７ ラッチ ４０〜５１，６０〜６８ ＡＮＤゲート ５２，７２ ＯＲゲート
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(56)参考文献 特開 昭59−225640（ＪＰ，Ａ)
特開 昭62−202624（ＪＰ，Ａ)
Claims (1)
- 【特許請求の範囲】 【請求項１】下記要件を含む短待ち時間データ回復装
置： Ｎ相クロック発生回路； Ｎクロック中の１クロックを選択するワン・オブ・Ｎク
ロック選択回路； データ整合回路； このデータ整合回路に接続された入力データシフトレジ
スタ回路を含み、送信装置と非同期で動作する受信装置
で直列伝送されるディジタルデータを回復するための入
力同期化手段、 前記ワン・オブ・Ｎクロック選択回路とデータ整合回路
を接続する接続手段であって、この接続手段は、前記直
列ディジタルデータに対し１つの同期化セットを付加す
るための転送同期化ビット手段を含みそれによって、入
来メッセージを１クロック時間内に完全に受信器クロッ
クと同期化する、接続手段。 【請求項２】前記ワン・オブ・Ｎクロック選択回路とデ
ータ整合回路は前記入来メッセージの回復のための固有
で最良に整合したＮ相シフトクロックを選ぶことにより
各入来メッセージに動的に同期化させる請求項１の装
置。 【請求項３】前記ワン・オブ・Ｎクロック選択回路は夫
々前記Ｎ相クロック発生回路により発生されるＮ相の異
なるクロックにより別々にクロックされるＮ個のラッチ
に前記同期化ビットをクロックすることにもとづき一つ
の決定を行う請求項２の装置。 【請求項４】前記ワン・オブ・Ｎクロック選択回路は同
期化ビットをサンプリングする前記Ｎ個のラッチにその
同期化ビットをサンプリングするはじめのＮ−１個のラ
ッチのみをセットさせ、そのラッチのセッティングを入
力メッセージの期間にわたりフリーズさせ、入力メッセ
ージを受けるたのＮ相のシフトクロックの内の最適のも
のを選択するように組合せロジックで使用させ、そして
上記Ｎ個のラッチに不安定度の効果を低下させる請求項
３の装置。 【請求項５】前記データ整合回路は入力データメッセー
ジを動的に受けてその夫々のビットを、その前記選択さ
れたクロックでクロックされる第１ラッチとその選択さ
れたクロックの逆によりクロックされる第２ラッチで、
２個の直列ラッチに一時的にバッファする請求項１の装
置。 【請求項６】前記入力データシフトレジスタ回路は前記
２個のデータ整合ラッチの内、入力データメッセージを
正しく受信する方を、前記ワン・オブ・Ｎクロック選択
回路内の前記Ｎ個のラッチのセッティングにもとづき動
的に選択する請求項１の装置。 【請求項７】特殊なインターフェース信号を用い、前記
入力直列データをブラケットし、それにより入力データ
の有効なときを識別する請求項１の装置。 【請求項８】有効データを決定するための前記特殊なイ
ンターフェース信号は周期的または任意の時点で用いら
れて進行中の伝送の中間で受信装置を、１以上のクロッ
クサイクルで不活性としそして活性状態にもどし、それ
と同時に他の１つのクロックペリオド同期化ビットを入
力データストリームに入れることにより同期化させる請
求項７の装置。 【請求項９】有効データを決定するための前記特殊なイ
ンターフェース信号は、同一周波数で同期化されそして
夫々が入力データメッセージの一部を含む複数のシリア
ルデータラインをブラケットするために用いられる請求
項７の装置。 【請求項１０】Ｍ個のシリアルデータラインは同一周波
数で同期化されそして夫々が入力データメッセージの一
部を含んでおり、前記データ回復装置は固有のワン・オ
ブ・Ｎクロック選択回路と、データ整合回路と、入力デ
ータシフトレジスタと、夫々入力ラインに関連したエラ
ー検出回路と、Ｍ本のラインで共用される１個のＮ相ク
ロック発生回路を含む請求項１の装置。 【請求項１１】Ｍ本のシリアルデータラインは同一周波
数で同期化されそして夫々が入力データメッセージの一
部を含み、前記データ回復装置は固有のデータ整合回路
と、入力データシフトレジスタ回路と、夫々入力ライン
に関連したエラー検出回路と、Ｍ本のラインに共用され
る１個のＮ相クロック発生回路および１個のワン・オブ
・Ｎクロック選択回路と、Ｍ本の入力データラインを受
けてそれらの信号の論理ＡＮＤを上記ワン・オブ・Ｎク
ロック選択回路への合成同期化ビット入力として与える
１個のＡＮＤゲートと、を含む請求項１の装置。 【請求項１２】Ｎ相クロック発生回路と、Ｎ個のデータ
整合回路と、Ｎ個の入力データシフトレジスタ回路と、
送信装置と非同期に動作する受信装置で直列に伝送され
るディジタルデータメッセージの夫々のＮ個のコピーを
回復するためのＮ個のエラー検出回路と、を含む短待ち
時間データ回復装置。 【請求項１３】前記エラー検出回路は前記Ｎ個の入力デ
ータシフトレジスタ回路に記憶された入力メッセージの
Ｎ個のコピーの内のどれが正しく受信されたかを決定
し、それにもとづき受信装置で用いられるべき正しいコ
ピーを選択する請求項１２の装置。 【請求項１４】２個のシュミットトリガ回路、１個のＯ
Ｒゲートおよび２個のラッチ段を形成する３個のＡＮＤ
ゲートを含む、複数の不安定度証明レベル感応走査デュ
アルラッチを含む請求項１の装置。 【請求項１５】入力データメッセージの期間中に１本の
有効ラインをドロップし、そしてそれを再び上げて回復
ロジックに、この上げられたライン上の次のデータが同
期化ビットを有するときそのラインがその新しいデータ
を伝送するようにさせるための手段を含む請求項１の装
置。 【請求項１６】命令されたあるいはプリセットされたビ
ットカウントにもとづき、伝送の終了時に装置をリセッ
トさせるためのクロック選択ラッチ手段を含む請求項１
の装置。 【請求項１７】複数の入力ラインおよび、各入力ライン
に１つの同期化ビットを与える手段を含み、１本の上げ
られた有効ラインをすべてのデータラインが共用する請
求項１の装置。 【請求項１８】前記複数の入力ラインの夫々に設けられ
た別々の同期化ロジックを含む請求項１７の装置。 【請求項１９】複数の入力ラインからなる入力ラインセ
ットが共用同期化ロジックを有し、同期ビットが共用さ
れて共通の利用回路に送られる請求項１７の装置。 【請求項２０】各データラインは個々の回復回路を有す
る請求項１７の装置。 【請求項２１】複数のクロック時間にわたり行われるべ
きクロック決定のための時間を拡大する手段を含み、不
安定度１付加クロック時間に１付加ラッチ時間を加えた
ものをセットしうるようにした請求項１４の装置。 【請求項２２】下記要件を含む短待ち時間データ回復装
置： Ｎ相クロック発生回路； 複数の入力データシフトレジスタ； 上記クロック発生回路により発生される異なる位相のク
ロックでクロックされる複数のエラー検出回路； このエラー検出回路に接続し、上記入力データシフトレ
ジスタの夫々に接続する入力を有し、一つの入力メッセ
ージについて用いるために、受信装置における上記レジ
スタの内の１個に記憶された複数の入力メッセージセッ
トの内の１つのメッセージを、送信装置に対し非同期で
入力メッセージを受けるために選ぶためのデータ整合制
御回路。 【請求項２３】各入力メッセージについて単一ビット同
期化個々整合を決定するための手段を設け、この手段が
異なるソースからのバック・ツー・バックメッセージに
瞬時的に応答し、そして入力データと同一の周波数で動
作するＮ個の移相クロックを発生することの出来るクロ
ックシステムをつくることにより受信装置における同期
化を達成するネットワークまたはケーブル間のメッセー
ジデータの同期化方法。 【請求項２４】前記手段はデータ送信器から入るビット
の第１ビットシーケンスからデータ受信器におけるビッ
トクロックを、互いにほぼ等しい量だけシフトされた等
しい周波数の複数のＮ個の移相クロック信号を発生する
ことにより決定し、前記同期化手段は入力シリアルデー
タを見て入力シリアルデータと最もよく同期した上記Ｎ
個の移相クロック信号の内の一つを決定し、そして受信
器は上記入力シリアルデータにより与えられる各入力メ
ッセージに対し、個々のクロック整合により同期化され
る請求項２３の方法。 【請求項２５】前記移相信号は、すべてが同一周波数で
動作しても位相差があるため時間と共に変化し、Ｎ個の
クロックは互いにほぼ等しい量だけシフトされる請求項
２３の方法。 【請求項２６】Ｎ個のクロックの内、入力シリアルデー
タと最もよく同期する１つのクロックを決定し、単一の
同期化ビットが受信器に入る時点およびその期間を各入
力メッセージについて選ぶため入力メッセージデータに
最もよく同期するクロックを決定し、そしてそのクロッ
クを用いて次の入力メッセージデータを受信する段階を
含む請求項２３の方法。 【請求項２７】元のクロックは、選択のために比較され
る各クロック時間が互いにほぼ等しい量だけシフトされ
るように位相シフトされた単一のクロックであり、Ｎ個
のクロックの内、入力シリアルデータと最もよく同期す
る１つのクロックを選びそしてメッセージを正しく受信
するために選択が行われる請求項２３の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65919991A | 1991-02-22 | 1991-02-22 | |
| US659199 | 1991-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628288A JPH0628288A (ja) | 1994-02-04 |
| JPH0778774B2 true JPH0778774B2 (ja) | 1995-08-23 |
Family
ID=24644466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324389A Expired - Lifetime JPH0778774B2 (ja) | 1991-02-22 | 1991-12-09 | 短待ち時間データ回復装置及びメッセージデータの同期化方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5610953A (ja) |
| JP (1) | JPH0778774B2 (ja) |
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1995
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Also Published As
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