TWI584599B

TWI584599B - 連續逼近式類比數位轉換器之測試方法及測試電路

Info

Publication number: TWI584599B
Application number: TW104137108A
Authority: TW
Inventors: 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2015-11-11
Filing date: 2015-11-11
Publication date: 2017-05-21
Also published as: US20170134036A1; TW201717548A; US9800255B2

Description

連續逼近式類比數位轉換器之測試方法及測試電路

本發明是關於連續逼近式類比數位轉換器，尤其是關於連續逼近式類比數位轉換器的測試方法及測試電路。

圖1係習知電荷再分配（charge redistribution）連續逼近式（successive approximation）類比數位轉換器（analog to digital converter, ADC）的功能方塊圖。在連續逼近式ADC的某一次操作週期中，連續逼近暫存器（successive approximation register, SAR）120依據比較器105的比較結果，決定數位輸出碼Dn的其中一位元的值（1/0），控制電路130依據數位輸出碼Dn產生控制訊號Csw，數位類比轉換器（digital to analog converter, DAC）110依據控制訊號Csw改變其內部之電容陣列的切換狀態（控制電容的其中一端耦接至地或參考訊號Vref），使電容上的電荷重新分佈，進而改變比較器105之反相輸入端及非反相輸入端的準位，以改變連續逼近式ADC下一個操作週期的比較對象。重覆上述的步驟，數位輸出碼Dn由最高有效位元（MSB）往最低有效位元（LSB）依序被決定，過程中其所代表的值也漸漸往輸入訊號Vi逼近。

測試連續逼近式ADC是否符合設計要求時，常藉由觀察其差分非線性（differential nonlinear, DNL ）誤差來做判斷。然而此方法需要收集大量的DNL誤差值，舉例來說，12位元的連續逼近式ADC需要40960筆資料（每一數位值取10筆資料），這些資料還必須經過數位訊號處理（digital signal processing, DSP）才能夠分析DNL誤差值的特性。如此龐大的資料量及DSP運算造成測試效率不佳。

鑑於先前技術之不足，本發明之一目的在於提供一種連續逼近式類比數位轉換器的測試方法及測試電路，提高連續逼近式類比數位轉換器的測試效率。

本發明之一實施例揭露一種連續逼近式類比數位轉換器之測試方法，包含：接收一連續逼近式類比數位轉換器的複數數位輸出碼；統計該些數位輸出碼之一奇數值個數及一偶數值個數；以及依據該奇數值個數及該偶數值個數，判斷該連續逼近式類比數位轉換器是否有誤差產生。

本發明另一實施例揭露一種連續逼近式類比數位轉換器之測試電路，依據一連續逼近式類比數位轉換器的複數數位輸出碼偵測該連續逼近式類比數位轉換器之誤差情形，該測試電路包含：一計數單元，用來統計該些數位輸出碼之一奇數值個數及一偶數值個數；以及一處理單元，用來依據該奇數值個數及該偶數值個數，判斷該連續逼近式類比數位轉換器是否有誤差產生。

本發明另一實施例揭露一種電荷再分配之連續逼近式類比數位轉換器的測試方法，包含：接收一連續逼近式類比數位轉換器的複數數位輸出碼；以及依據該些數位輸出碼的奇數值或偶數值分佈，推測電荷再分配連續逼近式類比數位轉換器產生誤差之一操作週期。

本發明之連續逼近式ADC的測試方法及測試電路利用連續逼近式ADC的數位輸出值來判斷是否有誤差產生，只需簡單地比較數位輸出值之偶數值的個數及奇數值的個數即可快速得知連續逼近式ADC是否正常運作。相較於習知技術，本發明的測試方法及測試電路所需的資料量較少，因此可提升測試效率。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含連續逼近式ADC的測試方法及測試電路，其中，測試方法可以是硬體及/或軟體及/或韌體之形式，並且可藉由本發明之測試電路或其等效裝置來執行。

圖1的DAC 110內部的電容陣列如圖2A所示，其中輸入訊號Vi為差動訊號，以差動訊號對Vip及Vin表示，各個電容藉由開關SW耦接參考電壓Vref或接地，各個開關SW的開關狀態由控制訊號Csw控制。圖2A為5位元的連續逼近式ADC的比較電路，以下以此電路為例，說明本發明的測試原理。假設參考電壓Vref為0.5V，並且輸入訊號Vi經過轉換後的理想數位值為10000（B1~B5，B1為MSB，B5為LSB），則連續逼近式ADC的5個操作週期可以歸納為下表1（電容1C、2C、4C、8C僅用以代表各電容之電容值的比例，非用以代表絕對的電容值）：表1： <TABLE border="1" borderColor="#000000" width="_0001"><TBODY><tr><td> 第N次操作 </td><td> DAC切換階段（電容充電或電荷再分配） </td><td> 比較階段（決定位元值） </td></tr><tr><td> 1 </td><td> 所有電容接Vref，輸入訊號Vi對電容陣列充電 </td><td> B1=1 </td></tr><tr><td> 2 </td><td> +端的電容8C接地，其餘接Vref， -端的所有電容接Vref </td><td> B2=0 </td></tr><tr><td> 3 </td><td> +端的電容8C接地，其餘接Vref， -端的電容4C接地，其餘接Vref </td><td> B3=0 </td></tr><tr><td> 4 </td><td> +端的電容8C接地，其餘接Vref， -端的電容4C、2C接地，電容8C、1C接Vref </td><td> B4=0 </td></tr><tr><td> 5 </td><td> +端的電容8C接地，其餘接Vref， -端的電容4C、2C、1C接地，電容8C接Vref </td><td> B5=0 </td></tr></TBODY></TABLE>

因為連續逼近式ADC為5位元，所以總共需要5個操作週期，每個操作週期包含DAC切換階段與比較階段。在第1次操作的DAC切換階段中，所有電容的一端耦接差動訊號Vi，另一端耦接參考訊號Vref（如圖2A所示）；在之後操作的DAC切換階段中，電容的一端只耦接比較器105而不耦接差動訊號Vi，另一端依據先前的比較階段所得的結果，而耦接至參考訊號Vref或接地。DAC切換階段結束後，此時電容上的電荷量可反應差動訊號的電壓資訊。在比較階段中，比較器105比較其正負端輸入訊號的大小，並且連續逼近暫存器120依據比較結果決定對應該次操作週期的位元值。不幸的是，在DAC切換階段中，參考電壓產生單元140可能受DAC 110的影響（例如對參考電壓產生單元140汲取電流，使得140無法在比較階段之前回復到原本的電壓），而造成參考訊號Vref的電壓值下降。如果參考訊號Vref未能在比較階段之前回復到應有的電壓值，則比較階段會以有誤差的電壓值進行比較，使得該次的比較結果產生錯誤，進而連帶影響之後所有的位元值（因為DAC切換階段的電荷再分配與先前已決定的位元值有關）。

承上例，假設在第4次操作的比較階段（已完成電容8C、4C及2C的切換，如圖2B所示）參考訊號Vref未能回復到0.5V（假設只回復到0.49V），則此10mV的電壓差在比較器105的正端所造成的誤差約為： mV (1) 在負端所造成的誤差約為： mV (2) 則對比較器105所造成的總誤差量為： mV (3) 然而，在不同的例子中，假設輸入訊號Vi經過轉換後的理想數位值為11110，而且同樣假設在第4次操作的比較階段（已完成電容8C、4C及2C的切換，如圖2C所示）參考訊號Vref出現同樣10mV的誤差，則此時總誤差量為： mV (4) 由此可見，雖然參考訊號Vref同樣是在切換完電容2C後來不及回復到應有的電壓值，但卻對比較器105造成不同的誤差量。實際上此誤差量與輸入訊號Vi有關，當輸入訊號Vi的值愈接近ADC的全擺幅（full swing）（例如輸入訊號Vi的數位值接近11111或00000），則誤差量愈大。上述的分析可以解釋為何在DNL與碼（code）的關係圖（如圖3所示，此例的ADC為12位元）中，左右兩側（對應全擺幅）會有較大的DNL，而且此圖為第4個操作週期（決定B1~B12中的B4位元，B1為MSB，B12為LSB），所以較大的DNL出現在碼為256的奇數倍附近，即256、768、1280、…、3328、3840等。

上述的誤差量會造成ADC的輸出發生錯誤，圖4顯示誤差量對ADC判斷位元值時所造成的影響。圖4表示5位元ADC的第4次操作（決定B4）具有誤差量e ，造成A區的類比訊號由18（對應數位值10010）左側位移至18右側，使得B4被誤判為1，連帶使得之後的位元值判斷皆使用錯誤的比較基準（意即誤將原本落於16-18之間的A區類比訊號與18-20之間的準位做比較），使得B4以下（本例只有B5）的位元資訊全部消失，造成遺漏碼（missing code）的現象產生。此現象使得原本無論是奇數值（LSB=1）或偶數值（LSB=0）的類比訊號皆會被決定為偶數值。以上的討論係針對B1=1的情形（亦即對應圖3之DNL與碼的關係圖的右半部，亦即輸出碼大於最大輸出碼數值的一半（2048）的部分），同理可證，當B1=0並且假設輸入訊號Vi經過轉換後的理想數位值為01111，第4次操作時10mV的電壓差在比較器105的正端所造成的誤差約為： (5) 對應上述式(2)的誤差變為： (6) 則對比較器105所造成的總誤差量為： mV (7) 也就是說，在圖3之DNL與碼的關係圖的左半部（亦即輸出碼小於最大輸出碼數值的一半（2048）的部分），參考訊號Vref的誤差會造成類比訊號往左偏移，使得原本無論是奇數值或偶數值的類比訊號皆會被決定為奇數值。

由以上的分析可知，當參考訊號Vref不理想時，會造成ADC（位元數為B）之輸出值大於2 ^B-1的部分偶數偏多，或是輸出值小於2 ^B-1的部分奇數偏多。基於此特徵對ADC進行測試時，所需的資料量相較於習知的方法大幅降低，舉例來說，12位元的ADC只需大約1000筆資料量即可完成測試（因為只需比較奇數或偶數的多寡），所以本發明的測試方法大幅提高連續逼近式ADC的測試效率。

圖5A為另一張DNL與碼的關係圖，其強調兩處遺漏碼MC1及MC2的數量關係，圖5B為圖5A的局部放大圖。可以明顯看出，當參考訊號Vref不理想，愈接近全擺幅的訊號會遭遇愈多遺漏碼。量測圖5B之偵測結果，可以得到；而從理論值來看，請參閱圖6A（同樣的，電容1C、0.5C、0.25C、0.125C、…僅用以代表各電容之電容值的比例），其係對應遺漏碼MC1的電容切換狀態，此情況下的總誤差量為（X為參考訊號Vref的誤差值）： (8) 另一方面，遺漏碼MC2的電容切換狀態如圖6B所示，此情況下的總誤差量為： (9) 就理論值而言，，與實測值相當接近，亦即本發明測試機制的理論可獲得證實。

除了不理想的參考訊號Vref會造成遺漏碼，開關SW本身過大的電阻也會帶來同樣的負面影響，實際量測發現，開關SW所造成的影響與參考訊號Vref所造成的影響有大致相同的趨勢。雖然DNL與碼的關係圖在開關SW的電阻值過大的情形以及在參考訊號Vref過低的情形有不同的分佈，但是當開關SW的電阻值過大時，數位輸出碼依然有相同的趨勢，意即數值較大的輸出碼（大於最大輸出碼數值的一半）出現偶數的機率較高，數值較小的輸出碼（小於最大輸出碼數值的一半）出現奇數的機率較高。

基於以上的分析，本發明提出一種測試電路與測試機制，用來測試連續逼近式ADC是否正常工作。如圖7所示，測試電路700耦接連續逼近暫存器120，藉由分析數位輸出碼Dn來判斷連續逼近式ADC是否需要調整，圖8為圖7之測試電路的細部功能方塊圖，測試電路700包含計數單元710及處理單元720。請一併參考圖9，其係本發明連續逼近式類比數位轉換器之測試方法的其中一實施例的流程圖，由測試電路700執行。測試電路700接收連續逼近式ADC的數位輸出碼Dn後（步驟S910），由計數單元710統計該些數位輸出碼之奇數值個數及偶數值個數（步驟S920），然後處理單元720再依據奇數值個數及偶數值個數判斷連續逼近式ADC是否有誤差產生（步驟S930）。更詳細地說，處理單元720將數位輸出碼Dn以ADC之最大輸出碼數值的一半為基準，分為兩個群組，並且對至少一群組判斷該群組內數位輸出碼Dn之偶數與奇數的比例。舉例來說，假設ADC為12位元，則最大輸出碼數值的一半為2 ¹¹=2048，輸出碼大於2048者為第一群組（對應圖3或圖5A的右半部），其餘為第二群組（對應圖3或圖5A的左半部）。接下來對至少一群組判斷該群組內數位輸出碼Dn的偶數值個數與奇數值個數的比例。對數位輸出碼Dn數值較大的群組而言，當偶數值個數明顯大於奇數值個數（例如偶數值個數與奇數值個數的比值大於一預設值），或是對數位輸出碼Dn數值較小的群組而言，當奇數值個數明顯大於偶數值個數（例如奇數值個數與偶數值個數的比值大於一預設值），則表示很可能有參考電壓產生單元140驅動能力不足的情形發生。因為此步驟是依據偶數與奇數的比例做判斷，所以測試電路700所需的資料量不必太多，可以大幅提高連續逼近式ADC的測試效率。

當處理單元720判斷上述的比值大於該預設值時（代表有誤差產生），處理單元720可以發出控制訊號Ctrl令參考電壓產生單元140增加驅動能力，或是增加DAC 110被允許的穩定時間（settling time），以使得參考電壓產生單元140的輸出有足夠的時間回復到應有的電壓值（步驟S940）；或是處理單元720可以依據偶數值（或奇數值）較密集的位置（亦即遺失碼較多的位置）所對應的數位輸出碼，判斷ADC的誤差是發生在ADC的哪一個操作週期（步驟S950）。例如ADC為B位元，若在第N次操作週期有誤差產生，則數位輸出碼Dn在的奇數倍附近會有較密集的偶數值（或奇數值）個數。當連續逼近式ADC為電荷再分配式之連續逼近式ADC時，接下來處理單元720可以發出控制訊號Ctrl令DAC 110調整對應該錯誤發生時之操作週期的DAC切換階段的電容配置（步驟S960），例如是以任意加權電容陣列（arbitrary weighted capacitor array, AWCA）方法，控制DAC 110在該發生錯誤的數位輸出碼Dn附近進行更精細的電容切換及比較，以減輕因參考電壓誤差而造成的誤判。

請注意，本發明的測試方法中，步驟S930結束後，可選擇執行步驟S940或是步驟S950及步驟S960；也可以步驟S940~S960全部執行，以進一步提升ADC的準確度。或是在步驟S910取得ADC的數位輸出碼之後，直接進入步驟S950判斷ADC發生錯誤的操作週期。再者，以AWCA方法進行ADC的校正可以避免直接增加參考電壓產生單元140的驅動能力而造成額外的耗電，因為ADC的錯誤只發生在某個DAC切換階段，增加參考電壓產生單元140的驅動能力雖然可以解決該DAC切換階段的錯誤，但卻增加ADC的整體耗電。

請注意，在不同的實施例中，測試電路710可以整合於控制電路130中。再者，以上的說明雖以差動訊號為例，但本發明亦適用於非差動訊號。由於本技術領域具有通常知識者可藉由圖7至圖8之裝置發明的揭露內容來瞭解圖9之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。再者，前揭實施例雖以電荷再分配式之連續逼近式ADC為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其它類型的連續逼近式ADC。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

105 比較器 110 數位類比轉換器 120 連續逼近暫存器 130 控制電路 140 參考電壓產生單元 700 測試電路 710 計數單元 720 處理單元 S910～S960 步驟

［圖1］為習知電荷再分配連續逼近式ADC的功能方塊圖；［圖2A］為電荷再分配式連續逼近式ADC之電容陣列的其中一種切換狀態；［圖2B］為電荷再分配式連續逼近式ADC之電容陣列的其中一種切換狀態；［圖2C］為電荷再分配式連續逼近式ADC之電容陣列的其中一種切換狀態；［圖3］為DNL與數位輸出碼之一關係圖；［圖4］顯示誤差量對ADC判斷位元值時所造成的影響；［圖5A］為DNL與數位輸出碼之另一關係圖；［圖5B］為圖5A之局部放大圖；［圖6A］為電荷再分配式連續逼近式ADC之電容陣列的其中一種切換狀態；［圖6B］為電荷再分配式連續逼近式ADC之電容陣列的其中一種切換狀態；［圖7］為本發明之連續逼近式ADC的測試電路與連續逼近式ADC的連接關係圖；［圖8］為本發明之連續逼近式ADC的測試電路之一實施例的功能方塊圖；以及［圖9］為本發明連續逼近式ADC之測試方法的其中一實施例的流程圖。

Claims

一種連續逼近式類比數位轉換器之測試方法，包含：接收一連續逼近式類比數位轉換器的複數個數位輸出碼；統計該些數位輸出碼之一奇數值個數及一偶數值個數；以及基於該奇數值個數及該偶數值個數得到一比值，並依據該比值與一預設值的大小關係判斷該連續逼近式類比數位轉換器是否有誤差產生。
如申請專利範圍第1項所述之測試方法，其中該統計該些數位輸出碼之該奇數值個數及該偶數值個數之步驟係依據該些數位輸出碼之一部分，統計出該奇數值個數及該偶數值個數。
如申請專利範圍第2項所述之測試方法，其中該部分之該些數位輸出碼的數值係大於該連續逼近式類比數位轉換器之最大數位輸出碼數值的一半，且該基於該奇數值個數及該偶數值個數得到該比值並依據該比值與該預設值的大小關係判斷該連續逼近式類比數位轉換器是否有誤差產生之步驟更包含：如果該比值大於該預設值，則判斷該連續逼近式類比數位轉換器有誤差產生，其中該比值係該偶數值個數除以該奇數值個數。
如申請專利範圍第2項所述之測試方法，其中該部分之該些數位輸出碼的數值係小於該連續逼近式類比數位轉換器之最大數位輸出碼數值的一半，且該基於該奇數值個數及該偶數值個數得到該比值並依據該比值與該預設值的大小關係判斷該連續逼近式類比數位轉換器是否有誤差產生之步驟更包含：如果該比值大於該預設值，則判斷該連續逼近式類比數位轉換器有誤差產生，其中該比值係該奇數值個數除以該偶數值個數。
一種測試方法，用於測試包含一電容陣列之一電荷再分配式之連續逼近式類比數位轉換器，該測試方法包含：接收該電荷再分配式之連續逼近式類比數位轉換器的複數個數位輸出碼；依據該些數位輸出碼之奇數值或偶數值相對密集之一位置所對應之一目標數位輸出碼，判斷該電荷再分配式之連續逼近式類比數位轉換器產生誤差之一操作週期；以及調整該電容陣列對應該操作週期的切換狀態。
一種連續逼近式類比數位轉換器之測試電路，依據一連續逼近式類比數位轉換器的複數個數位輸出碼偵測該連續逼近式類比數位轉換器之誤差情形，該測試電路包含：一計數單元，用來統計該些數位輸出碼之一奇數值個數及一偶數值個數；以及一處理單元，用來基於該奇數值個數及該偶數值個數得到一比值，並依據該比值與一預設值的大小關係判斷該連續逼近式類比數位轉換器是否有誤差產生。
如申請專利範圍第6項所述之測試電路，其中該處理單元係依據對應該些數位輸出碼之一部分的該奇數值個數及該偶數值個數，來判斷該連續逼近式類比數位轉換器是否有誤差產生。
如申請專利範圍第7項所述之測試電路，其中該部分之該些數位輸出碼的數值係大於該連續逼近式類比數位轉換器之最大數位輸出碼數值的一半，且該比值係該偶數值個數除以該奇數值個數，以及如果該比值大於該預設值，該處理單元判斷該連續逼近式類比數位轉換器有誤差產生。
如申請專利範圍第7項所述之測試電路，其中該部分之該些數位輸出碼的數值係小於該連續逼近式類比數位轉換器之最大數位輸出碼數值的一半，且該比值係該奇數值個數除以該偶數值個數，以及如果該比值大於該預設值，該處理單元判斷該連續逼近式類比數位轉換器有誤差產生。
一種電荷再分配式之連續逼近式類比數位轉換器之測試電路，依據一電荷再分配式之連續逼近式類比數位轉換器的複數個數位輸出碼偵測該電荷再分配式之連續逼近式類比數位轉換器的誤差情形，該電荷再分配式之連續逼近式類比數位轉換器包含一電容陣列，該測試電路包含：一處理單元，用來執行以下程序：依據該些數位輸出碼之奇數值或偶數值相對密集之一位置所對應之一目標數位輸出碼，判斷該電荷再分配式之連續逼近式類比數位轉換器產生誤差之一操作週期；以及產生之一控制訊號以調整該電容陣列對應該操作週期的切換狀態。