CN109787632B - Sar adc的位元错误率预测电路 - Google Patents

Abstract

本发明公开了一种SAR ADC的位元错误率预测电路，包含：一N位元连续渐近暂存器式模拟至数字转换器，用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数；以及一估测电路，用来依据该N位元连续渐近暂存器式模拟至数字转换器于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元连续渐近暂存器式模拟至数字转换器的位元错误率。本发明可以节省大量测试时间。

Description

SAR ADC的位元错误率预测电路

技术领域

本发明涉及估测电路，尤其涉及连续渐近暂存器式模拟至数字转换器的位元错误率预测电路。

背景技术

为确保一集成电路(例如：包含模拟至数字转换器(analog-to-digitalconverter,ADC)的集成电路)的效能符合需求，该集成电路须被测试，以验证该集成电路是否达到一或多种效能要求(例如：关于位元错误率(bit error rate,BER)的要求)。然而，随着本领域的某些应用(例如：车用电子电路，或以太网络电路)对于一集成电路的效能要求愈来愈高，测试该集成电路所需的时间也愈来愈长。举例而言，若要一个百亿位元(10gigabit)传输速率的以太网络(Ethernet)的ADC的BER小于1/10¹⁵，该以太网络的ADC须成功转换10¹⁵个时间点所接收到的一模拟输入信号(例如：随时间变动的电压信号)，而不能发生亚稳态错误(metastability error)，倘该以太网络的ADC的操作频率为0.8GHz，此ADC所需要的测试时间为10¹⁵/0.8GHz＝1250000秒＝14.47天，这样的测试时间对本领域而言是不具成本效益的(not cost-effective)。

发明内容

本发明的一目的在于提供一种连续渐近暂存器式模拟至数字转换器的位元错误率预测电路，以解决目前技术的问题。

本发明公开了一种连续渐近暂存器式模拟至数字转换器的位元错误率预测电路，该位元错误率预测电路的一实施例包含：一N位元连续渐近暂存器式模拟至数字转换器(Nbits successive approximation register analog-to-digital converter,N bits SARADC)；以及一估测电路。所述N位元SAR ADC用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数，当该X较大，该N位元SAR ADC于该轮的转换时间内，用了较短的时间来完成该至少N次正常操作，从而有较多的时间来执行该额外操作。所述估测电路用来依据该N位元SAR ADC于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元SAR ADC的位元错误率。

前述位元错误率预测电路的另一实施例包含：一连续渐近暂存器式模拟至数字转换器(successive approximation register analog-to-digital converter,SAR ADC)；以及一估测电路。所述SAR ADC用来执行Y轮的正常操作，其中该Y为正整数，且该Y轮的正常操作的每一轮所用的时间不大于一转换时间。所述估测电路用来依据该Y轮的正常操作的每一轮所用的时间与该转换时间之间的一时间差，产生一测试值，其中该测试值关联该SARADC的位元错误率。值得注意的是，当一轮的正常操作的结束时间较短，该SAR ADC用较短的时间来完成该轮的正常操作，而达到优选的效能表现。

有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

附图说明

图1显示本发明的连续渐近暂存器式模拟至数字转换器的位元错误率预测电路的一实施例；

图2显示图1的N位元连续渐近暂存器式模拟至数字转换器的一实施例；

图3显示图2的控制电路的一实施例；

图4显示图3的异步控制电路的一实施例；

图5显示图4的信号与时钟的时序图；

图6显示本发明的连续渐近暂存器式模拟至数字转换器的位元错误率预测电路的另一实施例。

附图标记说明：

100 连续渐近暂存器式模拟至数字转换器的位元错误率预测电路

110 N位元连续渐近暂存器式模拟至数字转换器(N位元SAR ADC)

120 估测电路

210 第一电容及开关电路

220 第二电容及开关电路

230 比较电路

240 控制电路

250 取样控制开关电路

V_REF 参考电压

GND 接地电压

V_IN(P) 差分输入的正极信号

V_IN(N) 差分输入的负极信号

Ctrl_1 第一开关控制信号

Ctrl_2 第一开关控制信号

310 异步控制电路

320 数字至模拟转换控制电路(DAC控制电路)

410 N个D型触发器(N个DFF)

420 M个D型触发器(M个DFF)

430 或门

Clks、Valid、D_VDD、Clkc 信号

Clk₁、Clk₂、Clk₃、…、Clk_N-1、Clk_N、Clk_N+1、…、Clk_(N+M) 时钟

600 连续渐近暂存器式模拟至数字转换器的位元错误率预测电路

610 连续渐近暂存器式模拟至数字转换器(SAR ADC)

620 估测电路

具体实施方式

以下说明内容的用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

连续渐近暂存器式模拟至数字转换器(successive approximation registeranalog-to-digital converter,SAR ADC)(例如：异步式SAR ADC(asynchronous SAR ADC,ASAR ADC))对一模拟输入信号的每一次的取样及转换操作需要一操作时间treq，此操作时间treq会随着该模拟输入信号的大小以及该SAR ADC的运行速度等等条件而变化，然而，一个包含该SAR ADC的电路系统会要求该SAR ADC的操作时间treq不得大于一转换时间tconv(例如：一预设的固定时间)，以确保该电路系统的整体运行的效能，若该SAR ADC的某一次的取样及转换操作的操作时间treq达到该转换时间tconv，该SAR ADC会被视为于该次取样及转换操作时发生了亚稳态错误(metastability error)。通常而言，当某一次的取样及转换操作的操作时间treq占转换时间tconv的比例(例如：treq/tconv)愈小，该SAR ADC完成该次取样及转换操作的速度愈快，而达到愈佳的效能表现，效能表现可通过多种指标来呈现，其中一种指标是位元错误率(bit error rate,BER)，因此，本领域技术人员可以推论，当该SAR ADC的多次取样及转换操作的操作时间treq的平均愈短，该SAR ADC的BER应该是愈低的。上述推论可由下列文献来佐证：Allen Waters,Jason Muhlestein and Un-KuMoon School of Electrical Engineering and Computer Science Oregon StateUniversity,Corvallis OR Now with University of Washington,Seattle WA,“Analysis of Metastability Errors in Asynchronous SAR ADCs”,IEEE paper,2015。

基于上述推论，本发明公开一种SAR ADC的BER预测电路，能够依据一SAR ADC的一操作时间treq与该SAR ADC的一转换时间tconv的时间差，来估测该SAR ADC的BER。图1显示本发明的SAR ADC的BER预测电路的一实施例。如图1所示，SAR ADC的BER预测电路100包含一N位元SAR ADC 110以及一估测电路120。N位元SAR ADC 110用来于一轮的转换时间(即1×tconv)内，执行一正常操作至少N次(例如：N次或(N+R₁)次，其中R₁是冗余的次数，由实施者依其设计/需求来决定)以产生N个位元，并执行一额外操作至少X次(例如：X次或(X+R₂)，其中R₂是冗余的次数，由实施者依其设计/需求来决定)以产生X个位元，其中该N为大于1的整数，该X为不小于0的整数，当该X较大，该N位元SAR ADC于该轮的转换时间内，用了较短的时间来完成该至少N次正常操作，从而有较多的时间来执行该额外操作。估测电路120用来依据该N位元SAR ADC于Y轮的转换时间(即Y×tconv)内所执行的该额外操作的总次数(

其中i代表Y轮中的第i轮，X_i代表第i轮中额外操作被执行的次数)，产生一测试值，其中该Y为正整数(例如：Y≧10；或10≦Y≦10¹⁶)，该测试值关联该N位元SAR ADC的位元错误率，举例来说，该测试值反比于该N位元SAR ADC的位元错误率。

图2显示图1的N位元SAR ADC 110的一实施例，其适用于差分输入的应用，然而，本领域人士可依本公开及本领域的通常知识了解到，通过适当修饰(例如：原本一差分输入的一正极输入信号V_IN(P)由一单端输入信号取代，该差分输入的一负极输入信号V_IN(N)由一参考信号取代)，本发明也可用于单端输入的应用。如图2所示，N位元SAR ADC 110包含一第一电容及开关电路210、一第二电容及开关电路220、一比较电路230、一控制电路240、以及一取样控制开关电路250。第一电容及开关电路210用来依据一第一开关控制信号Ctrl_1以及多个参考电压(例如：正参考电压V_REF与接地电压)，执行该正常操作的一取样操作，以产生至少N个取样结果。第二电容及开关电路220用来依据一第二开关控制信号Ctrl_2以及多个参考电压(例如：正参考电压V_REF与接地电压)，执行该额外操作的一取样操作，以产生至少X个取样结果。比较电路230用来依据该至少N个取样结果，执行该正常操作的一比较操作，以产生至少N个比较结果；比较电路230另用来依据该至少X个取样结果，执行该额外操作的一比较操作，以产生至少X个比较结果。控制电路240用来依据该至少N个比较结果产生前述N个位元以及该第一开关控制信号Ctrl_1，并用来依据该转换时间与该至少X个比较结果产生前述X个位元以及该第二开关控制信号Ctrl_2。取样控制开关电路250用来依据一取样控制信号CLK(例如：一时钟信号)，控制N位元SAR ADC 110对一输入信号(V_IN(P)、V_IN(N))进行模拟至数字转换的时间；详言之，CLK的上升缘使得控制电路240停止模拟至数字转换的操作，同时触发SAR ADC 110的取样操作，CLK的下降缘触发控制电路240以启动SAR ADC 110的模拟至数字转换的操作，同时结束SAR ADC110的取样操作，在CLK的上升缘的发生时间点，SARADC 110的模拟至数字转换的操作是否完成是不确定的，这是因为CLK的上升缘通常会强制结束SAR ADC 110的模拟至数字转换的操作。

图2的SAR ADC 110的架构与操作与一般SAR ADC的架构与操作相仿，更明确地说，第一电容及开关电路210、比较电路230、控制电路240以及取样控制开关电路250分别与一般SAR ADC的电容及开关电路、比较电路、控制电路以及取样控制开关电路相仿或均等。与一般SAR ADC不同的是，SAR ADC 110会执行前述额外操作并且记录执行该额外操作的次数，因此SAR ADC 110需要与该额外操作相关的电路(即该第二电容及开关电路220)与操作(即产生该至少X个取样结果的操作、产生该至少X个比较结果的操作、以及产生该第二开关控制信号的操作)。一般SAR ADC的一非限制性的范例可见于下列文献：Chun-Cheng Liu,Soon-Jyh Chang,Guan-Ying Huang,and Ying-Zu Lin,“A 10-bit 50-MS/s SAR ADC Witha Monotonic Capacitor Switching Procedure”,IEEE JOURNAL OF SOLID-STATECIRCUITS,VOL.45,NO.4,APRIL 2010(后称文献1)。

请参阅图2。第一电容及开关电路210包含N组电容与开关，第二电容及开关电路220包含M组电容与开关，其中该M为正整数(例如2≦M≦6)，且该X不大于该M。第二电容及开关电路220在该第一电容及开关电路210执行取样作业的期间，可通过至少一开关(未显示于图2)连接或不连接第一电容及开关电路210，从而参与或不参与第一电容及开关电路210的重荷重分配作业。另外，该M组电容与开关的每一电容的电容值均对应一预设值，该预设值被设计为第一电容及开关电路210的电容阵列(例如：512C、256C、…、4C、2C、1C)与第二电容及开关电路220的电容阵列(例如：1C、1C、…、1C)中，一最小电容的电容值，然而，上述电容值的设计并非本发明的实施限制；只要能帮助或不影响N位元SAR ADC110正常地产生前述N个位元，实施本发明者可依其需求自行决定该M组电容的每一电容的电容值。

图3显示图2的控制电路240的一实施例。如图3所示，控制电路240包含一异步控制电路310与一数字至模拟转换(digital-to-analog conversion,DAC)控制电路320。如图4所示，异步控制电路310的一实施例包含N个D型触发器(D flip-flop,DFF)410、M个DFF 420以及一或门(OR gate)430，用来依据信号Clks、Valid、D_VDD按序产生(N+X)个时钟(例如：(N+M)个时钟)以及信号Clkc，其中N、M、X(X≦M)的定义皆如前述，Clks、Clkc、(N+X)个时钟(例如：Clk₁、Clk₂、Clk₃、…、Clk_N-1、Clk_N、Clk_N+1、…、Clk_(N+M))的时序图如图5所示，信号Valid于比较电路230产生比较结果时发生电平变化，信号D_VDD为一供应电压。DAC控制电路320用来依据前述N个比较结果以及N个DFF 410所产生的N个时钟，按序产生前述N个位元以及前述第一开关控制信号；DAC控制电路320另用来依据该转换时间、该X个比较结果以及M个DFF 420中的X个DFF所产生的X个时钟，按序产生前述X个位元以及前述第二开关控制信号。值得注意的是，本领域技术人员可通过现有技术(例如：文献1的Fig.9的电路及其相关说明)来了解异步控制电路310的细节；另外，DAC控制电路320可通过现有技术(例如：文献1的Fig.10的电路及其相关说明)来实现。

请参阅图1。于一实施方式中，估测电路120是一数字电路。于一实施方式中，估测电路120加总N位元SAR ADC 110于该Y轮的转换时间的每一轮所执行的该额外操作的次数(例如：SAR ADC 110于每一轮执行该额外操作所产生的位元的数目)以得到一加总值，并将该加总值除以该Y，以得到该测试值。于一实施方式中，该Y值是一固定值，因此，估测电路120加总N位元SAR ADC 110于该Y轮的转换时间的每一轮所执行的该额外操作的次数以得到一加总值，并将该加总值作为该测试值。于一实施方式中，估测电路120依据至少一参考值与该测试值，估计N位元SAR ADC110的位元错误率，其中该至少一参考值对应至少一已估得的位元错误率。举例而言，在执行一特定测试达一段很长时间的情形下，本领域技术人员得知一SAR ADC能够转换10¹⁵个时间点的模拟输入信号(或说执行10¹⁵轮的转换操作)而不发生亚稳态错误(亦即该SAR ADC的位元错误率为BER≦(1/10¹⁵))，并能满足一规格要求，若在同样的测试条件下，上述SAR ADC转换1000个时间点的模拟输入信号(亦即Y＝1000)所对应的测试值为4.3，该测试值4.3可作为一参考值，之后，估测电路120可通过一预设方法(例如：查表法)来检验其它具有相同/相仿设计的ADC的每一个转换1000个时间点的模拟输入信号所对应的测试值是大于该参考值4.3或小于该参考值4.3，若所述其它ADC的某一个所对应的测试值小于或远小于4.3，本领域技术人员即可推测这个ADC在转换10¹⁵个时间点的模拟输入信号的过程中会发生亚稳态错误(亦即此ADC的BER大于(1/10¹⁵))，而无法满足该规格要求，由于ADC转换1000个时间点的模拟输入信号所需的时间远少于ADC转换10¹⁵个时间点的模拟输入信号所需的时间，本发明因此能够省下大量的测试时间。于一实施方式中，估测电路120通过先前的测试结果及/或理论来建立及/或利用ADC的BER与ADC的测试值之间的一转换函数，从而利用该转换函数来依据一ADC的测试值求出该ADC的BER。于一实施方式中，估测电路120依据N位元SAR ADC 110的位元错误率，调整N位元SAR ADC 110的运行速度(如图1的虚线所示)，举例而言，估测电路120通过调整N位元SAR ADC 110的工作电压，调整N位元SAR ADC 110的运行速度，上述调整的相关技术可见于申请人的美国专利(专利号：8922405)。

图6显示本发明的SAR ADC的BER预测电路的另一实施例，于一实施方式中，图6的SAR ADC的BER预测电路所执行的操作与图1的SAR ADC的BER预测电路所执行的操作相同；于另一实施方式中，图6的SAR ADC仅执行一般SAR ADC的操作，BER的预测是由估测电路来执行。如图6所示，SAR ADC的BER预测电路600包含一SAR ADC 610以及一估测电路620。SARADC 610是图1的SAR ADC 110或其均等，可执行前述额外操作；或者SAR ADC 610是一般的SAR ADC，无法执行前述额外操作。SAR ADC 610用来执行Y轮的正常操作，其中该Y为正整数，且该Y轮的正常操作的每一轮所用的时间不大于一转换时间(tconv)。估测电路620可以是图1的估测电路120或其均等，也可以是下一段落的说明所述的估测电路。估测电路620用来依据该Y轮的正常操作的每一轮所用的时间与一转换时间之间的一时间差(其可由该额外操作的次数或一时间长度(例如计数器的计数值)来反映)，产生一测试值，其中该测试值关联SAR ADC610的位元错误率。值得注意的是，当一轮的正常操作的结束时间较短，SARADC 610是用较短的时间来完成该轮的正常操作，而可被视为达到优选的效能表现。

请参阅图6。SAR ADC 610是依据至少一时钟信号的电平转变(leveltransition)，开始与结束该Y轮的正常操作的每一轮(此技术的一非限制性的范例是文献1的Figs.9～10的电路及其相关说明)，因此，在SAR ADC 610未执行前述额外操作的情形下，估测电路620仍可依据该至少一时钟信号的电平转变，得知该Y轮的正常操作的每一轮所用的时间(或说SAR ADC610将该Y轮的正常操作的每一轮所用的时间告知估测电路620)，从而得知该Y轮的正常操作的每一轮所用的时间与前述转换时间(例如：一预设的固定时间)之间的时间差。于一实施方式中，估测电路620依据上述时间差，产生一运算值(例如：Y个时间差的总和)，估测电路620再依据该运算值与该Y产生该测试值(例如：测试值＝运算值/Y)，或依据该运算值产生该测试值(例如：测试值＝运算值)，其中该测试值关联SAR ADC 610的位元错误率，举例而言，该测试值反比于SAR ADC 610的位元错误率。

由于本领域技术人员能够参考图1至图5的实施例的公开来了解图6的实施例的实施细节与变化，换言之，图1至图5的实施例的技术特征均可合理应用于图6的实施例中，因此，重复及冗余的说明在此省略。

请注意，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。

综上所述，本发明的SAR ADC的BER预测电路能够依据一SAR ADC的正常操作时间与转换时间之间的时间差，产生与该SAR ADC的BER有关的一测试值，并能进一步地依据一已求得的参考值与该测试值之间的关系，估测出该SAR ADC的BER，从而节省大量测试时间。

虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡这种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (9)

1.一种连续渐近暂存器式模拟至数字转换器SAR ADC的位元错误率预测电路，包含：

一N位元SAR ADC，用来于一轮的转换时间内，执行一正常操作至少N次以产生N个位元，并执行一额外操作至少X次，其中该N为大于1的整数，该X为不小于0的整数，其中该N位元SAR ADC包含：

一第一电容及开关电路，用来依据一第一开关控制信号，执行该正常操作的一取样操作，以产生至少N个取样结果；

一第二电容及开关电路，用来依据一第二开关控制信号，执行该额外操作的一取样操作，以产生至少X个取样结果；

一比较电路，用来依据该至少N个取样结果，执行该正常操作的一比较操作，以产生至少N个比较结果，该比较电路另用来依据该至少X个取样结果，执行该额外操作的一比较操作，以产生至少X个比较结果；以及

一控制电路，用来依据该至少N个比较结果产生该第一开关控制信号，并用来依据该转换时间与该至少X个比较结果产生该第二开关控制信号；以及

一估测电路，用来依据该N位元SAR ADC于Y轮的转换时间内所执行的该额外操作的总次数，产生一测试值，其中该Y为正整数，该测试值关联该N位元SAR ADC的位元错误率。

2.如权利要求1所述的SAR ADC的位元错误率预测电路，其中该Y大于10。

3.如权利要求1所述的SAR ADC的位元错误率预测电路，其中该测试值反比于该N位元SAR ADC的位元错误率。

4.如权利要求1所述的SAR ADC的位元错误率预测电路，其中该第二电容及开关电路包含M组电容与开关，其中该M为正整数，且该X不大于该M。

5.如权利要求1所述的SAR ADC的位元错误率预测电路，其中该估测电路加总该N位元SAR ADC于该Y轮的转换时间的每一轮所执行的该额外操作的次数以得到一加总值，并将该加总值除以该Y，以得到该测试值。

6.如权利要求1所述的SAR ADC的位元错误率预测电路，其中该估测电路依据至少一参考值与该测试值，估计该N位元SAR ADC的位元错误率，其中该至少一参考值对应至少一已估得的位元错误率。

7.一种连续渐近暂存器式模拟至数字转换器SAR ADC的位元错误率预测电路，包含：

一SAR ADC，用来执行Y轮的正常操作，其中该Y为正整数，且该Y轮的正常操作的每一轮所用的时间不大于一轮的转换时间，其中该SAR ADC包含：一第一电容及开关电路，用来依据一第一开关控制信号，执行该正常操作的一取样操作，以产生至少N个取样结果；一比较电路，用来依据该至少N个取样结果，执行该正常操作的一比较操作，以产生至少N个比较结果；以及一控制电路，用来依据该至少N个比较结果产生该第一开关控制信号；以及

一估测电路，用来依据该Y轮的正常操作的每一轮所用的时间与该转换时间之间的一时间差，产生一测试值，其中该测试值关联该SAR ADC的位元错误率。

8.如权利要求7所述的SAR ADC的位元错误率预测电路，其中该估测电路依据该Y轮的正常操作的每一轮所用的时间与该转换时间之间的该时间差，产生一运算值，该估测电路再依据该运算值与该Y产生该测试值。

9.如权利要求7所述的SAR ADC的位元错误率预测电路，其中该估测电路依据至少一参考值与该测试值，估计该SAR ADC的位元错误率，其中该至少一参考值对应至少一已估得的位元错误率。

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