KR20090099417A

KR20090099417A - Ｃｍｏｓ 이미지 센서

Info

Publication number: KR20090099417A
Application number: KR1020080024640A
Authority: KR
Inventors: 정태송; 한상욱
Original assignee: (주) 픽셀플러스
Priority date: 2008-03-17
Filing date: 2008-03-17
Publication date: 2009-09-22

Abstract

본 발명은 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것으로서, 저조도 환경 하에서 향상된 품질의 이미지를 출력할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 매트릭스 배열된 다수의 단위 픽셀을 포함하는 픽셀 어레이와, 특정 값의 이득을 갖는 제 1램프 신호를 생성하는 램프 신호 발생기와, 이득 세팅 신호에 따라 제 1램프 신호의 진폭을 조정하여 아날로그 이득을 갖는 제 2램프 신호를 출력하는 감쇠기, 및 제 2램프 신호를 이용하여 감쇠기로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환하는 ADC 어레이를 포함한다.

감쇠기, ADC, Vramp, 노이즈, SNR

Description

ＣＭＯＳ 이미지 센서{Complementary Metal-Oxide Semiconductor image sensor}

도 1은 일반적인 CMOS 이미지 센서를 나타낸 구성도.

도 2a 및 도 2b는 도 1의 센서에서 램프 신호(Vramp)를 설명하기 위한 도면.

도 3은 본 발명에 따른 CMOS 이미지 센서를 나타낸 구성도.

도 4a 및 도 4b는 도 3의 센서에서 램프 신호(Vramp)를 설명하기 위한 도면.

도 5는 도 4의 감쇠기에 관한 상세 회로도.

도 6 내지 도 8은 도 4의 감쇠기에 관한 다른 실시예들.

<도면의 주요 부분에 대한 부호의 설명 >

100 : 램프신호(Vramp) 발생기

200 : 감쇠기

300 : ADC(Analog-Digital Converter)

400 : 픽셀 어레이

본 발명은 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것으로서, ADC(Analog-Digital Converter)에 입력되는 램프신호(Vramp)의 노이즈를 감소시켜 저조도 환경 하에서 향상된 품질의 이미지를 출력할 수 있도록 하는 기술이다.

일반적으로 이미지 센서는 외부의 광학 영상신호를 전기 영상신호로 변환하는 장치이다. 이미지 센서는 크게 상보형-모스(CMOS) 기술을 사용하는 CMOS 이미지 센서와 전하결합소자(CCD;Charge Coupled Device) 기술을 사용하는 CCD 이미지 센서로 나뉘고 이들은 모두 반도체 기술을 이용하여 제작한다.

특히, CMOS 이미지 센서는 CMOS 제조 기술을 이용하여 제작된 이미지 센서이다. CMOS 이미지 센서에서 각 픽셀(Pixel)은 피사체의 대응 부분에서 복사되는 빛 신호를 포토 다이오드를 이용하여 전자로 바꾼 후에 저장하고, 축적된 전자의 수에 비례하여 나타나는 전하량을 전압 신호로 바꾸어서 출력하는 방식을 사용한다.

이러한 CMOS 이미지 센서는 다양한 전자제품들, 예컨대, 모바일 폰(Mobile Phone), PC(Personal Computer)용 카메라(Camera), 비디오 카메라, 및 디지털 카메라 등에서 광범위하게 사용되고 있는 디바이스(Device) 이다.

CMOS 이미지 센서는 기존에 이미지 센서로 사용되던 CCD에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SoC(System On Chip)가 가능하므로 모듈의 소형화를 가능하게 한다. 또한, 기존에 셋-업(Set-up) 된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점이 있기 때문에 그 수요가 날로 급증하고 있는 상황이다.

이러한 CMOS 이미지 센서는 CCD와는 달리 APS(Active Pixel Sensor) 어레이(Array)에서 출력되는 아날로그 신호를 디지털 형태의 신호로 변환하는 동작이 필요하다. 여기서, 디지털 신호로의 변환을 위해서 내부에 고해상도의 ADC(Analog-Digital Converter)를 사용한다.

또한, CMOS 이미지 센서는 ADC의 구현 방식에 따라 단일(Single) ADC를 사용하는 방식과 컬럼(Column) ADC를 사용하는 방식으로 나누어진다. 여기서, 단일 ADC 방식은 고속으로 동작하는 하나의 ADC를 사용하여 소정의 정해진 시간 내에 모든 컬럼들의 아날로그 출력 신호들을 디지털 신호로 변환하는 방식이다.

반면에, 컬럼 ADC 방식은 간단한 구조의 ADC 회로를 매 컬럼에 배치하여 구현되는 방식이다. 컬럼 ADC 방식은 픽셀의 출력 신호에서 상관 이중 샘플링(CDS; Correlated Double Sampling)을 수행하고 그 결과로 얻어진 전압을 저장한다. 그리고, 램프 신호(Vramp) 발생기에서 생성된 램프 신호(Vramp)에 응답하여 CDS 동작에서 저장된 전압을 기준전압과 비교하여 디지털 코드를 생성하게 된다.

도 1은 컬럼 단일 슬로프(Column single slope) ADC 구조를 갖는 일반적인 CMOS 이미지 센서를 개략적으로 나타낸 블록도이다.

일반적인 이미지 센서는 램프 신호(Vramp) 발생기(10)와, ADC(Analog-Digital Converter) 어레이(20) 및 픽셀 어레이(Pixel Array; 30)를 포함한다.

여기서, 픽셀 어레이(30)는 로오 및 컬럼 방향으로 매트릭스 배열된 다수의 단위 픽셀(Unit Pixel)을 포함한다. 그리고, ADC 어레이(20)는 컬럼 ADC 방식을 사용하며 매 컬럼마다 ADC 회로가 존재한다. 또한, ADC 어레이(20)는 이와 대응하 는 CDS(Correlated Double Sampling; 상관 이중 샘플링) 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환한다.

또한, 램프 신호(Vramp) 발생기(10)는 이득 세팅 신호(GSS; Gain Setting Signal)에 따라 일정 값의 이득(Gain)을 갖는 램프 신호(Vramp)를 ADC 어레이(20)에 출력한다.

이러한 구성을 갖는 일반적인 CMOS 이미지 센서는 하나의 단위 픽셀 당 하나의 컬럼 버스를 통해 하나의 CDS 회로, ADC, 및 하나의 메모리가 연결된다. 이에 따라, 모든 픽셀 어레이(30)의 정보를 독출하여 ADC 어레이(20)에 전달하고, ADC 어레이(20)에서 디지털 데이터로 변환된 이미지 값을 메모리에 저장하게 된다.

일반적으로 컬럼 ADC(Column Analog-Digital Converter)를 사용하는 CMOS 이미지 센서의 경우 단일 슬로프(Single Slope) ADC 구조를 이용한다. 단일 슬로프 ADC 구조의 경우 램프 신호(Vramp)의 품질이 영상 품질에 매우 큰 영향을 미친다. 특히, 아날로그 이득(Gain)을 크게 사용해야 하는 저조도 환경하에서는 더욱 그러하다.

그리고, 일반적인 CMOS 이미지 센서의 아날로그 이득은 램프 신호 발생기(10)에 인가되는 이득 세팅 신호(GSS)를 바탕으로 하여 얻어지게 된다. 그리고, 이득 세팅 신호(GSS)에 따라 얻어진 이득에 따라 램프 신호(Vramp)의 진폭을 조절함으로써 구현한다.

이러한 경우 도 2a 및 도 2b에서와 같이 아날로그 이득이 커짐에 따라 램프 신호(Vramp)의 신호대 잡음(SNR; Signal to Noise Ratio) 특성이 나빠지게 된다. 그 이유는 이득에 따라 신호의 크기는 점점 작아지는데 노이즈의 크기가 일정하기 때문이다.

예를 들어, 도 2a에서와 같이 램프 신호(Vramp)의 이득이 "1"이고 노이즈가 "1"인 경우, SNR(Signal to Noise Ratio) 특성이 "10" 이라고 가정한다. 그러면, 도 2b에서와 같이 램프 신호(Vramp)의 이득이 "4"이고 노이즈가 "1"인 경우, SNR(Signal to Noise Ratio) 특성이 "2.5"가 된다. 즉, 신호의 진폭이 작아짐에도 불구하고, 노이즈의 크기가 일정하게 유지되기 때문이다.

CMOS 이미지 센서의 경우 저조도 환경하에서 감도를 높이기 위해 아날로그 이득을 높여서 사용해야 한다. 이러한 경우 램프 신호(Vramp)의 품질이 나빠지게 될 경우 결과적으로 최종 출력 이미지의 품질이 저하되는 문제점이 있다.

즉, 컬럼 단일 슬로프 ADC 구조를 갖는 CMOS 이미지 센서의 경우 영상의 노이즈가 램프 신호(Vramp)에 의해 큰 영향을 받는다. 특히, 센서의 아날로그 이득(Gain)을 높이기 위해 램프신호(Vramp)의 진폭을 작게 하는 경우, 신호의 크기가 줄어드는 것에 비해 노이즈의 크기는 그대로 유지된다. 이 때문에 램프신호(Vramp)의 SNR(Signal to Noise Ratio) 특성이 나빠지게 되어 이미지 품질이 크게 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 다음과 같은 목적을 갖는다.

첫째, 아날로그 이득(Gain)이 증가함에 따라 램프 신호(Vramp)의 SNR(Signal to Noise Ratio) 특성이 저하되지 않도록 하여 저조도 환경하에서 향상된 품질의 이미지를 출력할 수 있도록 하는데 그 목적이 있다.

둘째, 아날로그 이득을 향상시킬 경우 감쇠기 회로를 이용하여 신호의 진폭 뿐만 아니라 노이즈의 진폭도 함께 감소시켜, 램프 신호(Vramp)의 SNR(Signal to Noise Ratio) 특성이 아날로그 이득 값에 상관없이 항상 똑같은 값을 갖도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서는, 매트릭스 배열된 다수의 단위 픽셀을 포함하는 픽셀 어레이; 특정 값의 이득을 갖는 제 1램프 신호를 생성하는 램프 신호 발생기; 이득 세팅 신호에 따라 제 1램프 신호의 진폭을 조정하여 아날로그 이득을 갖는 제 2램프 신호를 출력하는 감쇠기; 및 제 2램프 신호를 이용하여 감쇠기로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환하는 ADC 어레이를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 컬럼 단일 슬로프(Column single slope) ADC 구조를 갖는 본 발명의 CMOS 이미지 센서를 개략적으로 나타낸 블록도이다. 도 3의 구성은 아날로그-디지털 변환 동작을 수행하기 위한 구성을 기준으로 도시한 것이며, 그 외의 동작을 수행하는 CMOS 이미지 센서에 관한 기본적인 구성의 설명은 생략하기로 한다.

본 발명은 램프 신호(Vramp) 발생기(100)와, 감쇠기(Attenuator; 200)와, ADC(Analog-Digital Converter) 어레이(300) 및 픽셀 어레이(Pixel Array; 400)를 포함한다.

여기서, 램프 신호(Vramp) 발생기(100)는 일정 값의 이득(Gain)을 갖는 램프 신호(Vramp1)를 감쇠기(200)에 발생한다. 즉, 램프 신호(Vramp) 발생기(100)는 이득 "1"을 갖는 램프 신호(Vramp1)를 생성하여 노드 (1)에 출력한다.

그리고, 감쇠기(200)는 이득 세팅 신호(GSS)에 따라 램프 신호(Vramp1)의 진폭을 조절하여 특정 값의 아날로그 이득(Gain)을 갖는 램프 신호(Vramp2)를 ADC 어레이(300)에 발생한다.

또한, ADC 어레이(300)는 컬럼 ADC 방식을 사용하며 매 컬럼마다 ADC 회로가 존재한다. 또한, ADC 어레이(300)는 다수의 단위 픽셀이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거하는 CDS 회로를 포함한다. 그리고, ADC 어레이(300)는 램프 신호(Vramp2)를 이용하여 대응하는 CDS(Correlated Double Sampling; 상관 이중 샘플링) 회로로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환한다.

그리고, 픽셀 어레이(400)는 로오 및 컬럼 방향으로 매트릭스 배열된 다수의 단위 픽셀(Unit Pixel)을 포함한다.

이러한 구성을 갖는 본 발명의 CMOS 이미지 센서는 하나의 단위 픽셀 당 하나의 컬럼 버스를 통해 하나의 CDS 회로, ADC, 및 하나의 메모리가 연결된다. 이에 따라, 모든 픽셀 어레이(400)의 정보를 독출하여 ADC 어레이(300)에 전달하고, ADC 어레이(300)에서 디지털 데이터로 변환된 이미지 값을 메모리에 저장하게 된 다.

도 4a 및 도 4b는 도 3의 CMOS 이미지 센서에서 램프 신호(Vramp)를 설명하기 위한 도면이다.

도 3의 램프 신호 발생기(100)에서 출력되는 램프 신호(Vramp1)에는 기존 구조와 마찬가지로 노이즈를 포함하게 된다. 하지만, 램프 신호 발생기(100)에서 출력된 램프 신호(Vramp1)는 이득이 "1" 이기 때문에 램프 신호(Vramp1)의 크기에 비해 노이즈의 크기가 상대적으로 매우 작다. 이에 따라, 도 4a에서와 같이 노드(1)의 램프 신호(Vramp1)에서의 SNR(Signal to Noise Ratio) 특성이 상대적으로 매우 크다.

램프 신호 발생기(100)에서 이렇게 생성된 램프 신호(Vramp1)와 노이즈는 감쇠기(200)에 동시에 인가된다. 그러면, 감쇠기(200)는 인가된 이득 세팅 신호(GSS)의 값에 따라 램프 신호(Vramp1)와 노이즈의 진폭 크기를 모두 같은 비율로 줄여주게 된다.

이러한 경우, 노드 (2)에 인가되는 램프 신호(Vrmap2)는 이득의 값이 어떤 값이냐에 상관없이 큰 SNR(Signal to Noise Ratio) 특성을 갖는 램프 신호(Vrmap1)와 같은 SNR 특성을 갖게 된다.

예를 들어, 도 4b에서와 같이, 이득이 "4"인 경우, 램프 신호(Vramp1)의 노이즈가 "1"이고 진폭이 "10"이 되어, SNR 특성이 "10"이 된다. 이러한 경우 노드(2)에 인가되는 램프 신호(Vramp2)는 노이즈가 "0.25"가 되고 진폭이 "2.5"가 되어, SNR 특성이 "10"이 된다. 이에 따라, 이득 세팅 신호(GSS)의 이득 값에 상관 없이 램프 신호(Vramp1)와 램프 신호(Vramp2)가 동일한 SNR 특성을 갖게 된다.

결과적으로 아날로그 이득을 사용하는 저조도 환경하에서 기존의 구조에 비해 더 좋은 품질의 램프 신호(Vramp)에 따라 아날로그-디지털 변환 동작을 수행하게 된다. 이에 따라, 최종적으로 출력되는 이미지의 품질을 향상시킬 수 있도록 한다.

도 5는 도 4의 감쇠기(200)에 관한 상세 회로도이다.

감쇠기(200)는 증폭기 A1 및 저항 R1,R2을 포함한다. 여기서, 저항 R1,R2은 각각 가변저항으로 이루어지는 것이 바람직하다.

먼저, 저항 R1은 램프 신호(Vramp1) 인가단과 증폭기 A1의 네가티브(-) 인가단 사이에 연결된다. 이때, 램프 신호(Vrmap1)는 이득 "1"을 갖는 신호인 것이 바람직하다.

그리고, 저항 R2는 램프 신호(Vramp2)의 출력단과 증폭기 A1의 네가티브(-) 단자 사이에 연결된다. 그리고, 증폭기 A1는 네가티브(-) 단자가 저항 R1과 연결되고, 포지티브(+) 단자를 통해 기준전압 Vref이 인가되며, 출력 단자를 통해 램프 신호(Vramp2)가 출력된다.

이러한 구성을 갖는 감쇠기(200)는 기준전압 Vref에 따라 저항 R1 또는 저항 R2의 값을 조정할 수 있도록 한다. 이러한 경우 증폭기 A1에서 출력되는 램프 신호(Vramp2)는 다음의 [수학식 1]과 같은 공식에 의해 그 전압 값이 결정된다.

Vramp2 = -R2/R1×Vramp1+C (여기서, C는 상수, C는 자연수)

만약, 램프 신호(Vramp1)의 이득이 "4"인 경우 저항 R2에 비해 저항 R1의 저항값이 4 배가 크도록 저항 R1 또는 저항 R2의 값을 조정하게 된다. 이에 따라, 램프 신호(Vrmap2)의 진폭은 램프 신호(Vramp1)의 진폭에 비해 4배가 작아지게 되므로 이득 "4"를 구현할 수 있게 된다.

도 6은 도 4의 감쇠기(200)에 관한 다른 실시예이다.

감쇠기(200)는 콜스(Coarse) 조정부(210)와 파인(Fine) 조정부(220)를 포함한다. 여기서, 콜스 조정부(210)는 증폭기 A2 및 저항 R3,R4을 포함한다. 그리고, 파인 조정부(220)는 증폭기 A3 및 저항 R5,R6을 포함한다. 여기서, 저항 R3~R6은 각각 가변저항으로 이루어지는 것이 바람직하다.

먼저, 저항 R3은 램프 신호(Vramp1) 인가단과 증폭기 A2의 네가티브(-) 단자 사이에 연결된다. 이때, 램프 신호(Vrmap1)는 이득 "1"을 갖는 신호인 것이 바람직하다.

그리고, 저항 R4는 콜스 전압 Vcoarse의 출력단과 증폭기 A2의 네가티브(-) 단자 사이에 연결된다. 그리고, 증폭기 A2는 네가티브(-) 단자가 저항 R3과 연결되고, 포지티브(+) 단자를 통해 기준전압 Vref1이 인가되며, 출력 단자를 통해 콜스 전압 Vcoarse이 출력된다.

그리고, 저항 R5은 콜스 전압 Vcoarse 인가단과 증폭기 A3의 네가티브(-) 단자 사이에 연결된다. 또한, 저항 R6는 램프 전압(Vramp2)의 출력단과 증폭기 A3의 네가티브(-) 단자 사이에 연결된다.

그리고, 증폭기 A3는 네가티브(-) 단자가 저항 R5과 연결되고, 포지티브(+) 단자를 통해 기준전압 Vref2이 인가되며, 출력 단자를 통해 램프 신호(Vramp2)가 출력된다.

CMOS 이미지 센서는 이득이 작은 구간에서는 이득의 값을 미세하게 조정해야 할 필요성이 있고, 이득이 큰 구간에서는 이득의 값을 미세하게 조정해야 할 필요가 없다. 이에 따라, 본 발명에서는 콜스 조정부(210)를 통해 큰 이득을 1차적으로 조정하고, 파인 조정부(220)를 통해 이득을 2차적으로 미세하게 조정한다.

예를 들어, 콜스 조정부(210)에서 조정하는 이득의 값은 1,2,4,8,16,32로 크게 설정하고, 미세 조정이 필요한 파인 조정부(220)에서 조정하는 이득의 값은 "1"과 "2"의 사이에서 16/16,17/16,18/16,...,32/16으로 미세하게 설정하게 된다.

그러면, 이득이 "1~2"인 구간은 1/16 단위로 이득 조정이 가능하게 되고, 이득이 "2~4"인 구간은 2/16 단위로 이득 조정이 가능하게 되며, 이득이 "4~8"인 구간은 4/16 단위로 이득 조정이 가능하게 된다.

이러한 구성을 갖는 감쇠기(200)는 저항 R3 또는 저항 R4의 값을 조정하여 1차적인 이득을 조정할 수 있도록 한다. 또한, 저항 R5 또는 저항 R6의 값을 조정하여 2차적인 이득을 조정할 수 있도록 한다. 이러한 경우 램프 신호(Vramp2)는 다음의 [수학식 2]과 같은 공식에 의해 그 전압 값이 결정된다.

Vramp2 = R4/R3×R6/R5×Vramp1+C (여기서, C는 상수, C는 자연수)

만약, 램프 신호(Vramp1)의 이득이 "4"인 경우 저항 R4에 비해 저항 R3의 저항값이 4 배가 크도록 저항 R3 또는 저항 R4의 값을 조정하게 된다. 이에 따라, 램프 신호(Vrmap2)의 진폭은 램프 신호(Vramp1)의 진폭에 비해 4배가 작아지게 되므로 이득 "4"를 구현할 수 있게 된다.

또한, 저항 R5,R6의 값을 조정하여 콜스 조정부(210)에서 출력되는 콜스 전압 Vcoarse의 이득을 더욱 미세하게 조정하게 된다.

도 7은 도 4의 감쇠기(200)에 관한 또 다른 실시예이다.

감쇠기(200)는 입력부(230)와, 이득 조정부(240) 및 출력부(250)를 포함한다.

여기서, 입력부(230)는 증폭기 A4 및 소스 팔로워(Source Follower) T1를 포함한다. 증폭기 A4는 포지티브(+) 단자를 통해 램프 신호(Vramp1)가 인가되고, 네가티브(-) 단자가 소스 팔로워 T1와 연결되며, 출력 단자가 소스 팔로워 T1의 게이트 단자와 연결된다. 그리고, 소스 팔로워 T1의 출력은 이상적으로는 램프 신호(Vramp1)가 된다. 이때, 램프 신호(Vrmap1)는 이득 "1"을 갖는 신호인 것이 바람직하다.

그리고, 소스 팔로워 T1는 전원전압단과 저항 R1 사이에 연결되고 게이트 단자가 증폭기 A4의 출력과 연결된다. 여기서, 소스 팔로워 T1는 NMOS트랜지스터로 이루어진다. 그리고, 소스 팔로워 T1는 PMOS트랜지스터로도 구현이 가능한데, 이러한 경우 증폭기 A4의 포지티브(+) 단자와 네가티브(-) 단자의 위치가 바뀌어야 한다.

그리고, 이득 조정부(240)는 복수개의 저항 R1~Rn과, 복수개의 스위치 SW0~SWn를 포함한다. 여기서, 스위치 SW0~SWn의 개수가 n+1개일 경우 저항 R1~Rn 의 개수는 n개로 이루어지는 것이 바람직하다. 그리고, 복수개의 스위치 SW0~SWn는 NMOS트랜지스터로 이루어지는 것이 바람직하다.

복수개의 저항 R1~Rn은 소스 팔로워 T1과 접지전압단 사이에 직렬 연결된다. 그리고, 스위치 SW0는 소스 팔로워 T1의 일단과 증폭기 A5의 포지티브(+) 단자 사이에 연결되어 게이트 단자를 통해 스위칭 제어신호 S0가 인가된다. 여기서, 증폭기 A5의 포지티브(+) 단자로 인가되는 신호는 이득 조정부(240)에 의해 그 값이 조정된다.

또한, 스위치 SW1~SWn는 복수개의 저항 R1~Rn의 각각의 연결 노드와 커패시터 C0 사이에 병렬 연결되어 게이트 단자를 통해 스위칭 제어신호 S1~Sn가 인가된다.

또한, 커패시터 C0는 스위치 SW1의 일단과 증폭기 A5의 포지티브(+) 단자 사이에 연결된다. 증폭기 A5는 포지티브(+) 단자로 인가되는 커패시터 C0의 출력을 램프 신호(Vramp2)로 출력한다.

이러한 구성을 갖는 감쇠기(200)는 동작 초기에 스위칭 제어신호 S0에 따라 스위치 SW0가 동작하게 된다. 스위치 SW0는 소스 팔로워 T1의 일단과 증폭기 A5의 포지티브(+) 단자 사이에 연결되므로, 스위칭 제어신호 S0의 활성화시 소스 팔로워 T1의 출력이 증폭기 A5의 포지티브(+) 단자에 그대로 전달된다. 이에 따라, 램프 신호(Vramp2)의 전압 레벨이 항상 램프 신호(Vramp1)의 초기 전압부터 시작될 수 있도록 한다.

그리고, 스위칭 제어신호 S1~Sn에 따라 스위치 SW1~SWn가 턴 온 되는 개수에 대응하여 이득이 서로 다르게 조정된다. 즉, 스위치 SW1로부터 스위치 SWn 까지 중 어느 스위치가 켜지느냐에 따라 이득의 값이 다르게 조정된다.

이러한 경우 램프 신호(Vramp2)는 다음의 [수학식 3]과 같은 공식에 의해 그 전압 값이 결정된다.

Vramp2 = ((R1+R2+...+Rm)/(R1+R2+...+Rn))×Vramp1

다만, 저항 Rm은 스위치 SWn의 전단에 연결된 스위치 SWm와 대응하여 연결된 저항을 나타낸다. 여기서, m,n은 각각 자연수를 나타낸다.

도 8은 도 4의 감쇠기(200)에 관한 또 다른 실시예이다.

감쇠기(200)는 입력부(260)와, 이득 조정부(270,280) 및 출력부(290)를 포함한다.

여기서, 입력부(260)는 증폭기 A6 및 소스 팔로워 T2를 포함한다. 증폭기 A6는 포지티브(+) 단자를 통해 램프 신호(Vramp1)가 인가되고, 네가티브(-) 단자가 소스 팔로워 T2와 연결되며, 출력 단자가 소스 팔로워 T2의 게이트 단자와 연결된다. 그리고, 소스 팔로워 T2의 출력은 이상적으로는 램프 신호(Vramp1)가 된다. 이때, 램프 신호(Vrmap1)는 이득 "1"을 갖는 신호인 것이 바람직하다.

그리고, 소스 팔로워 T2는 전원전압단과 저항 R1 사이에 연결되고 게이트 단자가 증폭기 A6의 출력과 연결된다. 여기서, 소스 팔로워 T2는 NMOS트랜지스터로 이루어진다. 그리고, 소스 팔로워 T2는 PMOS트랜지스터로도 구현이 가능한데, 이러한 경우 증폭기 A6의 포지티브(+) 단자와 네가티브(-) 단자의 위치가 바뀌어야 한다.

그리고, 이득 조정부(270)는 복수개의 저항 R1~Rn과, 복수개의 스위치 SS0~SSn를 포함한다. 여기서, 스위치 SS0~SSn의 개수가 n+1개일 경우 저항 R1~Rn의 개수는 n개로 이루어지는 것이 바람직하다.

복수개의 저항 R1~Rn은 소스 팔로워 T2와 접지전압단 사이에 직렬 연결된다. 그리고, 스위치 SW0는 소스 팔로워 T2의 일단과 증폭기 A7의 포지티브(+) 단자 사이에 연결된다. 여기서, 증폭기 A7의 포지티브(+) 단자로 인가되는 신호는 이득 조정부(270,280)에 의해 그 값이 조정된다.

또한, 스위치 SS1~SSn는 복수개의 저항 R1~Rn의 각각의 연결 노드와 커패시터 CC0 사이에 병렬 연결된다.

또한, 이득 조정부(280)는 복수개의 커패시터 CC0~CCn와, 복수개의 스위치 SWC1~SWCn를 포함한다. 여기서, 커패시터 CC0~CCn의 개수가 n+1개일 경우 스위치 SWC1~SWCn의 개수는 n개로 이루어지는 것이 바람직하다.

그리고, 커패시터 CC0는 스위치 SS1와 증폭기 A7의 포지티브(+) 단자 사이에 연결된다. 그리고, 스위치 SWC1는 커패시터 CC0와 커패시터 CC1 사이에 연결된다. 스위치 SWC2는 커패시터 CC0와 커패시터 CC2 사이에 연결된다. 스위치 SWCn는 커패시터 CC0와 커패시터 CCn 사이에 연결된다.

또한, 복수개의 커패시터 CC0~CCn는 복수개의 스위치 SWC1~SWCn와 접지전압단 사이에 병렬 연결된다.

증폭기 A7는 포지티브(+) 단자로 인가되는 이득 조정부(270,280)의 출력을 램프 신호(Vramp2)로 출력한다.

이러한 구성을 갖는 감쇠기(200)는 커패시터 어레이를 포함하는 이득 조정부(280)를 통해 이득을 1차적으로(Coarse) 조정하고, 저항 어레이를 포함하는 이득 조정부(270)를 통해 이득을 2차적으로(Fine) 조정하게 된다.

즉, 동작 초기에 이득 조정부(270)의 스위치 SS0가 동작하게 된다. 이에 따라, 램프 신호(Vramp2)의 전압 레벨이 항상 램프 신호(Vramp1)의 초기 전압부터 시작될 수 있도록 한다.

또한, 복수개의 스위치 SWC1~SWCn에 따라 턴 온 되는 커패시터 CC0~CCn에 대응하여 이득이 서로 다르게 조정된다. 즉, 복수개의 스위치 SWC1~SWCn 중 어느 스위치가 켜지느냐에 따라 턴 온 되는 커패시터 CC1~CCn의 개수가 조정되어 증폭기 A7의 포지티브(+) 단자에 입력되는 커패시턴스 값이 달라지게 된다. 이에 따라, 감쇠기(200)의 이득 값을 조정할 수 있게 된다.

그리고, 스위치 SS1~SSn가 턴 온 되는 개수에 대응하여 이득이 서로 다르게 조정된다. 즉, 스위치 SS1로부터 스위치 SSn 까지 중 어느 스위치가 켜지느냐에 따라 감쇠기(200)의 이득 값을 보다 미세하게 조정할 수 있게 된다.

이러한 경우 램프 신호(Vramp2)는 다음의 [수학식 4]와 같은 공식에 의해 그 전압 값이 결정된다.

Vramp2=((R1+R2+..+Rm)/(R1+R2+...+Rn))×((CC0/(CC1+CC2+...+CCm))×Vramp1

다만, 저항 Rm은 스위치 SSn의 전단에 연결되어 스위치 SSm와 대응하여 연결 된 저항을 나타낸다. 그리고, 커패시터 CCm은 커패시터 CCn 보다 하나 적은 개수를 의미하며, 스위치 SWCm과 대응하여 연결된 커패시터를 나타낸다. 여기서, m,n은 각각 자연수를 나타낸다.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다.

첫째, 아날로그 이득(Gain)이 증가함에 따라 램프 신호(Vramp)의 SNR(Signal to Noise Ratio) 특성이 저하되지 않도록 하여 저조도 환경하에서 향상된 품질의 이미지를 출력할 수 있도록 한다.

둘째, 아날로그 이득을 향상시킬 경우 감쇠기 회로를 이용하여 신호의 진폭 뿐만 아니라 노이즈의 진폭도 함께 감소시켜, 램프 신호(Vramp)의 SNR(Signal to Noise Ratio) 특성이 아날로그 이득 값에 상관없이 항상 똑같은 값을 갖도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

매트릭스 배열된 다수의 단위 픽셀을 포함하는 픽셀 어레이;

특정 값의 이득을 갖는 제 1램프 신호를 생성하는 램프 신호 발생기;

이득 세팅 신호에 따라 상기 제 1램프 신호의 진폭을 조정하여 아날로그 이득을 갖는 제 2램프 신호를 출력하는 감쇠기; 및

상기 제 2램프 신호를 이용하여 상기 감쇠기로부터 출력된 아날로그 영상 신호를 디지털 영상 신호로 변환하는 ADC 어레이를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 특정 값의 이득은 "1" 인 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 제 2램프 신호는 상기 제 1램프 신호와 동일한 신호대 잡음비(SNR) 특성을 갖는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 감쇠기는

상기 제 1램프 신호의 저항값을 조정하는 제 1저항;

상기 제 1저항의 출력과 기준전압을 입력받아 상기 제 2램프신호를 출력하는 제 1증폭기; 및

상기 제 1저항의 일단과 상기 제 1증폭기의 출력단 사이에 연결된 제 2저항을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 4항에 있어서, 상기 제 1저항과 상기 제 2저항은 각각 가변저항인 것을 특징으로 하는 CMOS 이미지 센서.
제 4항에 있어서, 상기 제 1증폭기는 네가티브 단자가 상기 제 1저항과 연결되고, 포지티브 단자를 통해 상기 기준전압이 인가되는 것을 특징으로 하는 CMOS 이미지 센서.
제 4항에 있어서, 상기 제 2램프 신호의 전압 값은

Vramp2 = -R2/R1×Vramp1+C 인 것을 특징으로 하는 CMOS 이미지 센서.

(여기서, Vramp2는 상기 제 2램프 신호, R2는 상기 제 2저항, R1은 상기 제 1저항, Vramp1는 상기 제 1램프 신호, C는 상수)
제 1항에 있어서, 상기 감쇠기는

제 1기준전압에 따라 상기 제 1램프 신호의 이득을 조정하는 제 1조정부; 및

제 2기준전압에 따라 상기 제 1조정부에서 출력된 출력신호의 이득을 미세 조정하여 상기 제 2램프 신호를 출력하는 제 2조정부를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 8항에 있어서, 상기 제 1조정부는

상기 제 1램프 신호의 저항값을 조정하는 제 3저항;

상기 제 3저항의 출력과 상기 제 1기준전압을 입력받아 증폭하는 제 2증폭기; 및

상기 제 3저항의 일단과 상기 제 2증폭기의 출력단 사이에 연결된 제 4저항을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 9항에 있어서, 상기 제 3저항과 상기 제 4저항은 각각 가변저항인 것을 특징으로 하는 CMOS 이미지 센서.
제 9항에 있어서, 상기 제 2조정부는

상기 제 1조정부로부터 인가된 출력 신호의 저항값을 조정하는 제 5저항;

상기 제 5저항의 출력과 상기 제 2기준전압을 입력받아 상기 제 2램프 신호를 출력하는 제 3증폭기; 및

상기 제 5저항의 일단과 상기 제 3증폭기의 출력단 사이에 연결된 제 6저항을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 11항에 있어서, 상기 제 5저항과 상기 제 6저항은 각각 가변저항인 것을 특징으로 하는 CMOS 이미지 센서.
제 11항에 있어서, 상기 제 2램프 신호의 전압 값은

Vramp2 = R2/R1×R4/R3×Vramp1+C 인 것을 특징으로 하는 CMOS 이미지 센서.

(여기서, Vramp2는 상기 제 2램프 신호, R2는 상기 제 4저항, R1은 상기 제 3저항, R4는 상기 제 6저항, R3은 상기 제 5저항, Vramp1는 상기 제 1램프 신호, C 는 상수)
제 1항에 있어서, 상기 감쇠기는

상기 제 1램프 신호를 제 1신호로 출력하는 제 1입력부;

스위칭 제어신호에 따라 상기 제 1신호의 전압 레벨을 조정하는 제 1이득 조정부; 및

상기 제 1이득 조정부의 출력에 따라 상기 제 2램프 신호를 출력하는 제 1출력부를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 14항에 있어서, 상기 제 1입력부는

상기 제 1램프신호와 상기 제 1신호를 입력받아 증폭하는 제 4증폭기; 및

상기 제 4증폭기의 출력에 따라 상기 제 1램프 신호를 상기 제 1신호로 출력하는 소스 팔로워를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 14항에 있어서, 상기 제 1이득 조정부는

상기 제 1신호의 인가단과 접지전압단 사이에 직렬 연결된 복수개의 저항; 및

상기 복수개의 저항의 각 연결노드에 병렬 연결되어 상기 스위칭 제어신호에 따라 선택적으로 제어되는 복수개의 스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 16항에 있어서, 상기 복수개의 스위치의 개수가 n+1개일 경우 상기 복수개의 저항은 n개로 이루어지는 것을 특징으로 하는 CMOS 이미지 센서.(여기서, n은 자연수)
제 16항에 있어서, 상기 복수개의 스위치는

상기 제 1신호의 인가단과 상기 제 1출력부 사이에 연결되어 제 1스위칭 제어신호에 따라 제어되는 제 1스위치; 및

상기 복수개의 저항과 일대일 대응하여 연결되며 복수개의 스위칭 제어신호에 따라 선택적으로 제어되는 복수개의 제 2스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 18항에 있어서, 상기 감쇠기는

동작 초기에 상기 제 1스위칭 제어신호에 따라 상기 제 1스위치가 턴온되어 상기 제 2램프신호의 전압 레벨이 상기 제 1램프 신호의 전압 레벨로 설정되는 것 을 특징으로 하는 CMOS 이미지 센서.
제 16항에 있어서, 상기 제 2램프 신호의 전압 값은

Vramp2 = ((R1+R2+...+Rm)/(R1+R2+...+Rn))×Vramp1인 것을 특징으로 하는 CMOS 이미지 센서.

(여기서, Vramp2는 상기 제 2램프 신호, 저항 Rm은 상기 복수개의 저항 중 저항 Rn 보다 하나 적은 개수를 의미하며, Vramp1는 상기 제 1램프 신호, m,n은 각각 자연수)
제 14항에 있어서, 상기 제 1출력부는

상기 제 1이득 조정부의 출력 전압을 저장하는 제 1커패시터; 및

상기 제 1커패시터의 출력에 따라 상기 제 2램프 신호를 출력하는 제 5증폭기를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 1항에 있어서, 상기 감쇠기는

상기 제 1램프 신호를 제 2신호로 출력하는 제 2입력부;

상기 제 2신호의 전압 레벨을 미세 조정하는 제 2이득 조정부;

상기 제 2신호의 전압 레벨을 조정하는 제 3이득 조정부; 및

상기 제 2이득 조정부 및 상기 제 3이득 조정부의 출력에 따라 상기 제 2램프 신호를 출력하는 제 4출력부를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 22항에 있어서, 상기 제 2입력부는

상기 제 1램프신호와 상기 제 2신호를 입력받아 증폭하는 제 6증폭기; 및

상기 제 6증폭기의 출력에 따라 상기 제 1램프 신호를 상기 제 2신호로 출력하는 소스 팔로워를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 22항에 있어서, 상기 제 2이득 조정부는

상기 제 2신호의 인가단과 접지전압단 사이에 직렬 연결된 복수개의 저항; 및

상기 복수개의 저항의 각 연결노드와 상기 제 3이득 조정부 사이에 병렬 연결된 복수개의 스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 24항에 있어서, 상기 복수개의 스위치의 개수가 n+1개일 경우 상기 복수개의 저항은 n개로 이루어지는 것을 특징으로 하는 CMOS 이미지 센서.(여기서, n은 자연수)
제 24항에 있어서, 상기 복수개의 스위치는

상기 제 2신호의 인가단과 상기 제 3이득 조정부 사이에 연결된 제 3스위치; 및

상기 복수개의 저항과 일대일 대응하여 연결된 복수개의 제 4스위치를 포함 하는 것을 특징으로 하는 CMOS 이미지 센서.
제 26항에 있어서, 상기 감쇠기는

동작 초기에 상기 제 3스위치가 턴온되어 상기 제 2램프신호의 전압 레벨이 상기 제 1램프 신호의 전압 레벨로 설정되는 것을 특징으로 하는 CMOS 이미지 센서.
제 24항에 있어서, 상기 제 3이득 조정부는

상기 제 2이득 조정부의 출력을 저장하는 제 2커패시터;

상기 제 2커패시터의 일단에 병렬 연결된 복수개의 스위치; 및

상기 복수개의 스위치와 접지전압단 사이에 연결된 복수개의 제 3커패시터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
제 28항에 있어서, 상기 제 2램프 신호의 전압 값은

Vramp2= ((R1+R2+..+Rm)/(R1+R2+...+Rn))×((CC0/(CC1+CC2+...+CCm))×Vramp1인 것을 특징으로 하는 CMOS 이미지 센서.

(여기서, Vramp2는 상기 제 2램프 신호, 저항 Rm은 상기 복수개의 저항 중 저항 Rn 보다 하나 적은 개수를 의미하며, 커패시터 CC0는 상기 제 2커패시터를 나타냄, m은 n 보다 하나 적은 개수를 의미하며, Vramp1는 상기 제 1램프 신호, m,n은 각각 자연수)
제 1항에 있어서, 상기 ADC 어레이는 상기 다수의 단위 픽셀이 갖는 고정 패턴 잡음(fixed pattern noise)을 제거하는 CDS 회로를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.