JP2022144244A - 光電変換装置および電子機器 - Google Patents

Abstract

【課題】配線数を減少させつつ信号を効率的に伝送可能な光電変換装置および電子機器を提供すること。
【解決手段】光電変換によって信号を生成する画素が行列状に配列された画素部と、画素部から互いに異なる垂直信号線を通じて読み出される信号の振幅を判定する複数の判定回路と、複数の判定回路に共有され、複数の判定回路から判定の結果を光電変換装置の内部の回路へ伝送する共有信号線と、を有することを特徴とする光電変換装置である。
【選択図】図５

Description

本発明は、光電変換装置および電子機器に関する。

特許文献１には、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持つサンプル＆ホールド部と、サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル部と、を備えた個体撮像装置が示されている。

国際公開第２０１９／０６９６１４号

今後も固体撮像装置の画素数は増加が見込まれているが、画素数の増加は配線や周辺回路の増加につながる。一方で、画素の小型化は画質低下の要因となりうる。したがって、少ない配線で信号やデータを効率よく伝送するための構成が望まれている。

本発明は、このような要請に鑑み、配線数を減少させつつ信号を効率的に伝送可能な光電変換装置および電子機器を提供することを１つの目的とする。

上述の目的は、光電変換装置であって、光電変換によって信号を生成する画素が行列状に配列された画素部と、画素部から互いに異なる垂直信号線を通じて読み出される信号の振幅を判定する複数の判定回路と、複数の判定回路に共有され、複数の判定回路から判定の結果を光電変換装置の内部の回路へ伝送する共有信号線と、を有することを特徴とする光電変換装置によって達成される。

本発明によれば、配線数を減少させつつ信号を効率的に伝送可能な光電変換装置および電子機器を提供することができる。

第１実施形態に係る光電変換装置の構成例を示すブロック図。 図１の光電変換装置の画素の構成例を示す回路図。 図１の光電変換装置のサンプルホールド部および変換部の構成例を示す回路図。 図１の光電変換装置の判定回路の構成例を示す回路図。 図１の光電変換装置の動作例に関するタイミング図。 図１の光電変換装置の判定回路の別の構成例に関する回路図。 図１の光電変換装置の判定回路のさらに別の構成例に関する回路図。 第１実施形態に係る光電変換装置の別の構成例を示すブロック図。 図８の光電変換装置における回路配置の例を示すブロック図。 第２実施形態に係る光電変換装置の構成例を示すブロック図。 図１０の光電変換装置の動作例に関するタイミング図。 図１０の光電変換装置の動作例に関するタイミング図。 図１０の光電変換装置における回路配置の例を示すブロック図。 図１０の光電変換装置の変形例における回路配置の例を示すブロック図。 実施形態に係る光電変換装置が組み込まれたカメラの構成例を示す図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

図１において、光電変換装置１０００は、第１の基板１と第２の基板２とが電気的に接続された構造を有する。第１の基板は画素部５を有する。また、第２の基板は電流源４０、判定回路２０、サンプルホールド部（ＳＨ）５０、変換部（ＡＤ）６０、選択回路（ＭＵＸ）７０、データ処理部９０、出力部１００を有する。光電変換装置１０００は例えばＣＭＯＳイメージセンサであってよい。なお、本明細書では、複数存在する構成要素をまとめて取り扱う場合に、参照数字Ｘ０（Ｘは整数）と表記することがある。例えば、垂直信号線３０に関する記載は、垂直信号線３１～３ｎの全てに該当する事項である。

画素部５には、フォトダイオードなどの光電変換素子を有する画素１０が行列状に配列されている。以下の説明において、図１における左右方向を行方向もしくは水平方向、図１における上下方向を列方向もしくは垂直方向という。また、画素部５において行方向に沿って配列された画素群を画素行、列方向に沿って配列された画素群を画素列という。また、信号の伝達方向に関して、画素１０に向かう方向を上流または前段、出力部１００に向かう方向を下流もしくは後段という。

個々の画素１０は、露光時間中に入射した光量に応じた電圧値を有する信号を生成する。画素部５には、画素列に対応した垂直信号線３０が設けられている。図１では、画素列ごとに１つの垂直信号線３０が設けられている例を示しているが、画素列ごとに複数の垂直信号線３０が設けられてもよい。垂直信号線３０は、接続されている画素１０のうち、外部の垂直走査回路によって選択されている画素行に属する画素１０から、信号を判定回路２０およびサンプルホールド部５０に伝達する。

電流源４０は、垂直信号線３０のそれぞれに対応して設けられている。電流源４０は、信号を読み出すために選択されている画素１０に対して、垂直信号線３０を介してバイアス電流を供給する。

判定回路２０は、垂直信号線３０を介して供給される信号の振幅を判定し、判定結果を出力する。振幅とは、ある基準電位からの変化量を表す。また、振幅の判定は例えば基準値との大小関係の判定であってよい。判定結果は光電変換装置１０００における後段の処理や、光電変換装置１０００の外部回路での処理に用いることができる。判定結果は判定結果を利用する回路や目的に応じて利用可能であり、判定結果の用途は限定されない。

本実施形態において、判定回路２０は垂直信号線３０ごとに設けられている。また、隣接する複数の垂直信号線３０に接続された複数の判定回路２０が、判定結果を光電変換装置１０００の内部の回路に伝送する信号線を共有している。判定結果の伝送先である、光電変換装置１０００の内部の回路は、例えば第２の基板２に設けられた、判定回路２０とは異なる回路である。図１には、隣接する画素列に設けられた２つの垂直信号線３０、３１に接続された２つの判定回路２０、２１が、１つの共有信号線を通じて判定結果をデータ処理部９０に出力する構成例を示している。しかし、３つ以上の判定回路２０が１つの共有信号線を通じて判定結果を出力する構成であってもよい。

サンプルホールド部５０は、それぞれの画素１０の光電変換素子で生成された信号を画素部５から垂直信号線３０を介してサンプリングし保持する保持回路である。サンプルホールド部５０は、それぞれが垂直信号線３０に接続された、リセット信号をサンプリングおよび保持するサンプルホールド回路と、データ信号をサンプリングおよび保持するサンプルホールド回路とを有している。リセット信号は、画素が蓄積している電荷をリセットした際の信号である。また、データ信号は、光電変換素子が露光期間に生成した電荷に基づく信号である。

選択回路７０は、複数のサンプルホールド部に接続され、選択信号ＭＵＸに応じた１つのサンプルホールド部が保持する信号を変換部６０に出力する。図１の例では、１つの選択回路７０に対して隣接する２つの画素列に対応したサンプルホールド部５０が接続されている。なお、３つ以上のサンプルホールド部５０が１つの選択回路７０に接続されてもよい。

変換部６０は、選択回路７０から出力される信号をアナログデジタル（Ａ／Ｄ）変換してデジタル信号として出力するＡ／Ｄ変換回路である。Ａ／Ｄ変換回路の具体例としては、スロープ型アナログデジタル変換回路、逐次比較型アナログデジタル変換回路、デルタシグマ（ΔΣ）型アナログデジタル変換回路などが挙げられるが、これらに限定されない。図１は、１つの選択回路７０に対して２つのサンプルホールド部５０が接続されているため、１つの変換部６０を２つのサンプルホールド部５０が共有する構成に相当する。なお、１つの変換部６０を３つ以上のサンプルホールド部５０が共有する構成であってもよい。

データ処理部９０は、変換部６０から出力されるデジタル信号に対して予め定められた処理を適用して出力する。データ処理部９０は、例えばデジタル信号に対してデジタルゲインを適用したり、補正処理や補完処理を適用したりすることができる。
出力部１００は、データ処理部９０で処理されたデジタル信号を光電変換装置１０００の外部へ出力する。

図１において、電流源４０、判定回路２０、サンプルホールド部５０はそれぞれ垂直信号線３０ごとに設けられている。一方、選択回路７０および変換部６０は２つの垂直信号線３０ごとに設けられている。従って、図１におけるｍ＝ｎ／２である。

図２は、画素１０の構成例を示す回路図である。画素１０は、フォトダイオードなどの光電変換素子４００と、転送トランジスタ４１０と、リセットトランジスタ４５５と、増幅トランジスタ４３０と、選択トランジスタ４４０とを含む。光電変換素子４００は、主電極のうち一方が、接地電位４５０に接続されており、受光量に応じた量の信号電荷（例えば、光電子）を生成する。光電変換素子４００の主電極のうち他方は、転送トランジスタ４１０を介して増幅トランジスタ４３０のゲート電極に電気的に接続されている。増幅トランジスタ４３０のゲート電極が電気的に繋がったノード４２０は、フローティングディフュージョン（ＦＤ）として機能する。フローティングディフュージョンは、光電変換素子４００で生成された電荷を電圧に変換する電荷電圧変換部である。

転送トランジスタ４１０のゲート電極には、転送信号ＴＸが供給される。転送トランジスタ４１０が転送信号ＴＸに応じて導通状態になることによって、光電変換素子４００で生成され、光電変換素子４００に蓄積された電荷が、フローティングディフュージョンであるノード４２０に転送される。電荷が転送された状態におけるノード４２０の電位が上述したデータ信号に相当する。

リセットトランジスタ４５５は、電源電位４６０とノード４２０との間に接続されている。本明細書において、トランジスタがＡとＢとの間に接続されているとは、トランジスタの主電極の一方がＡに、他方がＢに接続されており、トランジスタのゲート電極がＡまたはＢに接続されていないことを示す。

リセットトランジスタ４５５のゲート電極には、リセット信号ＲＥＳが供給される。リセットトランジスタ４５５がリセット信号ＲＥＳに応じて導通状態になることによって、ノード４２０（フローティングディフュージョン）の電位が、電源電位４６０にリセットされる。リセットトランジスタ４５５の導通状態におけるノード４２０の電位が上述したリセット信号に相当する。

増幅トランジスタ４３０は、ゲート電極がノード４２０に、主電極のうち一方が電源電位４６０に、主電極のうち他方が選択トランジスタ４４０に、それぞれ接続されている。増幅トランジスタ４３０は、画素１０が光電変換素子４００の光電変換によって生成した信号を垂直信号線３０に出力するソースフォロワの入力部である。したがって、増幅トランジスタ４３０の主電極のうち他方は選択トランジスタ４４０を介して垂直信号線３０に電気的に接続されている。増幅トランジスタ４３０と、垂直信号線３０に接続された電流源４０とは、ノード４２０の電圧を垂直信号線３０の電位に変換するソースフォロワを構成している。

選択トランジスタ４４０は、増幅トランジスタ４３０と垂直信号線３０との間に接続されている。選択トランジスタ４４０のゲート電極には、選択信号ＳＥＬが供給される。選択トランジスタ４４０が選択信号ＳＥＬに応じて導通状態になることによって、画素１０が選択状態となる。したがって、垂直信号線３０には、選択状態の画素１０から信号が読み出される。

画素１０の回路構成は、図２に示される構成に限定されるものではない。例えば、選択トランジスタ４４０、電源電位４６０と増幅トランジスタ４３０との間に接続されていてもよい。また、図２に示される構成では、画素１０として、転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０を備える、４Ｔｒａｎｓｉｓｔｏｒ（４Ｔｒ．）型の構成を示したが、これに限られるものではない。例えば、選択トランジスタ４４０を省略し、増幅トランジスタ４３０が選択トランジスタとしても機能する３Ｔｒ．型の構成としてもよい。また、光電変換装置１０００に要求される仕様などに応じて、トランジスタの数を増やした５Ｔｒ．型以上の構成にしてもよい。画素１０からは、リセットトランジスタ４５５によってノード４２０の電位をリセットし、光電変換素子４００をリセットした際のリセット信号と、光電変換素子４００で光電変換を行った際の信号レベルであるデータ信号と、が順に出力されうる。

図３は、光電変換装置１０００のうち、第２の基板２が有する回路に着目した構成例を示す図である。ここでは、代表的に垂直信号線３１、３２に接続された回路について示している。垂直信号線３１にはリセット信号をサンプリングし保持するサンプルホールド回路２１０およびデータ信号をサンプリングし保持するサンプルホールド回路２１１が接続されている。サンプルホールド回路２１０および２１１はサンプルホールド部５１を構成する。また、垂直信号線３２にはリセット信号をサンプリングし保持するサンプルホールド回路２１２およびデータ信号をサンプリングし保持するサンプルホールド回路２１３が接続されている。サンプルホールド回路２１２および２１３はサンプルホールド部５２を構成する。サンプルホールド部５１の出力はサンプルホールド回路２１１から、サンプルホールド部５２の出力はサンプルホールド回路２１３から、それぞれ選択回路７０に出力される。

判定回路２０およびサンプルホールド部５０は垂直信号線３０ごとに設けられる。そのため、多画素化などによって垂直信号線３０の本数が増えた場合、これらの回路を配置するスペースも増加する。本実施形態ではこれらの回路を画素部５が設けられる第１の基板１とは異なる第２の基板２に配置し、第１の基板１および第２の基板２を積層することにより、回路配置の制約を抑制し、あるいはチップ面積を小型化することが可能となる。

判定回路２１、２２は画素１１、１２から垂直信号線３１、３２に読み出された信号の振幅を、基準値ＲＥＦを用いて判定する。基準値ＲＥＦは例えば光電変換装置１０００が有する基準値回路２０２または外部にある回路から判定回路２１、２２に供給される。基準値ＲＥＦの種類を複数とすることにより、用途の異なる複数種の判定を行うことができる。

ここでは、一例として、振幅判定の結果を信号の自動ゲイン制御（ＡＧＣ）に用いるものとする。したがって、判定の結果はアナログゲイン（可変抵抗２４１、２４２の抵抗値）の制御と、デジタルゲイン（データ処理部９０で適用される倍率または係数）の制御に用いられる。しかし、振幅判定結果の用途はこれに制限されず、また振幅判定結果の出力先についても用途に応じて変更されうる。

判定回路２１は制御信号ＭＴＸ１に従って、判定回路２２は制御信号ＭＴＸ２に従って判定結果を出力する。制御信号ＭＴＸ１およびＭＴＸ２は、光電変換装置１０００内の回路（例えばタイミングジェネレータ）や光電変換装置１０００の外部回路から供給することができる。図３では判定回路２１および２２の出力が共有信号線に直接接続された構成である。そのため、判定回路２１と判定回路２２とが互いに異なる期間に判定結果を出力するように制御信号ＭＴＸ１およびＭＴＸ２を供給する。

なお、切替回路（スイッチ）を用いて供給信号線に接続する判定回路を切り替える構成とした場合には、第１の期間に判定回路２１を共有信号線に接続し、第２の期間に判定回路２２を共有信号線に接続するように切替回路を制御するの制御信号を供給する。なお、判定回路２１の判定結果はハイレベルまたはローレベルを有する二値信号であるため、単純な構成の切替回路を用いることができる。具体的には、アナログデジタル変換の対象であるサンプルホールド部５０の出力を選択的に変換部６０に供給する選択回路７０よりも回路規模は小さくできる。

判定回路２１および２２による判定結果は、共有信号線を通じて光電変換装置１０００の内部の回路の一例としてのデータ処理部９０に供給される。なお、判定結果を供給する回路は判定結果の用途に応じて変わりうる。本実施形態では、複数の判定回路２０が同一の共有信号線を通じて判定結果を出力する。そのため、個別の信号線を通じて判定結果を出力する構成と比較して信号線の数を大幅に削減することができる。

特に、データ処理部９０のようにアナログデジタル変換回路３９０より後段の内部回路で判定結果を用いる図３の例の場合、共有信号線を用いないと多くの配線がアナログデジタル変換回路３９０を通ってデータ処理部９０に延びることになる。この場合、アナログデジタル変換回路３９０を通る配線はノイズ源となり得るため、配線の削減はアナログデジタル変換精度の観点からも有利である。したがって、判定回路２０と共有信号線とを判定回路２０の近く、少なくとも選択回路７０よりも画素１０に近い位置で接続するようにする。これは、切替回路を設ける場合も、切替回路を設けない場合も同様である。

サンプルホールド部５１の回路構成について説明する。リセット信号用のサンプルホールド回路２１０は、容量素子１２０および反転増幅器２２０を含む。スイッチ１１０は、制御信号Ｓｍｐ＿ｎに従って、垂直信号線３０と容量素子１２０との接続状態および切断状態を切り替える。反転増幅器２２０は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２０は、トランジスタ１３０、１４０、１５０、１６０、スイッチ１７０、１８０、１９０、電流源２００を含む。スイッチ１７０は、反転増幅器２２０の反転入力端と出力端との間に接続されており、制御信号Ｓｍｐａ＿ｎによって制御される。反転増幅器２２０からリセット信号が、制御信号Ｈｏｌｄ＿ｎに従って出力される。

データ信号用のサンプルホールド回路２１１は、リセット信号用のサンプルホールド回路２１０と同様の構成を有しうる。具体的には、サンプルホールド回路２１１は、容量素子１２１および反転増幅器２２１を含む。スイッチ１１１は、制御信号Ｓｍｐ＿ｓに従って、垂直信号線３０と容量素子１２１との接続状態および切断状態を切り替える。反転増幅器２２１は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２１は、トランジスタ１３１、１４１、１５１、１６１、スイッチ１７１、１８１、１９１、電流源２０１を含む。スイッチ１７１は、反転増幅器２２１の反転入力端と出力端との間に接続されており、制御信号Ｓｍｐａ＿ｎによって制御される。反転増幅器２２１からデータ信号が、制御信号Ｈｏｌｄ＿ｓに従って出力される。

リセット信号用のサンプルホールド回路２１０の出力端とデータ信号用のサンプルホールド回路２１１の出力端との間には、可変抵抗素子２４１が設けられている。可変抵抗素子２４１の抵抗値は、判定回路２１による判定の結果に応じて制御される。判定回路２１は、例えば、信号の振幅が小さい（基準値ＲＥＦ１より小さい）場合には、そうでない場合よりも可変抵抗素子２４１の抵抗値を下げる。これにより、振幅が小さい信号に対するゲインを増加させ、撮像画像の暗部ノイズを低減することができる。

可変抵抗素子２４１の抵抗値はアナログ信号に適用されるゲインであるためアナログゲインと呼ばれる。アナログゲインを変更した場合、信号処理部９０において変更を相殺するゲインが適用される。信号処理部９０が適用するゲインはＡ／Ｄ変換後のデジタル信号を対象とするため、デジタルゲインと呼ばれる。アナログゲインとデジタルゲインの値は、積が１となるように定められる。したがって、アナログゲインを１より大きくした場合にはデジタルゲインは１より小さくなる。

可変抵抗素子２４１に流れる電流Ｉは、サンプルホールド回路２１０の出力端の電位、つまりリセット信号の電位をＶｎ、サンプルホールド回路２１１の出力端の電位、つまりデータ信号の電位をＶｓ、可変抵抗素子２４０の抵抗値をＲとすると、
Ｉ＝（Ｖｎ－Ｖｓ）／Ｒ
である。

電流Ｉは、選択回路７１を介してアナログデジタル変換回路３９０へと入力される。可変抵抗素子２４１に流れる電流Ｉは、画素のリセット信号の電位Ｖｎとデータ信号の電位Ｖｓとの差分に比例する。したがって、変換部６０のアナログデジタル変換回路３９０には相関二重サンプリング（ＣＤＳ）後の電流Ｉが入力される。また、可変抵抗素子２４１の抵抗値Ｒを基準値よりも下げることにより、ＣＤＳ後のデータ信号（Ｖｎ－Ｖｓ）にプラスのゲインを適用することができる。

なお、ここで説明した回路構成とは異なり、サンプルホールド回路２１０および２１１の出力を入力とし、データ信号とリセット信号との差分を得るＣＤＳ回路を用いてＣＤＳ後のデータ信号を得る構成としてもよい。

垂直信号線３１に接続されたサンプルホールド部５２（リセット信号用のサンプルホールド回路２１２およびデータ信号用のサンプルホールド回路２１３）も同様の構成を有し、また同様に動作する。

選択回路７０は、複数のサンプルホールド部５０に接続され、制御信号に応じた１つのサンプルホールド部５０の出力を、変換部６０が有するアナログデジタル変換回路３９０に選択的に供給する。図３において選択回路７１は２つのサンプルホールド部５１および５２に接続され、制御信号ＭＵＸ１およびＭＵＸ２に応じて、データ信号用のサンプルホールド回路２１１および２１３の出力の一方をアナログデジタル変換回路３９０に供給する。

選択回路７０を設けることにより、複数のサンプルホールド部５０がアナログデジタル変換回路３９０を共有することができる。そのため、サンプルホールド部５０ごとにアナログデジタル変換回路３９０を設ける場合に対し、第２の基板２に実装する回路規模を大幅に削減することができる。

図３には、変換部６０が有するアナログデジタル変換回路３９０の一例としてデルタシグマ（ΔΣ）型のアナログデジタル変換回路３９０が示されている。ΔΣ型のアナログデジタル変換回路３９０は、第１積分器、第２積分器、量子化器３７０、デシメーションフィルタ３８０を含む。アナログデジタル変換回路３９０において、第１積分器は、積分容量３２０によって構成されている。第２積分器は、電圧を電流に変換するＧｍセル３３０および積分容量３６０によって構成されている。

第１積分器の入力ノードには、電流源３００およびスイッチ３１０を含むデジタルアナログ変換器３０５が接続されている。デジタルアナログ変換器３０５は、第２積分器および量子化器３７０を介したデジタル信号に応じて第１積分器への電流を制御する。第２積分器の入力ノードには、電流源３４０およびスイッチ３５０を含むデジタルアナログ変換器３４５が接続されている。デジタルアナログ変換器３４５は、第２積分器の出力を、量子化器３７０で量子化した結果に応じて、第２積分器への電流を制御する。

ΔΣ型のアナログデジタル変換回路３９０では、量子化器３７０で前の量子化値を、デジタルアナログ変換器３０５、３４５を通して、第２積分器および第１積分器にフィードバックする動作が行われる。このように、前の量子化値をデジタルアナログ変換器３０４、３４５にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。さらに、量子化器３７０の後段に配されているデシメーションフィルタ３８０によって高域ノイズを除去することで、精度が高いアナログデジタル変換出力を得ることができる。

デシメーションフィルタ３８０から出力されるデジタル信号は、データ処理部９０に入力される。データ処理部９０は、デジタル信号に対し、デジタルゲインの適用を含む、予め定められた処理を適用して出力部１００へ出力する。データ処理部９０は判定回路２０から通知される第１の判定の結果に基づいて、デジタル信号に適用するデジタルゲインの大きさを制御する。デジタルゲインの適用は、デジタル信号の値に対するゲイン係数の乗算であってよい。

図４は、判定回路２０の構成例を示す回路図である。判定回路２０は、判定器としての比較器６００と、比較器６００の出力、すなわち判定結果を記憶する記憶手段であるラッチ６１０と、ラッチ６１０と出力線との間に設けられたスイッチ６２０とを有する。比較器６００は、反転入力に基準値が入力され、非反転入力に垂直信号線３０を通じてデータ信号が入力される差動増幅器として構成することができる。比較器６００は、垂直信号線３０の電位（信号の振幅）と基準値との大小関係に応じてハイレベルまたはローレベルを出力する。

判定結果を記憶するラッチ６１０は、制御信号ＭＴＸによってスイッチ６２０がオン（導通）しているときに共有信号線に出力される。なお、判定回路２０がスイッチを有さず、複数の判定回路２０に接続された切替回路を用いて判定結果を共有信号線に出力する構成の場合、制御信号ＭＴＸは共有信号線に接続する選択回路を切り替えるように切替回路を制御する。

判定回路２０が用いる基準値ＲＥＦは、光電変換装置１０００の内部に設けられた基準値回路２１から、あるいは光電変換装置１０００の外部から供給することができる。

図５は、選択されている画素の入射光量の大きさに応じた垂直信号線３０の電位変化、サンプルホールド回路２１０、２１１の各スイッチの動作タイミング、および制御信号ＭＴＸおよびＭＵＸの例を示した図である。

ここでは、垂直信号線３０の電位変化の例を、画素１０の入射光量が少ない場合（低輝度）、多い場合（高輝度）、および非常に多い場合（超高輝度）の３通りについて示している。なお、超高輝度は、画素の光電変換素子で発生した電荷がフローティングディフュージョンに漏れ込む現象（ブルーミングとも言われる）が生じる条件に該当する。低輝度および高輝度はブルーミングが生じない範囲における入射光量が少ない場合と多い場合の典型例である。本実施形態では画素１０が光電変換によって電子を蓄積するものとする。したがって、垂直信号線３０の電位は、画素１０の入射光量が多いほど基準電位から低下する。

図５における制御信号Ｓｍｐ＿ｎ、Ｓｍｐａ＿ｎ，Ｈｌｏｄ＿ｎ，ｓｍｐ＿ｓ，ｓｍｐａ＿ｓ，ｈｌｏｄ＿ｓは、図３において同じ名称が記載されているスイッチの制御信号である。ここでは、制御信号がハイレベルの間、対応するスイッチがオン状態（導通状態）になり、制御信号がローレベルの間、対応するスイッチがオフ状態（不導通状態）になるものとする。

まず、時刻ｔ１で、制御信号Ｓｍｐ＿ｎ，Ｓｍｐａ＿ｎがハイレベルになり、リセット信号用のサンプルホールド回路２１０において、スイッチ１１０、１７０がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｎがハイレベルからローレベルに遷移する時刻ｔ２で、リセット信号の電位Ｖｎがサンプリングされ、容量素子１２０に蓄積される。

次に、時刻ｔ３において、制御信号Ｓｍｐ＿ｎがハイレベルからローレベルへ遷移する。また、制御信号Ｈｏｌｄ＿ｎがハイレベルとなり、スイッチ１８０、１９０がオン状態になることによって、サンプルホールド回路２１０において、容量素子１２０がリセット信号の電位Ｖｎを保持する。この容量素子１２０にサンプリングされ保持された電荷が、リセット信号用のサンプルホールド回路２１０から出力される。

時刻ｔ４で、垂直信号線３０に画素１０から光電変換素子４００で生成された信号が出力される。次いで、時刻ｔ５で、制御信号Ｓｍｐ＿ｓ、Ｓｍｐａ＿ｓがハイレベルになり、データ信号用のサンプルホールド回路２１１において、スイッチ１１１、１７１がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ６で、データ信号の電位Ｖｓがサンプリングされ、容量素子１２１に蓄積される。判定回路２０は、時刻ｔ５からｔ６までの期間に振幅判定を行う。

次に、時刻ｔ７において、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する。また、時刻ｔ８において、制御信号Ｈｏｌｄ＿ｎがハイレベルとなり、スイッチ１８１、１９１がオン状態になることによって、サンプルホールド回路２１１において、容量素子１２１がデータ信号の電位Ｖｓを保持する。この容量素子１２１にサンプリングされ保持された電荷が、データ信号用のサンプルホールド回路２１１から出力される。

上述したように、サンプルホールド回路２１０の出力端のリセット信号の電位Ｖｎとサンプルホールド回路２１１の出力端のデータ信号の電位Ｖｓとの差に応じた電流が、アナログデジタル変換回路３９０へと入力される。

また、時刻ｔ８において、制御信号ＭＵＸ１およびＭＴＸ１がローレベルからハイレベルに遷移する。制御信号ＭＵＸ２およびＭＴＸ２はローレベルのままである。これにより、サンプルホールド部５１の出力が選択回路７０を介して変換部６０に入力され、判定回路２１の判定結果が共有信号線を通じてデータ処理部９０に入力される。

次いで、時刻ｔ９において、制御信号ＭＵＸ１およびＭＴＸ１がローレベルとなり、制御信号ＭＵＸ２およびＭＴＸ２がローレベルからハイレベルに遷移する。これにより、サンプルホールド部５２の出力が選択回路７０を介して変換部６０に入力され、判定回路２２の判定結果が共有信号線を通じてデータ処理部９０に入力される。

時刻ｔ１０で、制御信号Ｈｏｌｄ＿ｎ、Ｈｏｌｄ＿ｓ、ＭＵＸ２、およびＭＴＸ２がローレベルになり、次の画素１０のリセット信号およびデータ信号のサンプリングが開始される。

次に、画素の入射光量の大きさと判定回路２０における振幅判定結果との関係についてに説明する。ここでは、ＡＧＣ制御を目的とした基準値ＲＥＦが供給されるものとする。したがって、基準値ＲＥＦは、予め定められた、アナログゲインを増加させる範囲に含まれる輝度レベルの信号を検出するための値を有する。

画素の入射光量が少なく、低輝度に相当する信号が出力される場合、時刻ｔ４における垂直信号線３０の電位低下は小さく、基準値ＲＥＦを下回らない。その結果、判定回路２０の比較器６００は判定の結果としてハイレベルを出力する。これは、読み出されたデータ信号がアナログゲインを増加させる輝度範囲の信号であることを意味する。

入射光量が多く、高輝度に相当する信号が出力される場合、時刻ｔ４における垂直信号線３０の電位低下は大きくなり、基準値ＲＥＦを下回るようになる。その結果、判定回路２０の比較器６００は判定の結果としてローレベルを出力する。これは、読み出されたデータ信号がアナログゲインを増加させる輝度範囲の信号でないことを意味する。

判定の結果はラッチ６１０に保持され、光電変換装置１０００内における後段の処理および光電変換装置１０００の外部における処理の少なくとも一方に用いることができる。ここでは、判定の結果は、判定回路２０による可変抵抗素子２４０の抵抗値（アナログゲイン）の調整および、データ処理部９０で適用するデジタルゲインの調整に用いられる。例えば、低輝度データ信号に対してはアナログゲインを基準値（×１）の８倍（×８）とし、デジタルゲインを基準値（×１）の１／８（×１／８）とすることができる。また、上述の通り、判定の目的はここで例示したＡＧＣ制御に限定されない。また、２種類以上の判定を行ってもよい。例えば、低輝度の範囲を複数に分割してＡＧＣ制御をより細かく行うために判定の種類を増やしてもよい。

画素から垂直信号線に読み出された信号の振幅を判定する判定回路を有することにより、本実施形態の光電変換装置は、光電変換装置内部もしくは外部において、判定結果に基づいて適切な処理を実行することを可能にする。

（変形例１）
判定回路２０に用いる比較器６００を差動増幅器で実現する場合、入力オフセットが精度低下の原因となりうる。そのため、入力オフセットを補正する構成を有する比較器６００を用いることで、判定精度を高めることができる。図６は判定回路２０の比較器６００として用いることのできる、入力オフセットが補正可能な比較器の構成例を示す図である。

図６（ａ）において比較器６００は、入力用の２つの容量素子５００、５１０と、フィードバックスイッチ５２０、５３０とを有する。フィードバックスイッチ５２０は、一端が反転入力端子に、他端が非反転出力端子に接続されている。また、フィードバックスイッチ５３０は、一端が非反転入力端子に、他端が反転出力端子に接続されている。

なお、比較器６００の出力は非反転出力端子であり、この端子がラッチ６１０の入力端子に接続される。反転入力端子には容量素子５００が接続され、非反転入力端子には容量素子５１０が接続される。反転入力端子には容量素子５００を介して基準値が供給され、非反転入力端子には容量素子５００を介して垂直信号線３０が接続される。

非反転入力にリセット信号が、反転入力に基準値ＲＥＦが供給されている状態で、この状態でスイッチ５２０および５３０をオン（導通）させたのち、オフさせると、容量素子５００および５１０はそれぞれ同じ電位差を有するようになる。これにより、比較器６００の入力オフセット電圧をキャンセルすることができる。ラッチ６１０に保持された判定結果は、スイッチ６２０が導通状態の際に出力される。

図６（ｂ）は、比較器６００を構成する差動増幅器がシングルエンドであることを除き、図６（ａ）と同じである。この構成によっても、非反転入力にリセット信号が、反転入力に基準値ＲＥＦが供給されている状態で、この状態でスイッチ５２０および５３０をオン（導通）させたのち、オフさせることにより、比較器６００の入力オフセット電圧をキャンセルすることができる。

なお、比較器６００はいわゆるオートゼロ方式の差動増幅器として公知の任意の構成を採ることができる。図６に示した構成は単なる例示である。

（変形例２）
図７は、判定回路２０を、垂直信号線３０の電流源４０で駆動することにより、判定回路２０を別電源で駆動する場合よりも消費電力の低減を実現する構成を示す。

比較器は、Ｎ型ＭＯＳトランジスタ５４０と、Ｐ型ＭＯＳトランジスタ５５０、５６０と、リセットスイッチ５７０とを有する。トランジスタ５４０はソースに垂直信号線３０が接続され、ゲートに基準値ＲＥＦが入力される。また、トランジスタ５５０は電源電圧とトランジスタ５４０に接続され、ゲートにはバイアス電圧が印加されている。トランジスタ５６０は電源電圧とラッチ６１０に接続され、ゲートにはトランジスタ５４０と５５の接続点の電圧が印加されている。トランジスタ５６０の出力がラッチ６１０に入力される。また、リセットスイッチ５７０はオン時にラッチ６１０をリセットするスイッチである。ラッチ６１０に保持された判定結果は、スイッチ６２０が導通状態の際に出力される。

垂直信号線３０の電位が、（基準電圧ＲＥＦ－トランジスタ５４０の閾値電圧Ｖｔｈ）以下に低下するとトランジスタ５４０がオンする。トランジスタ５４０がオンすると、電流源４０に向かって電流が流れる。これにより、トランジスタ５６０のゲート電圧が低下し、トランジスタ５６０がオンする。これにより、ラッチ６１０にはハイレベルが保持される。また、判定を複数回行う場合には、リセットスイッチ５７０をオンにして前回の判定結果をリセットしてから新たな判定を行う。

本変形例によれば、判定回路２０を垂直信号線３０の電流源４０で駆動するため、消費電力を低減することができる。

（変形例３）
図８は、１つの画素列に対して垂直信号線が複数設けられた光電変換装置１０００の構成例を示す図である。第１の基板１に設けられた画素部の記載を省略し、第２の基板２の回路構成例のみを示している。また、既に説明した構成については図１と同じ参照数字を付してある。

ここでは、１つの画素列に対して２つの垂直信号線３０Ａおよび３０Ｂが設けられており、垂直信号線３０Ａと３０Ｂとはそれぞれ互いに異なる複数の画素行に接続されているものとする。ここでは一例として垂直信号線３０Ａが奇数番目の画素行に、垂直信号線３０Ｂが偶数番目の画素行に接続されているものとする。しかし、画素列あたりの垂直信号線の数および画素行への接続パターンに制限はない。

このような構成の場合、同じ画素列に設けられた複数の垂直信号線のそれぞれに設けられた判定回路が、共有信号線を通じて判定結果を出力することができる。図８に示す例では、左端の画素列において、垂直信号線３１Ａに接続された判定回路２１Ａと、垂直信号線３１Ｂに接続された判定回路２１Ｂとの判定結果が、共有信号線を通じてデータ処理部９０に伝送される。判定回路２１Ａには制御信号ＭＴＸ１が、判定回路２１Ｂには制御信号ＭＴＸ２が入力され、互いに異なる期間に判定結果を共有信号線に出力するように制御される。

また、変換部６０は画素列ごとに設けられており、同じ画素列に設けられた複数の垂直信号線のそれぞれに接続されたサンプルホールド部５０Ａおよび５０Ｂによって共有される。したがって、選択回路７０もまた画素列ごとに設けられ、サンプルホールド部５０Ａおよび５０Ｂに保持された信号を、制御信号ＭＵＸ１およびＭＵＸ２に応じて選択的に変換部６０に出力する。

本変形例では、共有信号線を通じて判定結果を出力する複数の判定回路と、変換部を共有する複数のサンプルホールド部がそれぞれ同じ画素列に設けられていること、選択回路７０および変換部６０が画素列ごとに設けられることが図１の構成と異なる。しかし、判定回路２０、選択回路７０、およびサンプルホールド部５０のスイッチのそれぞれに供給する制御信号は、図５のタイムチャートに示したものと同じでよい。

本変形例においても、複数の判定回路から判定結果を伝送するための信号線を削減することができる。また、複数のサンプルホールド部で変換部を共有することにより、変換部の数を削減することができる。

（変形例４）
図９は、図８における左端の画素列に関する回路配置の別の例を示す図である。具体的には、同じ画素列に対して同じ種類の回路が複数設けられている場合に、同じ種類の回路が近接するように配置したものである。このような回路配置とすることにより、製造プロセスに起因する回路間の特性のばらつきを抑制することができる。

図９では、同じ画素列に設けられた複数の同類の回路が、電流源、判定回路、サンプルホールド部であり、画素部に近い方から、電流源４１，４２、判定回路２１，２２、サンプルホールド部５１，５２の順に配置した例を示している。なお、図９では、変換部６０や選択回路７０のように画素列ごとに１つ設けられる回路については記載を省略しているが、サンプルホールド部５１，５２の下流に接続される。

本変形例によれば、変形例３の効果に加え、変換部の変換性能を向上させることができる。

以上説明したように、本実施形態による光電変換装置は、画素から読み出された信号の振幅、もしくは読み出された信号に基づく信号の振幅を判定する判定回路を有する。判定回路において、様々な種類もしくはタイミングで振幅の判定を行うことにより、光電変換装置内部もしくは外部において、判定結果に基づいて適切な処理を実行することができる。判定結果を用いることにより、例えば、黒沈みの検出と、データ信号に適用するゲインの調整とを実現することができ、画質の向上を実現することができる。

●（第２実施形態）
次に、本発明の第２実施形態について説明する。図１０は第２実施形態に係る光電変換装置２０００の構成例を示す図である。第１実施形態と同じ構成については図１と同じ参照数字を付してある。本実施形態の光電変換装置２０００は、画素列もしくは垂直信号線３０（３１～３ｎ）のそれぞれに対してスロープ式のアナログデジタル変換回路である変換部７２０（７２１～７２ｎ）を有する。また、光電変換装置２０００は、ランプ生成器７００を有する。

スロープ式のアナログデジタル変換回路は、変換対象の信号と、電位が経時変化するランプ信号とを比較し、例えば両者の大小関係が変化するまでの経過時間に基づいて変換後のデジタル値を求める。また、１種類のランプ信号を用いるものをシングルスロープ式、複数種のランプ信号を利用可能なものをマルチスロープ式と呼ぶ。ここでは、マルチスロープ式のうち、２種類のランプ信号を用いるデュアルスロープ式のアナログデジタル変換回路を用いるものとする。

具体的には、ランプ生成器７００が、単位時間あたりの電位変化量が異なる第１ランプ信号ｒａｍｐＬと第２ランプ信号ｒａｍｐＨとを生成し、第１配線７１０および第２配線７１１を通じて変換部７２１～７２ｎのそれぞれに供給する。ここで、第２ランプ信号ｒａｍｐＨは、第１ランプ信号ｒａｍｐＬよりも単位時間あたり電位変化量が大きい。

マルチスロープ式のアナログデジタル変換回路では、データ信号の振幅判定結果に応じて、データ信号をアナログデジタル変換するのに適したランプ信号を選択することができる。このようなマルチスロープ式のアナログデジタル変換回路において、振幅判定結果を光電変換装置２０００内部の回路に伝送するための配線を複数の変換部で共有することにより、信号線を削減することができる。ここでは、振幅判定の結果を送信する内部回路が水平走査回路８９０であるものとする。

変換部７２１～７２ｎはそれぞれが同じ構成を有するため、代表的に変換部７２１の構成を説明する。変換部７２１は、比較器７６１、選択部７３１、列制御部７７１、インバータ９２１を有する。

選択部７３１はスイッチ７４１とスイッチ７５１を有する。列制御部７７１は、メモリ７８１、ＮＡＮＤゲート７９１、ＮＡＮＤゲート８０１、およびスイッチ９０１を有する。列制御部７７１のメモリ７８１、ＮＡＮＤゲート７９１、ＮＡＮＤゲート８０１には例えば不図示のタイミングジェネレータから、制御信号ｓ１、制御信号ｓ２、制御信号ｓ３がそれぞれ供給される。

また、列制御部７７１の出力は、メモリ部８１１、選択部７３１、および水平走査回路８９０に供給される。スイッチ９０１には制御信号ＭＴＸ１がタイミングジェネレータから供給される。スイッチ９０１は、制御信号ＭＴＸ１がハイレベルのときオン（導通）する。なお、制御信号ＭＴＸ１は奇数番目の画素列の変換部７２０に、制御信号ＭＴＸ２は偶数数番目の画素列の変換部７２０に、それぞれ供給されている。スイッチ９０１がオンすると、列制御部７７１が保持する振幅判定結果が水平走査回路８９０に出力される。スイッチ９０２がオンすると、列制御部７７２が保持する振幅判定結果が水平走査回路８９０に出力される。

スイッチ９０１および９０２は共通の信号線に接続されている。したがって、列制御部７７１、７７２が保持する振幅判定結果を伝送するための信号線は、共有信号線を含んでいる。スイッチ９０１および９０２が排他的にオンするように制御信号ＭＴＸ１およびＭＴＸ２を供給することにより、複数の変換部７２０における振幅判定結果を１つの信号線を用いて水平走査回路８９０に出力することができる。このように、本実施形態においても振幅判定結果を伝送するための信号線の数を削減することができる。

メモリ部８１１はパルス生成器８２０、セレクタ８３１、メモリ８４１、メモリ８５１、メモリ８６１、およびセレクタ８７１を有する。

また、光電変換装置２０００は、クロックを計数したカウント信号ｃｎｔを、変換部７２１～７２ｎに出力するカウンタ８８０と、変換部７２１～７２ｎのそれぞれからデジタル信号を読み出す水平走査回路８９０とをさらに有している。

次に、図１１および図１２を用いて、変換部７２０の動作について説明する。本実施例の変換部７２０は、画素１０が入射光に基づいて出力する信号の大きさに基づいて、第１ランプ信号ｒａｍｐＬおよび第２ランプ信号ｒａｍｐＨのいずれかを選択してアナログデジタル変換に用いる。

まず、図１１を用いて、低輝度の光が入射した画素１０が出力する信号をアナログデジタル変換する際の動作について説明する。本実施形態においても、画素１０の光電変換素子は光電変換によって電子を蓄積するものとする。

時刻ｔ０において、制御信号ｓ２はローレベルであり、制御信号ｓ３はハイレベルである。したがって、列制御部７７１（ＮＡＮＤゲート８０１）の出力はローレベルとなる。これにより、選択部７３１ではスイッチ７４１がオン、スイッチ７５１がオフとなる。これにより、比較器７６１の非反転入力に、第１配線７１０を通じて第１ランプ信号ｒａｍｐＬが入力される。

また、垂直信号線３０の電位は画素１０のリセット信号の電位に相当する。したがって、比較器７６１の非反転入力の電圧は反転入力の電圧より高く、比較器７６１はハイレベルを出力する。

時刻ｔ０から時刻ｔ２までの期間、ランプ生成器７００は第１ランプ信号ｒａｍｐＬの電位を第１の変化量で低下させる。以下、第１ランプ信号ｒａｍｐＬおよび第２ランプ信号ｒａｍｐＨの電位のリセット電位をランプリセット電位と表記する。また、第１ランプ信号ｒａｍｐＬおよび第２ランプ信号ｒａｍｐＨの電位の変化を開始するタイミングをランプ開始タイミングと表記する。また、カウンタ８８０は、ランプ開始タイミングに合わせて、カウント信号ｃｎｔのカウントアップを開始する。ここでは、カウンタ８８０は、第１ランプ信号ｒａｍｐＬのランプ開始タイミングに合わせてカウント信号ｃｎｔのカウントアップを開始するものとする。以下、カウンタ８８０がカウントアップを開始するタイミングをカウント開始タイミングと表記する。理想的には、ランプ開始タイミングとカウント開始タイミングは一致する。

時刻ｔ１に、第１ランプ信号ｒａｍｐＬの電位が垂直信号線３１の電位を下回る。これにより、比較器７６１の出力がハイレベルからローレベルに変化する。パルス生成器８２１は、比較器７６１の出力の変化に対応して、所定の期間のみハイレベルとなるパルス（ワンショットパルス）を生成する。この所定の期間とは、典型的にはクロックの数周期分の長さである。セレクタ８３１は該パルスをメモリ８４１へ供給する。この動作により、時刻ｔ１に、カウント信号ｃｎｔがメモリ８４１に書き込まれる。これが、リセットレベルに対する第１ランプ信号ｒａｍｐＬによるアナログデジタル変換結果として得られるデジタル信号である。

時刻ｔ２に、ランプ生成器７００は第１ランプ信号ｒａｍｐＬの電位をランプリセット電位にリセットする。これにより、比較器７６１の出力はローレベルからハイレベルへ戻る。また、カウンタ８８０は、カウント信号ｃｎｔをカウント開始タイミングの値にリセットする。

その後、時刻ｔ３に、不図示のタイミングジェネレータは、制御信号ｓ３をローレベルにする。これにより、列制御部７７１の出力がハイレベルになり、選択部７３１のスイッチ７４１がオフ、スイッチ７５１がオンとなる。よって、比較器７６１の非反転入力ノードには第２配線７１１を通じて第２ランプ信号ｒａｍｐＨが入力される。

時刻ｔ３から時刻ｔ５の期間、ランプ生成器７００は第２ランプ信号ｒａｍｐＨの電位を第１の変化量よりも大きい第２の変化量で低下させる。また、この第２ランプ信号ｒａｍｐＨの電位の変化の開始にあわせて、カウンタ８８０がカウント信号ｃｎｔをカウントアップする。

時刻ｔ４に、第２ランプ信号ｒａｍｐＨの電位が垂直信号線３０の電位を下回る。これにより、比較器７６１の出力がハイレベルからローレベルに変化する。パルス生成器８２０は、比較器７６１の出力の変化に対応して、所定の期間のみハイレベルとなるパルス（ワンショットパルス）を生成する。セレクタ８３１は該パルスをメモリ８５１へ供給する。この動作により、時刻ｔ４に、カウント信号ｃｎｔがメモリ８５１に書き込まれる。これが、リセットレベルに対する第２ランプ信号ｒａｍｐＨによるＡＤ変換結果として得られるデジタル信号である。

時刻ｔ５に、第２ランプ信号ｒａｍｐＨとカウント信号ｃｎｔはリセットされる。比較器７６１の出力はローレベルからハイレベルへ戻る。また、制御信号ｓ３がハイレベルに戻ることによって列制御部７７１の出力がローレベルとなり、スイッチ７４１がオン、スイッチ７５１がオフになる。これにより、比較器７６１の非反転入力には再び第１ランプ信号ｒａｍｐＬが入力される。

時刻ｔ５から時刻ｔ６までの間に、画素１０が、データ信号の出力を開始する。これにより、垂直信号線３１の電位は画素１０への入射光量に応じて低下する。不図示であるが、比較器７６１の前段に、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路を設けてもよい。この場合には、データ信号から画素１０のノイズ信号を差し引いた信号が比較器７６１に入力される。また、比較器７６１の前段に増幅器を設けてもよい。この場合には、画素１０が生成したデータ信号が増幅された信号が比較器７６１に入力される。

時刻ｔ６に、ランプ生成器７００は、第１ランプ信号ｒａｍｐＬの電位を判定閾値のレベルに低下させる。判定閾値は、第１実施形態における基準値ＲＥＦに相当する。比較器７６１は、判定閾値とデータ信号とを比較する。このように、本実施形態ではスロープ型のアナログデジタル変換回路が有する比較器７６１を、第１実施形態における判定回路２０として用いる。したがって、判定回路２０を別途設ける必要がなく、実装面積などの点において有利である。

前述したように、図１１は、低輝度の光が入射した画素１０が出力する信号をアナログデジタル変換する場合を示している。したがって、垂直信号線３１の電位の方が第１ランプ信号ｒａｍｐＬより高くなる。つまり、垂直信号線３１の振幅は、第１ランプ信号ｒａｍｐＬの判定閾値の振幅よりも小さい。したがって、比較器７６１の出力がローレベルとなる。この時に制御信号ｓ１を時刻ｔ６からｔ７にかけてハイレベルとすることで、判定結果であるローレベルをメモリ７８１へ書き込む。

時刻ｔ８に、ランプ生成器７００は第１ランプ信号ｒａｍｐＬを、ランプ開始時の電位に戻す。これにより、比較器７６１の出力はハイレベルに戻る。

そして、時刻ｔ９に、不図示のタイミングジェネレータが制御信号ｓ２をハイレベルとする。これにより、メモリ７８１に書き込まれた判定結果が選択部７３１におけるスイッチの接続状態に反映される。

今、メモリ７８１にはローレベルが書き込まれていることにより、選択部７３１においては、スイッチ７４１がオン、スイッチ７５１がオフとなる。よって、比較器７６１の非反転入力ノードは第１配線７１０に接続され、第１ランプ信号ｒａｍｐＬが入力される。

時刻ｔ９以降、ランプ生成器７００は、第１ランプ信号ｒａｍｐＬの電位を第１の変化量で低下させる。また、カウンタ８８０は、カウント信号ｃｎｔのカウントアップを行う。時刻ｔ１０で、比較器７６１の出力がローレベルに変化する。これにより、光信号に基づく信号の第１ランプ信号ｒａｍｐＬによるＡＤ変換結果がメモリ８６１へ書き込まれる。

時刻ｔ１１で第１ランプ信号ｒａｍｐＬとカウント信号ｃｎｔがリセットされる。図２に示した例では、メモリ７８１に書き込まれた判定結果により、セレクタ８７１からは、メモリ８４１に書き込まれたＡＤ変換結果が選択されて出力される。つまり、光信号に基づく信号のＡＤ変換に用いたランプ信号と単位時間あたりの電位変化量が同じランプ信号を用いて生成した、リセットレベルに対応するＡＤ変換結果がセレクタ８７１から出力される。

時刻ｔ１１以降、メモリ７８１、８４１、８６１に書き込まれた判定結果およびＡＤ変換結果が、水平走査回路８９０を介して水平転送される。この際、時刻ｔ１１からｔ１２までの間に制御信号ＭＴＸ１をハイレベルにすることにより、スイッチ９０１がオンし、メモリ７８１に記憶されている振幅判定結果が共有信号線を通じて水平走査回路８９０に出力される。また、時刻ｔ１２からｔ１３までの間に制御信号ＭＴＸ２をハイレベルにすることにより、スイッチ９０２がオンし、変換部７２２の列制御部７７２が有するメモリ７８２に記憶されている振幅判定結果が共有信号線を通じて水平走査回路８９０に出力される。

次に、図１２を用いて、高輝度の光が入射した画素１０が出力する信号をアナログデジタル変換する際の動作について説明する。時刻ｔ６までは、図１１を用いて説明したとおりである。

高輝度の光が入射した場合、時刻ｔ６での垂直信号線３０の電位の低下量（振幅）が大きいため、比較器７６０の出力はハイレベルのままとなる。よって、時刻ｔ６からｔ７の間にメモリ７８１に書き込まれる判定結果はハイレベルとなる。このように、垂直信号線３０の信号レベル（振幅）と判定閾値（基準値ＲＥＦ）との比較の結果に応じて、メモリ７８１へ書き込まれる結果が変化する。

これにより、時刻ｔ９以降、比較器７６０の非反転入力ノードに第２配線７１１が接続され、第２ランプ信号ｒａｍｐＨが入力される。

時刻ｔ１０では、信号レベルに対する第２ランプ信号ｒａｍｐＨによるＡＤ変換結果がメモリ８６１へ書き込まれる。図１２の場合は、メモリ７８１に書き込まれた判定結果により、セレクタ８７１からは、メモリ８５１に書き込まれたＡＤ変換結果が選択されて出力される。

時刻ｔ１１以降、メモリ７８１、８４１、８６１に書き込まれた判定結果およびＡＤ変換結果が、水平走査回路８９０を介して水平転送される。この際、時刻ｔ１１からｔ１２までの間に制御信号ＭＴＸ１をハイレベルにすることにより、スイッチ９０１がオンし、メモリ７８１に記憶されている振幅判定結果が共有信号線を通じて水平走査回路８９０に出力される。また、時刻ｔ１２からｔ１３までの間に制御信号ＭＴＸ２をハイレベルにすることにより、スイッチ９０２がオンし、変換部７２２の列制御部７７２が有するメモリ７８２に記憶されている振幅判定結果が共有信号線を通じて水平走査回路８９０に出力される。

なお、振幅判定結果から、アナログデジタル変換に第２ランプ信号ｒａｍｐＨを用いられていると判別された場合、第１ランプ信号ｒａｍｐＬと第２ランプ信号ｒａｍｐＨの傾きの比に応じたゲインをアナログデジタル変換結果に適用する。なお、制御信号ＭＴ１とＭＴＸ２をハイレベルとする期間は隣接していなくてもよい。

このように、スロープ型のアナログデジタル変換回路を用いる構成では、アナログデジタル変換回路が有する比較器で振幅判定が可能であるため、判定回路を別途も受ける必要がない。また、判定結果を伝送するための信号線を複数のアナログデジタル変換回路間で共有することにより、配線数の削減など第１実施形態と同様の効果が得られる。

（変形例１）
図１３は、第２実施形態において画素列ごとに複数の垂直信号線が設けられる場合の回路配置例を示す図である。図１３には、画素列ごとに２つの垂直信号線が設けられる構成において変換部７２０が採りうる回路配置の例について、図１０の左端の変換部７２１に関して示している。他の変換部７２２～７２ｎについても同様の回路配置を採りうる。

図１３（ａ）は同じ画素列に対して同じ種類の回路が複数設けられる場合、同じ垂直信号線に関する回路をまとめて（近接させて）配置する例である。すなわち、垂直信号線３１Ａに関する選択部７３１Ａ、比較器７６１Ａ、および列制御部７７１Ａがまとめて配置され、垂直信号線３１Ｂに関する選択部７３１Ｂ、比較器７６１Ｂ、および列制御部７７１Ｂがまとめて配置される。

一方、図１３（ｂ）は、図９と同様に、同じ種類の回路をまとめて配置する例である。同じ種類の回路をまとめて配置することにより、製造プロセスに起因する回路間の特性のばらつきを抑制することができる。

このように、本実施形態においても、画素列ごとに複数の垂直信号線が設けられる構成に対応することができる。

（変形例２）
スロープ型アナログデジタル変換回路を用いる場合でも、第１実施形態と同様に振幅判定を行ってもよい。例えば、画素部５と変換部７２０との間に第１実施形態で説明した判定回路２０を設け、判定回路２０から振幅判定結果を選択部７３１や水平走査回路８９０に出力するように構成することができる。この場合、スイッチ９０１および９０２の入力を列制御部７７１、７７２に代えて判定回路とし、またセレクタ８７０に判定回路から振幅判定結果を供給する構成とすればよい。

図１４（ａ）は、画素列ごとに２つの垂直信号線が設けられる構成において、判定回路２０を設けた場合の回路配置の例を、図１０の左端の画素列に関して示している。他の画素列についても同様の回路配置を採りうる。垂直信号線３１Ａに対して判定回路２１Ａが、垂直信号線３１Ｂに対して判定回路２１Ｂが設けられる。判定回路２１Ａ，２１Ｂの構成は第１実施形態で説明したものであってよい。

判定回路２１Ａによる振幅判定結果は選択部７３１Ａに、判定回路２１Ｂによる振幅判定結果は選択部７３１Ｂに、それぞれ供給される。また、判定回路２１Ａによる振幅判定結果と判定回路２１Ｂによる振幅判定結果は水平走査回路８９０に供給される。判定回路２１Ａ，２１Ｂに供給する制御信号ＭＴＸ１，ＭＴＸ２が排他的にハイレベルとなるように制御することにより、判定回路２１Ａから選択部７３１Ａへ、判定回路２１Ｂから７３１Ｂへ、個別に判定結果を出力することができる。また、判定回路２１Ａ，２１Ｂに供給する制御信号ＭＴＸ１，ＭＴＸ２が排他的にハイレベルとなるように制御することで、１つの信号線を用いて判定回路２１Ａおよび２１Ｂの振幅判定結果を個別に水平走査回路８９０に出力することができる。本変形例によっても、振幅判定結果を伝送するための信号線を削減することができる。

(変形例３）
本実施形態ではデュアルスロープ型のアナログデジタル変換回路を用いる構成について説明してきた。しかし、シングルスロープ型のアナログデジタル変換回路を用い、データ信号に適用するゲインを変更することにより、デュアルスロープ型と同様の効果を得ることができる。

図１４（ｂ）は、図１４（ａ）に示した構成において、ランプ信号を切り替える代わりにゲインを変更する場合の回路構成例を示す図である。選択部７３１Ａ、７３１Ｂの代わりに、ゲインが可変である増幅回路１０１１Ａ、１０１１Ｂが設けられている。

判定回路２１Ａ，２１Ｂにおける判定結果により、増幅回路１１０１Ａ，１１０１Ｂで適用するゲインを制御する。振幅が基準値ＲＥＦ未満であれば、振幅が基準値ＲＥＦ以上の場合よりも高いゲインを適用するようにすることで、小さなレベルのデータ信号に対する分解能を高めることができる。適用するゲインの比はランプ信号の傾きの比と同じであってよい。

変換部７２０では１種類のランプ信号を用いてアナログデジタル変換を行う。したがって、リセット信号レベルの計測も１回でよい。高いゲインを適用してアナログデジタル変換したデータ信号については、アナログデジタル変換結果に対してゲインの比の逆数を適用する。

図１４（ｃ）は、増幅回路１０１１の回路構成例を示す。増幅回路１０１１は、容量素子１０２０と、増幅器１０３０と、可変容量素子１０５０と、スイッチ１０４０とを有する。容量素子１０２０の一端に垂直信号線が接続される。容量素子１０２０の他端は増幅器１０３０の入力端子に接続される。可変容量素子１０５０とスイッチ１０４０とは、増幅器１０３０の出力端子と入力端子とを接続するように設けられる。

スイッチ１０４０はリセットスイッチであり、通常はオフである。判定回路２１の振幅判定結果により、可変容量素子１０５０の値が制御される。可変容量素子１０５０は切り替え可能な２つの容量値を有し、振幅が基準値ＲＥＦ未満であることを示す判定結果では第１の容量値、振幅が基準値ＲＥＦ以上であることを示す判定結果では第２の容量値となる。ここで、第１の容量値は第２の容量値より小さい。これにより、振幅が基準値ＲＥＦ未満と判定された場合には振幅が基準値ＲＥＦ以上と判定された場合よりも高いゲインを信号データに適用することができる。

なお、振幅判定結果を共通の信号線で伝送するための制御信号ＭＴＸ１，ＭＴＸ２の供給タイミングは、変形例２と同様であってよい。本変形例によっても、振幅判定結果を伝送するための信号線を削減することができる。

（他の実施形態）
上述の実施形態に係る光電変換装置１０００の応用例を以下に説明する。図１５は、光電変換装置１０００を搭載した電子機器ＥＱＰの模式図である。図１５は、電子機器ＥＱＰの一例としてカメラを示している。ここで、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータや、スマートフォンなどの携帯端末）も含まれる。

光電変換装置１０００は、画素部５が設けられた積層構造の半導体チップでありうる。光電変換装置１０００は、図１５に示されるように、半導体パッケージＰＫＧに収容されている。パッケージＰＫＧは、光電変換装置１０００が固定された基体と、光電変換装置１０００に対向する蓋体と、基体に設けられた端子と光電変換装置１０００に設けられた端子とを接続する導電性の接続部材と、を含みうる。蓋体は例えばガラスで構成することができる。また、接続部材はボンディングワイヤやバンプなどであってよい。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備えていてもよい。

光学系ＯＰＴは、光電変換装置１０００に結像するものであり、例えば、レンズやシャッタ、ミラーでありうる。制御装置ＣＴＲＬは、光電変換装置１０００の動作を制御するものであり、例えば、ＡＳＩＣなどの半導体デバイスでありうる。処理装置ＰＲＣＳは、光電変換装置１０００から出力された信号を処理するものであり、ＣＰＵやＡＳＩＣなどの半導体デバイスでありうる。表示装置ＤＳＰＬは、光電変換装置１０００で得られた画像データを表示する、ＥＬ表示装置や液晶表示装置でありうる。記憶装置ＭＭＲＹは、光電変換装置１０００で得られた画像データを記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリでありうる。機械装置ＭＣＨＮはモーターやエンジンなどの可動部あるいは推進部を有する。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッタ動作のために光学系ＯＰＴの部品を駆動することができる。機器ＥＱＰでは、光電変換装置１０００から出力された画像データを表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。このため、機器ＥＱＰは、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを備えていてもよい。

光電変換装置１０００が組み込まれたカメラは、監視カメラや、自動車や鉄道車両、船舶、航空機あるいは産業用ロボットなどの輸送機器に搭載される車載カメラなどにも適用されうる。加えて、光電変換装置１０００が組み込まれたカメラは、輸送機器に限らず、高度道路交通システム（ＩＴＳ）など、広く物体認識を利用する機器に適用することができる。

本発明は上述した実施形態の内容に制限されず、発明の精神および範囲から離脱することなく様々な変更及び変形が可能である。したがって、発明の範囲を公にするために請求項を添付する。

５：画素部、１０：画素、３０：垂直信号線、７２０：変換部、７６０：比較器、１０００、２０００：光電変換装置

Claims (18)

1. 光電変換装置であって、
   光電変換によって信号を生成する画素が行列状に配列された画素部と、
   前記画素部から互いに異なる垂直信号線を通じて読み出される信号の振幅を判定する複数の判定回路と、
   前記複数の判定回路に共有され、該複数の判定回路から前記判定の結果を前記光電変換装置の内部の回路へ伝送する共有信号線と、
   を有することを特徴とする光電変換装置。
2. 前記複数の判定回路のうちの１つの判定回路から前記共有信号線に前記判定の結果が出力された後、前記複数の判定回路のうちの別の１つの判定回路から前記共有信号線に前記判定の結果が出力されることを特徴とする請求項１に記載の光電変換装置。
3. 前記複数の判定回路のそれぞれは、異なる画素列に対して設けられた前記垂直信号線に接続されることを特徴とする請求項１または２に記載の光電変換装置。
4. 前記複数の判定回路のそれぞれは、同じ画素列に対して設けられた互いに異なる前記垂直信号線に接続されることを特徴とする請求項１または２に記載の光電変換装置。
5. 前記垂直信号線のそれぞれに接続され、前記信号を保持する保持回路と、
   前記保持回路に保持された信号をアナログデジタル変換するアナログデジタル変換回路と、をさらに有し、
   前記アナログデジタル変換回路は、前記複数の判定回路に対して１つ設けられる、
   ことを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
6. 複数の前記保持回路が保持する複数の前記信号を、前記アナログデジタル変換回路に選択的に出力する選択回路をさらに有することを特徴とする請求項５に記載の光電変換装置。
7. 前記複数の判定回路を選択的に前記共有信号線に接続する切替回路をさらに有し、
   前記切替回路は、前記選択回路よりも前記画素部に近い位置に設けられることを特徴とする請求項６に記載の光電変換装置。
8. 前記切替回路は、前記選択回路よりも回路規模が小さいことを特徴とする請求項７に記載の光電変換装置。
9. 前記複数の判定回路は、前記選択回路よりも前記画素部に近い位置で前記共有信号線に接続されることを特徴とする請求項６に記載の光電変換装置。
10. 前記複数の判定回路は、前記判定の結果を互いに異なる期間に出力するように制御されることを特徴とする請求項１から７のいずれか１項に記載の光電変換装置。
11. 前記垂直信号線のそれぞれに接続され、前記垂直信号線から読み出された前記信号をアナログデジタル変換する複数のアナログデジタル変換回路をさらに有し、
    前記複数のアナログデジタル変換回路がスロープ型であり、
    前記複数の判定回路は、前記複数のアナログデジタル変換回路が有する比較器である、
    ことを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
12. 前記複数のアナログデジタル変換回路のそれぞれが、前記判定の結果に基づいて、前記アナログデジタル変換に用いるランプ信号の傾きを制御することを特徴とする請求項１１に記載の光電変換装置。
13. 前記複数の判定回路による前記判定の結果に基づいて、前記信号に適用するゲインを制御する複数の増幅回路と、
    前記垂直信号線のそれぞれに接続され、前記垂直信号線から読み出された前記信号をアナログデジタル変換する複数のアナログデジタル変換回路をさらに有し、
    前記複数のアナログデジタル変換回路のそれぞれは、前記複数の増幅回路の１つによってゲインが適用された前記信号をアナログデジタル変換する、
    ことを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
14. 同じ画素列に対して複数の前記垂直信号線が設けられる場合、前記垂直信号線ごとに設けられる回路を、同じ種類の回路が近接するように配置することを特徴とする請求項１から１３のいずれか１項に記載の光電変換装置。
15. 前記複数の判定回路のそれぞれが、前記信号と前記判定に用いる基準値とを入力とし、入力オフセットをキャンセルする機能を有するオートゼロ方式の差動増幅器であることを特徴とする請求項１から１０、１３、および１４のいずれか１項に記載の光電変換装置。
16. 前記複数の判定回路のそれぞれが、前記画素の垂直信号線に接続された電流源によって駆動されることを特徴とする請求項１から１０、１３、１４、および１５のいずれか１項に記載の光電変換装置。
17. 請求項１から１６のいずれか１項に記載の光電変換装置と、
    前記光電変換装置の動作を制御する制御装置と、
    を有することを特徴とする電子機器。
18. 光電変換によって信号を生成する画素が行列状に配列された画素部が設けられた基板に積層される基板であって、
    前記画素部から互いに異なる垂直信号線を通じて読み出される信号の振幅を判定する複数の判定回路と、
    前記複数の判定回路に共有され、該複数の判定回路から前記判定の結果を前記基板に設けられた前記複数の判定回路とは異なる回路へ伝送する共有信号線と、
    を有することを特徴とする基板。

Images