CN110663188B - 分段式数/模转换器 - Google Patents

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Abstract

本发明揭示一种分段式DAC电路(100)，其包含：R‑2R电阻器DAC(120)，其用以将第一子字(MSB)转换为第一模拟输出信号(VH、VL)；内插DAC(126)，其用以基于N位数字内插代码信号(ICODE)而使所述第一模拟输出信号(VH、VL)偏移以提供模拟输出信号(VOUT)；及ΣΔ调制器(136)，其用以对调制器代码(SDCODE)进行调制以提供表示第二子字(ISB)及第三子字(LSB)的值的所述N位数字内插代码信号(ICODE)。

Description

分段式数/模转换器
背景技术
本申请案涉及数/模转换器电路(DAC)。DAC电路通常连同微控制器或微处理器电路一起采用(或集成到所述微控制器或微处理器电路中)以将数字值转换成模拟信号以用于各种应用中。在许多应用(例如医学装置、光学装置工业控制产品、显示器驱动器等)中期望高DAC准确性。较高准确性DAC通常占用显著电路面积，且增加的位准确性导致开关及电阻器元件数目的显著增加。另外，提供高位准确性的DAC电路需要较多校准存储器及校准时间。
发明内容
所揭示实例提供分段式DAC电路，所述分段式DAC电路可用于任何适合应用(包含但不限于逐次逼近寄存器模/数字转换器(SAR ADC)或任何其它类型的DC)中。所述分段式DAC电路包含：电阻器DAC，其用以将包含最高有效位(MSB)的第一子字转换为第一模拟输出信号；以及内插DAC，其用以使第一模拟输出信号偏移；及调制器电路(例如ΣΔ调制器(SDM))，其用以对调制器代码进行调制以提供表示第二子字及第三子字的值的数字内插代码信号。将内插代码信号提供到内插DAC以使第一模拟输出信号偏移。在特定实例中，电阻器DAC为电阻器-二电阻器(R-2R)DAC电路，其具有比传统电阻器DAC少的开关及电阻器元件以转换第一子字。进一步所揭示分段式DAC电路包含：电阻器DAC，其用以将第一子字转换为第一模拟输出信号；电阻有序元件匹配(OEM)电路；电阻斩波器电路；及内插DAC，其用以基于第二子字而使第一模拟输出信号偏移以提供模拟输出信号。进一步所揭示实例包含一种用以校准DAC电路来转换K位数字输入信号的DAC校准方法，其中数字输入信号包含M位第一子字、I位第二子字及L位第三子字，所述M位第一子字包含最高有效位，所述L位第三子字包含最低有效位，其中K＝M+I+L。所述方法包含：测量M位电阻器DAC的整数M+1个输出电压以获得第一子字的对应M+1个值集合；测量I位内插DAC的2I个输出电压以获得第二子字的对应2I个唯一值集合；及测量L位SDM的2L个输出电压以获得第三子字的对应2L个唯一值集合。所述方法进一步包含：基于所测量输出电压而计算K位输出电压值；计算电阻器DAC、内插DAC及SDM的校准代码；基于电阻器DAC、内插DAC及SDM的校准代码而计算DAC电路的K位校准代码；及将K位校准代码存储于存储器中。
附图说明
图1是具有电阻器到电阻器(R-2R)最高有效位(MSB)DAC的分段式数/模转换器(DAC)的示意图。
图2是图解说明分段式DAC的一个实施方案或配置的实例性操作的示意图。
图3是图解说明分段式DAC的另一实施方案或配置的实例性操作的示意图。
图4是具有斩波器电路的分段式DAC中的实例性8位R-2R MSB DAC的示意图。
图5是具有斩波器电路的分段式DAC中的实例性12位R-2R MSB DAC的示意图。
图6是不具有斩波器电路的分段式DAC中的实例性8位R-2R MSB DAC的示意图。
图7是分段式DAC中的实例性8位矩阵MSB DAC的示意图。
图8是分段式DAC中的实例性8位二进制加权MSB DAC的示意图。
图9是分段式DAC的MSB DAC中的具有七个OEM切换电路的实例性有序元件匹配(OEM)电路的示意图。
图10是具有9位R-2R MSB DAC电路的实例性12位电阻器DAC及具有七个OEM切换电路的实例有序元件匹配(OEM)电路的示意图。
图11是分段式DAC的MSB DAC中的具有4位R-2R MSB DAC电路的实例性8位电阻器DAC及具有十五个OEM切换电路的另一实例性有序元件匹配(OEM)电路的示意图。
图12是分段式DAC的MSB DAC中的具有5位R-2R MSB DAC电路的实例性8位电阻器DAC及具有七个OEM切换电路的另一实例性有序元件匹配(OEM)电路的示意图。
图13是分段式DAC的MSB DAC中的具有9位R-2R MSB DAC电路的实例性12位电阻器DAC及具有七个OEM切换电路的另一实例性有序元件匹配(OEM)电路的示意图。
图14是分段式DAC中的实例性4位内插DAC的示意图。
图15是分段式DAC中的另一内插DAC或内插放大器DAC的示意图。
图16是不具有斩波器功能性的分段式DAC中的另一内插DAC的示意图。
图17是具有斩波器功能性的分段式DAC中的另一内插DAC的示意图。
图18是用以将4位ΣΔ代码提供到分段式DAC中的内插DAC的实例性ΣΔ调制器(SDM)及动态元件匹配(DEM)的示意图。
图19是图解说明分段式DAC中的ΣΔ调制器的操作的噪声成形模型的示意图。
图20是用于分段式DAC中的动态元件匹配的实例性斩波信号的图形。
图21是分段式DAC中的实例性校准电路实施方案的示意图。
图22到24是与分段式DAC中的MSB电阻器DAC及/或内插DAC相关联地使用的实例性斩波器功能性的示意图。
图25是用于校准分段式DAC的实例性校准方法或过程的流程图。
图26是另一校准方法的流程图。
图27到29是展示图25的校准方法中的实例性MSB、ISB及LSB测量的部分示意图。
图30是展示图25的校准方法中的DAC输出电压的实例性计算的部分示意图。
图31是展示图25的校准方法中的16位DAC的DNL及INL性能的实例性计算的部分示意图。
图32是图31中计算的DNL性能的图形。
图33是图31中计算的INL性能的图形。
图34是展示图25的校准方法中的所记录校准DAC代码的实例性计算的部分示意图。
图35是展示图25的校准方法中的所记录校准DAC代码的另一实例性计算的部分示意图。
图36是展示图25的校准方法中的所记录校准DAC代码的另一实例性计算的部分示意图。
图37是展示图25的校准方法中的所记录校准DAC代码的其它实例性计算的部分示意图。
图38是实例性校准代码的图形。
图39是分段式DAC中的实例性微分非线性(DNL)的图形。
图40是分段式DAC中的实例性积分非线性(INL)的图形。
图41是用于分段式DAC中的理想电阻器梯及不具有任何电阻器DAC斩波功能的失配电阻器梯的实例性电阻器DAC DNL的图形。
图42是用于分段式DAC中的理想电阻器梯及不具有任何电阻器DAC斩波功能的失配电阻器梯的实例性电阻器DAC INL的图形。
图43是根据图25的方法计算的实例性16位DAC校准代码的图形。
图44是展示用于分段式DAC中的理想电阻器梯及具有电阻器DAC斩波功能的失配电阻器梯的实例性电阻器DAC DNL的图形。
图45是展示用于分段式DAC中的理想电阻器梯及具有电阻器DAC斩波功能的失配电阻器梯的实例性电阻器DAC INL的图形。
具体实施方式
在图式中，贯穿图式相似参考编号是指相似元件，且各种特征未必按比例绘制。在以下论述且在权利要求书中，术语“包含(including、includes)”、“具有(having、has、with)”或其变体以与术语“包括(comprising)”类似的方式打算为包含性的，且因此应被解释为意指“包含，但不限于…”。而且，术语“耦合(couple或couples)”打算包含间接或直接电连接或机械连接或者其组合。举例来说，如果第一装置耦合到第二装置或与所述第二装置耦合，那么所述连接可通过直接电连接，或通过经由一或多个介入装置及连接的间接电连接。
图1展示实例性分段式DAC电路100，其包含具有输入104的输入解码器102，所述输入接收K位二进制编码数字输入信号(CODE)以进行转换来提供表示数字输入信号CODE的值的模拟输出信号VOUT。数字输入信号CODE包含M位第一子字(MSB)、I位第二子字(ISB)及L位第三子字，其中M、I及L各自大于1，且K＝M+I+L。第一子字在本文中被称为“MSB子字”，其具有包含数字输入信号CODE的最高有效位的M个位。第三子字LSB包含数字输入信号CODE的最低有效位。解码器102包含输出106-M，所述输出将M位第一字MSB提供到校准存储器108的地址(ADDR)输入。解码器102还包含提供I位第二子字ISB的输出106-I，及提供L位第三子字LSB的另一输出106-L。在此实例中，解码器102在不进行修改的情况下将数字输入信号CODE缓冲并剖析成MSB、ISB及LSB子字。在其它实例中，解码器102可对数字输入信号CODE执行其它数字信号操作。在其它实施方案中，可省略解码器102。可从任何适合数字信号源(例如微控制器(未展示))接收数字输入信号CODE。
校准存储器108存储根据在第一地址输入ADDR处接收的第一子字MSB或根据在另一地址输入ADDR2处从解码器输出106-1接收的第二子字ISB而索引的校准数据。在一个实例中，存储器108存储校准数据的K x M个位的第一集合以用于校准第一子字MSB、存储校准数据的K x M个位的第二集合以用于校准第二子字ISB且存储校准数据的K x M个位的第三集合以用于校准第三子字LSB。在特定实例中，校准存储器108基于数字输入信号CODE而从校准数据提供校准代码CAL CODE。DAC电路100还包含多路复用器110，所述多路复用器具有用以接收选择或启用信号OEM_EN的启用输入112。多路复用器110包含从OEM存储器114接收M位OEM信号的第一输入116，及接收M位第一子字MSB的第二输入。多路复用器110的输出118将M位输入信号提供到M位MSB电阻器DAC 120。
在一个实例中，电阻器DAC 120为电阻器-二电阻器(R-2R)DAC，其包含电阻器电路及根据来自多路复用器输出118的M位输入而操作的切换电路。在其它实例中，电阻器DAC120可为电阻梯电路(例如，以下图8)以提供具有根据多路复用器输出而操作的切换电路的分压器。在其它实施方案中，电阻器DAC 120为电阻矩阵DAC电路(例如，以下图7)，其包含形成为若干行及若干列的电阻器元件与开关的矩阵以提供根据来自多路复用器输出118的M位输入而操作的分压器。电阻器DAC 120根据参考电压而操作以提供为第一模拟输出信号的分压器输出。在所图解说明实例中，电阻器DAC 120包含用以接收参考电压VrefH及VrefL的第一输入121-H及第二输入121-L。分压器电路由电阻器DAC 120中的电阻器形成以根据来自多路复用器输出118的M位输入而在第一转换器输出122处提供处于参考电压VrefH及VrefL的电平或所述参考电压VrefH与VrefL的电平之间的第一模拟输出信号。在操作中，当多路复用器110在输出118处递送第一子字时，第一模拟输出信号表示第一子字MSB的值。在图1的实例中，电阻器DAC 120在第一输出122-H及第二输出122-L处提供差分第一模拟输出信号VH、VL。在其它可能实施方案中，电阻器DAC 120提供单端第一模拟输出信号。在特定实例中，电阻器DAC 120包含电阻斩波器电路，所述电阻斩波器电路根据在输入124处接收的单位或多位斩波器切换控制信号“chop”而操作。
DAC电路100还包含内插DAC 126，所述内插DAC具有提供模拟输出信号VQUT的输出128。内插DAC 126包含接收N位数字内插代码信号ICODE的输入130，其中N为大于1的整数。内插DAC 126基于内插代码信号ICODE而使第一模拟输出信号VH、VL偏移以提供模拟输出信号VQUT。在一个实例中，内插DAC 126将第一模拟输出信号增加或降低达由内插代码信号ICODE确定的量。在特定实施方案中，内插DAC 126包含根据在输入127处接收的斩波器信号“chop”而操作的斩波电路。在所图解说明实例中，内插DAC 126操作为偏移放大器，所述偏移放大器具有连接到电阻器DAC 120的输出122-H、122-L的差分非反相输入(+)，及连接到输出128以提供模拟输出信号VOUT的反馈的反相输入(-)。
DAC电路100还包含具有校准电路135的校准及动态元件匹配(DEM)电路134。电路134包含从校准存储器108的数据输出(DATA)接收校准代码(CALCODE)的输入132。特定实例中的校准及DEM电路134还从解码器输出106-I接收第二子字ISB且从解码器输出106-L接收第三子字LSB。特定实例中的电路134还包含ΣΔ调制器136(SDM)。在一个实例中，SDM 136为一阶调制器。在其它实例中，可使用二阶或更高阶调制器。校准电路135基于校准代码CALCODE以及第二子字ISB及第三子字LSB而将调制器代码SDCODE提供到SDM 136。在一个实施方案中，SDM 136对来自校准电路135的调制器代码SDCODE进行调制以提供表示第二子字ISB及第三子字LSB的值的N位数字内插代码信号ICODE，其中N小于I+L。在另一实例中，SDM136基于第一子字ISP及第二子字LSB而调制N位内插代码信号。特定实例中的SDM 136在电路134的输出138处提供N位数字内插代码信号ICODE。SDM输出表示第二子字ISB及第三子字LSB的值。多路复用器140包含接收单位分辨率选择信号RESJSEL的控制输入142。在RES_SEL信号的一个状态中，多路复用器140在内插DAC 126的输入130处提供来自电路134的输出138的N位内插代码信号ICODE以用于DAC电路100的(M+I+L)位分辨率。在RES_SEL信号的另一状态中，多路复用器140将来自解码器输出106-L的LSB子字信号提供到内插DAC输入130。内插DAC 130根据由多路复用器140提供的内插代码ICODE而使第一模拟输出信号VH、VL偏移以产生输出电压信号VOUT。
还参考图2及3，图2图解说明实例性16位(K＝16)实例性数字输入信号200(CODE)。16位实例性数字输入信号200包含8位第一子字MSB(在图1中的解码器输出106-M处提供)(其中M＝4)，以及4位中间第二子字ISB(I＝4)及4位第三子字LSB(L＝4)。最高有效子字MSB包含位dac<15:8>(dacm<7:0>)，第二子字ISB包含位dac<7:4>，且第三子字LSB包含位dac<3:0>。针对此实例在图2中展示转换流程201，包含在202处的M＝8位第一子字的尼奎斯特(Nyquist)取样转换及在204处的另一转换，其中I＝4位中间第二子字ISB经历尼奎斯特取样转换。转换201等效于电阻器DAC 120及内插DAC 126的操作，如图2中示意性地图解说明。图2还在210处展示分段式DAC电路100的一个实施方案或配置的实例性操作。在此实例中，在202及204处的第一及第二子字的8位及4位尼奎斯特转换由206处的第三子字LSB的L＝4位过取样转换补充。在特定实例中，所述转换由图2中的208处所展示的1/4LSB校准步长扩增。图3展示分段式DAC的另一实施方案或配置的操作流程300。在此实例中，使用12位电阻器DAC 120(M＝12)来进行302处的尼奎斯特取样转换，及第二子字(ISB)的I＝4位尼奎斯特取样转换。图2及3中的实例两者为分段式DAC电路100提供16位分辨率。这些实例为非限制性的，且针对K、M、I及L使用任何适合值的其它实施方案为可能的。
图4展示分段式DAC电路100中的实例性8位R-2R MSB DAC。此实例还包含斩波器电路及动态元件匹配电路，但并非所有可能实施方案均需要。在此实例中，电阻器DAC 120为具有电阻器电路400的R-2R DAC电路，所述电阻器电路包含R-2R电路401及第一切换电路411。电阻器DAC 120经连接以将第一模拟输出信号VH、VL提供到差分第一转换器输出122-H及122-L。电路400提供具有用以接收参考电压信号VrefH、VrefL的输入121-H及121-L的电阻分压器，以及形成为电阻值1R、2R的电阻器元件的电阻器。
电路被配置为个别地包含分接节点405的一系列分段。R-2R电路401包含M个或更少分段，每一分段具有个别地与差分输出122中的对应一者相关联的两个R-2R部分。所述部分中的每一者包含与其它分段的1R元件串联连接的具有电阻值1R的电阻器元件，以及在对应分接节点405处连接到切换电路的具有电阻2R的电阻器元件。所图解说明实例为差分R-2R电路。单端限制对于单个输出线122为可能的，且每一R-2R分段包含单个1R元件及单个2R元件。个别电阻器元件(1R及/或2R)可为单个电阻器组件或者可为以任何适合串联及/或并联配置连接以提供对应1R或2R电阻的多个电阻器组件。在所图解说明实施方案中，在R-2R分段中的每一者中，单个分接节点405连接到两个2R元件。第一切换电路411包含个别地连接于分接节点405中的对应一者与分压器输入121之间的多个开关S。在所图解说明差分实例中，切换电路411针对每一R-2R分段包含第一开关及第二开关，其中每一开关连接于分段分接节点405与输入121-H、121-L中的对应一者之间。电路411的开关根据第一子字位dacm<7:0>(dac,13:8)中的对应一者而以互补方式进行操作以将对应分段分接节点405与输入121-H(VrefH)或输入121-L(VrefL)连接。
在图4的实例中，电阻器电路401包含根据前6个MSB位dacm<5:0>而切换的6个分段，且将其余2个MSB位dacm<7:6>作为输入提供到温度计解码器404。解码器404包含输出406，所述输出提供温度计编码切换控制信号T<2:0>以操作有序元件匹配(OEM)切换电路412。有序元件匹配由具有三组OEM电阻器元件的电阻OEM电路402实施。在一个实例中，电阻器元件具有电阻2R。每一组的2R元件连接于所述组的OEM分接节点407与输出122-H、122-L中的对应一者之间。OEM切换电路412包含三组两个OEM开关以通过来自温度计解码器404的切换控制信号T<2:0>而基于OEM代码集合选择性地将OEM电阻器元件中的对应一者连接于分压器输入121与第一转换器输出122之间。OEM开关根据控制信号T<2:0>中的对应一者而以互补方式进行操作以将对应OEM分接节点407与输入121-H(VrefH)或输入121-L(VrefL)连接。
图4中的电阻器DAC 120还包含具有电阻值2R的多个斩波器电阻器的电阻斩波器电路403，及斩波器切换电路413。斩波器切换电路413包含用以接收斩波器代码“chop”的输入124，及用以选择性地将斩波器电阻器中的对应一者同时连接到分压器输入121-H及121-L的斩波器开关。在一些实施例中，可省略斩波器电路，其中R-2R电路对所有MSB位dacm<M-l:0>提供组件分段。
图1及4的DAC电路100有利地采用R-2R MSB电阻器DAC 120以使用明显比传统电阻器梯MSB DAC少的开关将第一子字MSB转换为第一模拟输出信号VH、VL。电路100还提供使校准存储器要求最小化的内插DAC缓冲级126，且因此校准存储器108的存储容量可比传统设计小得多。可选择性地采用ΣΔ调制器136以实现DAC电路100的额外分辨率，且不需要额外校准DAC来实现16位分辨率。开关及存储器容量的减少允许电路面积及电力消耗的减少。而且，在不减少第一子字的位M数目的情况下使用较少开关来改进整体DAC性能。特定实施方案包含DEM电路134以改进整体DAC INL/DNL性能。
图4中的R-2R电阻器DAC 120根据MSB位dacm<5:0>而操作。电路411的开关在V＝0(逻辑0)与V＝Vref(逻辑1)之间进行切换，其中在所图解说明差分实例中，Vref＝VrefH-VrefL。R-2R网络致使MSB数字位对输出电压VOUT的贡献得到加权。取决于哪些位被设定为1及哪些位被设定为0，输出电压VOUT具有介于0与Vref减去最小步长(对应于位0(dacm<0>))的值之间的对应步进值。Vref(及逻辑0的电压)的实际值将取决于用于产生数字信号的技术类型。R-2R DAC为二进制加权分压器。与每一串联的1R电阻器并联的2R分支形成二进制加权，且针对分辨率的每一位仅需要第一子字MSB的一个位。开关连接到接地或参考电压。另外，电阻器梯的等效阻抗通常比常规串DAC的等效阻抗低，且因此电阻器DAC电路120具有较低噪声。
图5展示另一电阻器DAC电路实例，其中M＝12。图5中的电路120还在具有斩波器电路的分段式DAC中使用R-2R MSB DAC。在此实例中，在不具有SDM 136的情况下实现16位分辨率。在此实例中，12位电阻器DAC 120包含根据前9个MSB位dacm<8:0>而切换的9个R-2R分段，且将其余三个MSB位dacm<l1:9>作为输入提供到温度计解码器404。在此实例中，解码器输出406提供温度计编码切换控制信号T<6:0>以操作七分段OEM切换电路412。使用图4及5的电阻器DAC 120的分段式DAC电路100还促进减少校准存储器要求且缩短工厂校准时间。在特定实例中，可实现针对低INL及DNL的高性能。举例来说，针对16位情形，可以+/-1/4校准步长在+/-32LSB校准范围内实现小于+/-1LSB的INL及DNL。在使用12位MSB DAC 120的一个16位实例中的校准存储器针对具有斩波器功能性的MSB校准仅需要12x 8位的存储器108、针对不具有斩波器功能的MSB校准仅需要12x 8位的存储器且针对LSB校准仅需要16x6位的存储器。在此实例中不使用额外校准DAC。
图6展示不具有斩波器电路的分段式DAC中的实例性8位R-2R MSB DAC。此实例使用由dacm<5:0>控制的6个R-2R分段及基于dacm<7:6>而根据来自温度计解码器404的控制信号T<2:0>进行操作的OEM电路402、412。与图4及5的实例相比，此实例提供较低电力消耗。
图7展示可用于分段式DAC 100中的实例性8位矩阵MSB电阻器DAC 120。在此实例中，电阻器DAC 120为矩阵DAC，所述矩阵DAC具有配置于具有多个行及列的电阻器矩阵中的电阻器、斩波器功能性且不具有OEM电路。给定行的电阻器R彼此串联连接以界定分接节点405，且行的末端连接到下一行的开始。第一行的第一末端连接到输入121-H(VrefH)且最后行的最终末端连接到输入121-L(VrefL)。第一组开关S配置于矩阵中以沿着矩阵的对应行线RL基于第一组切换控制信号711中的一者而选择性地将对应分接节点405与矩阵的对应列线CL连接。行解码器701根据第一子字MSB的最高有效位集合dacm<7:4>而提供行选择信号。第二组开关S经配置以基于其余最低有效第一子字位dacm<3:0>、基于来自第二(列)解码器702的一组第二切换控制信号712中的对应一者而选择性地将行线RL中的对应一者连接到转换器输出122-H或122-L中的一者。可使用在不同实施方案中具有任何适合数目个行及列的其它矩阵电阻器DAC。
图8展示分段式DAC中的实例性8位二进制加权MSB DAC。在此情形中，分压器电路804为电阻器梯电路804，其中M-1个电阻器R彼此串联连接以界定电阻器R之间的分接节点805。解码器801将切换控制信号802提供到切换电路806的开关S以基于第一子字位dacm<7:0>而选择性地将分接节点805中的选定者连接到输出线122-H或122-L中的对应一者。斩波器电路808在梯电路804的端处设置于端电阻器R与输入121-H、121-L之间，其中斩波器电阻器电路及斩波器开关根据来自输入124的“chop”信号而操作。在一个可能实施方案中，将其余最低有效位(例如，针对12位分段式DAC实施方案的其余4个位或针对16位实施方案的8个其余位)作为输入提供到SDM 136以将内插代码ICODE递送到内插DAC 126的输入130。在图8的电阻器DAC 120中，解码器801实施交换以用于特定分接节点805到VH或VL输出线122-H或122-L中的任一者的选择性连接，且实施任何所包含OEM切换及斩波功能。
还参考图9及10，特定实例包含实施于OEM电路402及412中的有序元件匹配(OEM)电路。图9展示R-2R MSB电阻器DAC 120中的具有七个OEM切换电路的实例性有序元件匹配(OEM)电路900。在特定实例中，切换OEM电阻器电路402的个别2R元件包含多个电阻器结构902，所述多个电阻器结构中的许多电阻器结构可不具有与理想电阻器单元904相同的电阻。OEM切换电路412中的对应开关基于来自温度计解码器404的输出信号406而操作。与高参考输入121-H相关联的每一组电阻器结构902的平均电阻(RH的平均值)大约等于与低参考输入121-L相关联的电阻器结构902的平均电阻(RL的平均值)，且与理想值的偏差的平均值大约相等(例如，(RH-Runit_ideal)大约等于(Runit_ideal-RL))。在一个实例中，图9的实例性有序元件匹配电路900可结合图4的电阻器DAC结构120来使用。在此实例中，温度计解码器404基于第一子字位dacm<7:5>而产生温度计编码控制信号406T<6:0>，且OEM切换电路412包含对应开关以实施有序元件匹配。图10展示MSB电阻器DAC 120中的包含8个OEM切换电路的另一实例性OEM电路实施方案。在此实例中，温度计解码器404基于第一子字位dacm<l1:9>而产生温度计编码控制信号406T<7:0>。与图9的实例一样，图10中的OEM切换电路412包含对应开关以实施有序元件匹配功能。图11展示分段式DAC的MSB DAC中的具有4位R-2R MSB DAC电路的实例性8位电阻器DAC 120及具有十五个OEM切换电路的另一实例性有序元件匹配(OEM)电路。此实例提供4位热解码连同4位二进制解码配置。图12展示分段式DAC 100的MSB DAC中的具有5位R-2R MSB DAC电路的实例性8位电阻器DAC 120及具有七个OEM切换电路的另一实例性有序元件匹配(OEM)电路。此实例提供3位热解码连同5位二进制解码配置。图13展示分段式DAC 100的MSB DAC中的具有9位R-2R MSB DAC电路的另一实例性12位电阻器DAC 120及具有七个OEM切换电路的另一实例性有序元件匹配(OEM)电路。在此实例中，OEM存储器114接收dacm<8:6>位且将高OEM控制信号OEMH:2:0>及低OEM控制信号OEML<2:0>分别提供到包含温度计解码器404的OEM逻辑电路1302。解码器404通过解码dacm<11:9>而将信号提供到OEM电路412作为温度计解码信号T<6:0>。OEM逻辑电路1302基于如图13中的表1306中所展示的验证或校准而将高温度计解码信号TH<6:0>及低温度计解码信号TL<6:0>作为输出信号406提供到OEM电路412。在一个实例中，可基于验证结果而交换TH<6:0>，可基于验证结果而交换TL<6:0>，其中R_TH<n>+R_TL<n>接近于理想单元电阻器(n为从0到6)。
还参考图14到21，可在分段式DAC电路100中使用任何适合N位内插DAC 126，其中N为大于1的整数。图14展示实例性4位内插DAC 126。电路126包含电流源，所述电流源由正供应电压V+驱动以将电流提供到PMOS晶体管的源极，所述PMOS晶体管包含整数N个匹配对MPA1与MPB1、MPA2与MPB2、…、MPAN-1与MPBN-1及MPAN与MPBN。晶体管MPA并联连接于电流源1402与线或电路节点1404之间，且晶体管MPB并联连接于电流源1402与第二线1406之间。输出级MCX包含基于正电压供应V+而提供电流的第二电流源1412。图14中的输出级包含PMOS晶体管MP1及MP2，以及下部NMOS晶体管MN1及MN2。MP1与MN1在第一电路分支中彼此串联连接于电流源1412与第二电压供应V-之间，且线1404连接到MN1及MP1的漏极。MP2与MN2在第二电路分支中彼此串联连接于电流源1412与供应电压V-之间，且接合MP2及MN2的漏极的节点经由线1406连接到晶体管MPB的漏极。输出级还包含缓冲放大器1414，所述缓冲放大器包含连接到线1404的输入，及用以提供模拟输出信号VOUT的输出128。输出128连接到MP2的栅极，且MP1的栅极将反馈信号提供到晶体管MPB1到MPBN的栅极。在特定实例中，切换电路1408包含输入127及开关，所述开关根据内插或斩波控制信号chop进行操作以实施斩波器功能性。
晶体管MPA的栅极连接到切换电路1408的个别开关。晶体管MPB的栅极彼此连接以从输出级1410接收输出信号。电路1408的开关基于内插代码信号ICODE而断开或闭合以基于到第一转换器输出线122-H或122-L的选择性连接(基于内插代码信号ICODE)而实施交换来确定是否将晶体管MPA中的给定一者的对应贡献添加到流动于线1404中的电流。以此方式，内插代码确定晶体管MPA的个别栅极是连接到来自电阻器DAC 120的差分第一模拟输出信号的VH还是VL。在操作中，内插DAC 126基于内插代码信号ICODE而将输出电压VOUT内插于电阻器DAC 120的分接头之间。
图15展示分段式DAC 100中的另一内插DAC或内插放大器DAC 126。图15中的内插DAC 126包含从电阻器DAC 120接收第一模拟输出信号(VH、VL)的内插开关矩阵1500。在此实例中，开关矩阵1500产生32位数字输出，其中个别位连接到差分对电路1504中的32个个别差分对级中的一者的左侧。电路1504中的个别差分对由电流源电路1502中的32个电流源中的对应一者偏置。在此情形中，内插DAC 126具有在输出端子128处提供输出信号VOUT的输出级MDVI。图16展示分段式DAC电路100中的另一内插DAC实例126。图16的内插DAC 126包含将偏置电流IB提供到内插DAC切换电路1602的单个电流源，所述内插DAC切换电路根据内插代码ICODE而操作以选择性地将偏置电流IB的二进制加权量提供到差分对电路1604的一对差分对中的一者。第一差分对的正(+)输入连接到节点122-H以接收来自MSB DAC 120的VH信号。第二差分对的正(+)输入连接到节点122-L以接收VL信号，且负(-)差分对输入连接到节点128以接收输出电压信号VOUT作为来自输出级1606的反馈。与图14及15的内插DAC拓扑相比，图16的内插DAC 126有利地减少差分对电路的数目以减少差分对输入处的相关联开关泄漏。
图17展示包含单个电流源的另一低开关泄漏内插DAC 126，所述单个电流源用以将根据内插代码ICODE进行操作的内插DAC切换电路1602偏置。图17中的DAC 126还包含差分对电路1604，所述差分对电路具有两个差分对(如上文结合图16所描述)，及用以提供输出电压信号VOUT的输出级MDCVI。图17中的内插DAC 126进一步包含斩波器功能性，其中电路1604中的开关提供选择性连接以根据输入127处的斩波输入信号而交换电路1604中的两个差分对的正(+)输入及负(-)输入。
图18展示用以将4位ΣΔ代码提供到分段式DAC电路100中的内插DAC 126的实例性SDM电路136及动态元件匹配(DEM)，且图19展示图解说明一个实例性SDM 136的操作的噪声成形模型1900。在一个实例中，校准组件135将调制器代码SDCODE提供到SDM 136的输入1902。在一个实例中，输入1902为被提供到求和器组件1904的8位输入。求和器组件1904的输出将输入提供到量化器1906。量化器的输出连接到SDM输出及内插DAC 126的输入130以提供N位内插代码ICODE。从图18的简化示意图省略图1中的多路复用器140。在一个实例中，内插代码ICODE为4位数字信号，但可在其它实例中实施N的其它值。通过第二求和器组件1908而将量化器输出代码ICODE从求和器组件1904的输出减去以将输入提供到延迟单元1910。通过第一求和器组件1904而将延迟单元输出添加到调制器代码SDCODE。在此实例中，SDM 136基于N位第二子字ISB及第三子字LSB而递送N位内插代码，其中N小于I+L。
将去往第一求和器组件1904的输入标记为“X”，且将第一求和器组件1904的输出标记为“U”。另外，在图19中，将量化器输出标记为“Y”且将延迟输入标记为“-Q”。SDM 136进行操作以对所接收调制器代码SDCODE(例如，在一个实例中，8个位)进行调制，其中量化器1906将输出代码作为输入提供到内插DAC 126。通过以下公式图解说明SDM 136的操作：
U(n)＝X(n)-Q(n-1)。
Q(n)＝Y(n)-U(n)。
Y(n)＝X(n)-Q(n-1)+Q(n)＝X(n)+Q(n)-Q(n-1)。
Q(n)-Q(n-1)＝(1-Z-1)*Q。
Y＝X+(1-Z-1}*Q。
图20展示包含实例性信号波形2002的图形2000，所述实例性信号波形展示分段式DAC 100的特定实施方案中的随时间而变的斩波信号。在所图解说明实例中，斩波信号用于控制对两个开关S1及S2中的一者的交替选择以便通过交替选择两个电路组件或元件中的一者而执行动态元件匹配。举例来说，图4中的MSB电阻器DAC 120在输入124处接收斩波信号且用于根据所述信号而选择性地从一或多对开关进行切换，其中图20图解说明针对斩波信号的实例性50％工作循环信号波形2002。在此实例中，斩波频率为图形2000中所展示的切换周期T的倒数。斩波信号还可或替代地用于内插DAC 126(例如，图17)中的斩波功能，其中信号波形2002可应用于输入127。
图21展示分段式DAC中的实例性校准。在一个实例中，所述校准以+/-1/4校准步长实现INL<+/-1LSB，以及DNL<+/-1LSB及+/-32LSB校准范围。在一个实例中，使用16位DACLSB-Vref/216，校准存储器要求针对MSB校准为8x 9个位的存储器108、针对ISB校准为16x 7个位的存储器。针对16位分段式DAC电路100，所述校准在+/-32位校准范围内使用1/4LSB校准步长，其中校准LSB_calibration＝Vref/218＝LSB_dac 16/4。校准代码范围为+/-128，且DAC_ISB为从dac<7:4>解码的温度计。在以下表1中展示实例性校准数据集合：
表1
Figure GDA0002284926450000131
图22到24图解说明分段式DAC中的实例性斩波器功能性。图22图解说明将斩波信号应用于电阻器DAC 124，从而在电阻器DAC 120的输出与内插DAC 126之间交换第一模拟输出信号线122的互连。在图22中，在输入124处将斩波信号提供到电阻器DAC 120以对被提供到内插DAC 126的输入的VH及VL信号进行切换。在图23中，将斩波信号提供到内插DAC电路126的电阻器DAC输入124及斩波器输入127以对被提供到内插DAC电路的VH及VL信号进行切换。图22及23的实例提供电阻器DAC斩波。图24展示包含斩波器放大器电路2400的另一实例，所述斩波器放大器电路将第一信号及第二信号提供到内插DAC 126的输入。
现在参考图25到45，图25展示DAC校准方法或过程2500。方法2500为DAC电路提供校准，所述DAC电路对K位数字输入信号(例如，上文CODE)进行转换，所述K位数字输入信号包含M位第一子字MSB(其包含数字输入信号的最高有效位)、I位第二子字ISB及L位第三子字LSB(其包含数字输入信号的最低有效位)。在一个实例中，在分段式DAC电路100的制造期间实施方法2500。此外，与传统校准过程相比，校准方法2500在校准存储器利用及校准时间方面提供显著优点。图26展示传统校准方法2600，其包含在2610处测量DAC系统的INL及DNL、在2622处修整校准DAC、在2620处校准DAC并将校准代码记录于存储器中以及在2630处在校准之后测量DAC INL及DNL。相比来说，所图解说明方法2500不需要修整校准DAC，且可使用明显比传统技术少的校准存储器来实施。
方法2500包含在2502处测量DAC输出电压，包含测量电阻器DAC的输出电压以获得第一子字的对应值集合、测量内插DAC的输出电压以获得第二子字的对应值集合及测量SDM的输出电压以获得对应第三子字值集合。在2510处，所述方法包含基于所测量输出电压而计算输出电压值。在2520处，所述方法针对电阻器DAC、内插DAC及SDM提供计算校准代码，以及基于校准代码而针对DAC电路计算并存储K位校准代码。此后在2530处，所述方法包含计算经校准DAC INL及DNL。图27到29展示图25的校准方法2500中的实例性MSB、ISB及LSB测量。
在如上文所描述的16位分段式DAC电路100(包含M＝8位第一子字MSB、I＝4位第二子字ISB及L＝4位第三子字LSB)的上下文中描述方法2500，但方法2500可结合针对M、I及/或L具有其它值的其它分段式DAC系统的校准来使用。在此实例中，在2502处的输出电压测量包含在2504处测量M位电阻器DAC 120的M+1个输出电压VH_MSB、VL_MSB以获得第一子字MSB的对应M+1个值集合。在所图解说明实例中，第一子字MSB的M+1个值集合包含其中所有位被设定为0的第一集合以及其中仅单个位被设定为1的M个值。图27展示在2504处的操作的一个实例，包含第一子字b<15:8>的M+1个值以及对应VH及VL所测量电压的实例性集合2704。如图27中所见，针对在2504处的测量仅需要评估第一子字MSB的九个值。与分段式DAC系统的常规电阻器梯DAC相比，此明显节省测量时间。
方法2500在2506处以测量I位内插DAC 126的2I(＝16)个输出电压VOUT_ia_ISB以获得第二子字ISB的对应2I个唯一值集合而继续进行。图28展示2506处的处理的实例，包含4位第二子字(dac<7:4>)的所有16个唯一值以及对应所测量电压VOUT_ia_ISB的实例性集合。所述测量进一步包含在2508处测量L位ΣΔ调制器SDM 136的2L个输出电压Vout_sd以获得第三子字LSB的对应2L个唯一值集合。图29展示2508处的处理的实例，包含4位第三子字LSB(dac<3:0>)的所有16个唯一值以及对应所测量电压Vout_sd的集合。
方法2500在图25中的2512处继续进行，包含基于所测量输出电压VH_MSB、VL_MSB、VOUT_ia_ISB及Vout_sd而计算K位输出电压值DAC Vout。图30展示2512处的处理的实例，包含在2512-1处使用公式3001计算8位MSB DAC输出电压，以及在2512-2处使用公式3002计算8位MSB DAC+4位ISB输出电压，及使用所图解说明公式3003计算包含8位MSB+4位ISB+4位LSB输出的16位输出电压。
图25中的方法2500还包含基于在2512处计算的K位输出电压值DAC Vout而在2514处计算积分非线性值INL及微分非线性值DNL。图31展示在校准方法2500的一个实例性实施方案中的2514处对16位DAC的DNL及INL性能进行的实例性计算3102。图32提供展示DNL性能曲线3202的图形3200，且图33提供展示在2514处使用图31的计算3102所计算的INL性能曲线3302的图形3300。
在图25中继续进行，在一个实例中，2520处的处理包含分别在2522、2524及2526处计算电阻器DAC 120、内插DAC 126及SDM 136的校准代码CAL_MSB、CAL_ISB、CAL_LSB。图34图解说明2520处的处理的实例，包含计算公式3402。此实例包含在2522处根据以下公式计算8位MSB校准代码code_8_bits_MSB：code_8_bits_MSB＝(VH-VL_ideal)/(0.25*lsb)(针对ISB＝VRFF/216)。图34图解说明第一子字MSB(dac<15:8>)的M+1个值的实例性集合，连同对应VH及VL所测量值及偏移值(VH-VL_ideal)。在一个实例性实施方案中，图34中的表3402展示所计算8位MSB校准代码。
在图25中的2524处，方法2500包含根据以下公式计算4位ISB校准代码“code_8_bits_ISB”：code_8_bits_ISB＝(Vout_ia_ISB-Vout_ia_ISB_ideal)/(0.25*lsb)。图35展示在图25的2524处的处理的一个实例性实施方案中的实例性计算3502及所得实例性4位ISP校准代码值。
方法2500还包含在2526处基于电阻器DAC 120、内插DAC 126及SDM 136的校准代码CAL_MSB、CAL_ISB、CAL_LSB而计算DAC电路100的K位校准代码。图36展示在2526处的处理的一个实施方案中的实例性计算3602及所得4位所计算LSB校准代码3604。接着在图25中的2528处将K位校准代码存储于校准存储器108中。图37图解说明在2528处的实例性处理计算3702，其中可重复算法以计算16位DAC校准代码。可接着在2530处计算经校准16位DAC INL及DNL值以完成图25的过程2500。
现在参考图38到45，图38提供图形3800，其展示从校准存储器108(图1)的数据输出132提供的针对被提供到存储器108的第一地址输入ADDR的实例性8位第一子字MSB及被提供到存储器108的第二地址输入ADDR2的4位第二子字ISB的实例性校准代码曲线3802(CAL CODE)。曲线3802图解说明一个实例性分段式DAC电路100中的实例性错误代码Error_codei的值。图39提供图形3900，其展示在分段式DAC 100的校准之后的实例性DNL曲线3902。图40展示具有校准后INL曲线4002的图形4000。特定实施方案以+/-1/4LSB校准步长在一定校准范围内提供+/-1LSB内的INL及DNL性能。
图41到45进一步图解说明实例性线性性能曲线，其演示斩波器功能性的效应。图41提供图形4100，其展示针对实例性电阻器DAC 120的DNL曲线4102以及展示针对不具有失配的理想电阻器梯的性能的曲线4104，所述实例性电阻器DAC对于电阻器DAC 120中的具有1.5％失配的电阻梯电路不实施任何斩波器功能性。图42包含具有INL曲线4202的图形4200，所述INL曲线针对具有1.5％失配且不实施斩波器功能性的电阻器DAC电阻梯电路。图42还展示针对不具有失配且不具有电阻器DAC斩波器功能的理想电阻器梯的曲线4204。图43提供图形4300，其展示表示根据图25的方法计算的实例性16位DAC校准代码的曲线4302。在添加DAC斩波器功能性的情况下，线性得以改进，如图44及45中所展示。图44提供图形4400，其展示针对实例性电阻器DAC 120的DNL曲线4402以及展示针对不具有失配的理想电阻器梯的性能的曲线4404，所述实例性电阻器DAC对于电阻器DAC 120中的具有1.5％失配的梯电路具有斩波器功能性。图45包含具有INL曲线4502的图形4500，所述INL曲线针对具有1.5％失配且具有斩波器功能性的电阻器DAC电阻梯电路。
以下表2图解说明针对分段式DAC系统的优于传统校准方法的各种比较优点。特定来说，针对16位系统的传统校准方法需要多于256x 9个位的校准存储器来以+/-32LSB范围、1/4LSB步长进行MSB校准，以及需要16x 7个位的存储器来进行ISB校准。
表2
Figure GDA0002284926450000161
Figure GDA0002284926450000171
以上实例仅图解说明本发明的各种方面的数个可能实施例，其中所属领域的技术人员在阅读并理解本说明书及附图之后将即刻联想到等效更改及/或修改。修改在所描述实施例中为可能的，且其它实施例在权利要求书的范围内为可能的。

Claims (20)

1.一种分段式数/模转换器DAC电路，其用以产生表示K位数字输入信号的值的模拟输出信号，所述数字输入信号包含具有整数M个位的第一子字、具有所述数字输入信号的整数I个位的第二子字及具有整数L个位的第三子字，所述M个位包含所述数字输入信号的最高有效位，所述L个位包含所述数字输入信号的最低有效位，其中M、I及L各自大于1，且其中K＝M+I+L，所述分段式DAC电路包括：
电阻器DAC，其用以将所述第一子字转换为表示所述第一子字的值的第一模拟输出信号，所述电阻器DAC包含：
第一转换器输出，其用以提供所述第一模拟输出信号，
电阻分压器，其具有用以接收参考电压信号的输入、多个电阻器及多个分接节点，及
第一切换电路，其包含个别地连接于所述分接节点中的对应一者与所述分压器输入之间的多个开关，所述个别开关操作以基于所述第一子字的对应位而选择性地将所述分接节点中的所述对应一者与所述第一转换器输出连接；
内插DAC，其用以基于N位数字内插代码信号而使所述第一模拟输出信号偏移以提供所述模拟输出信号；以及
ΣΔ调制器SDM，其用以对调制器代码进行调制以提供表示所述第二子字及所述第三子字的值的所述N位数字内插代码信号，其中N小于I+L。
2.根据权利要求1所述的DAC电路，其进一步包括：
校准存储器，其用以存储：
校准数据的K x M个位的第一集合，其用于所述第一子字的校准，
校准数据的K x M个位的第二集合，其用于所述第二子字的校准，及
校准数据的K x M个位的第三集合，其用于所述第三子字的校准
所述校准存储器经配置以基于所述数字输入信号而从所述校准数据提供校准代码；以及
校准电路，其经配置以基于以下各项而提供所述调制器代码：
所述校准代码，
以及所述第二子字及所述第三子字。
3.根据权利要求2所述的DAC电路，其中所述电阻器DAC为电阻器-二电阻器R-2R DAC。
4.根据权利要求3所述的DAC电路，其中所述电阻器DAC进一步包括：
电阻有序元件匹配OEM电路，其包含多个OEM电阻器元件集合；
OEM切换电路，其包含多个OEM开关以基于OEM代码而选择性地将所述OEM电阻器元件中的对应一者连接于所述电阻分压器的所述输入与所述第一转换器输出之间；及
热电偶解码器，其用以基于所述第一子字的多个最低有效位而提供所述OEM代码。
5.根据权利要求4所述的DAC电路，其中所述电阻器DAC进一步包括：
电阻斩波器电路，其包含多个斩波器电阻器；及
斩波器切换电路，其包含多个斩波器开关以基于斩波器代码而选择性地将所述斩波器电阻器中的对应一者连接到所述电阻分压器的所述输入。
6.根据权利要求3所述的DAC电路，其中所述电阻器DAC进一步包括：
电阻斩波器电路，其包含多个斩波器电阻器；及
斩波器切换电路，其包含多个斩波器开关以基于斩波器代码而选择性地将所述斩波器电阻器中的对应一者连接到所述电阻分压器的所述输入。
7.根据权利要求2所述的DAC电路，
其中所述电阻器DAC为矩阵DAC，所述矩阵DAC包含配置于具有多个行及多个列的电阻器矩阵中的所述多个电阻器；
其中所述第一切换电路的所述多个开关的第一集合配置于所述矩阵中以沿着所述矩阵的对应行线基于切换控制信号的第一集合中的一者而选择性地将所述分接节点中的对应一者与所述矩阵的对应列线连接；
其中所述第一切换电路的所述多个开关的第二集合配置于所述矩阵中以基于切换控制信号的第二集合中的对应一者而选择性地将所述行线中的对应一者连接到所述第一转换器输出；
其中所述电阻器DAC进一步包括：
第一解码器，其用以基于所述第一子字的最高有效位集合而提供切换控制信号的所述第一集合，及
第二解码器，其用以基于所述第一子字的最低有效位集合而提供切换控制信号的所述第二集合。
8.根据权利要求2所述的DAC电路，其中分压器电路(804)为包含整数2M个电阻器的电阻器梯电路，所述整数2M个电阻器彼此串联连接以在所述电阻器中的邻近者之间界定所述分接节点。
9.根据权利要求8所述的DAC电路，其中所述电阻器DAC进一步包括电阻斩波器电路及多个斩波器开关，所述电阻斩波器电路包含多个斩波器电阻器，所述多个斩波器开关用以基于斩波器代码而选择性地将所述斩波器电阻器中的对应一者连接到所述电阻分压器的所述输入。
10.根据权利要求1所述的DAC电路，其中所述电阻器DAC为电阻器-二电阻器R-2R DAC。
11.根据权利要求1所述的DAC电路，其中所述电阻器DAC进一步包括：
电阻有序元件匹配OEM电路，其包含多个OEM电阻器元件集合；
OEM切换电路，其包含多个OEM开关以基于OEM代码而选择性地将所述OEM电阻器元件中的对应一者连接于所述电阻分压器的所述输入与所述第一转换器输出之间；及
热电偶解码器，其用以基于所述第一子字的多个最低有效位而提供所述OEM代码。
12.根据权利要求1所述的DAC电路，其中所述电阻器DAC进一步包括：
电阻斩波器电路，其包含多个斩波器电阻器；及
斩波器切换电路，其包含多个斩波器开关以基于斩波器代码而选择性地将所述斩波器电阻器中的对应一者连接到所述电阻分压器的所述输入。
13.根据权利要求1所述的DAC电路，
其中所述电阻器DAC为矩阵DAC，所述矩阵DAC包含配置于具有多个行及多个列的电阻器矩阵中的所述多个电阻器；
其中所述第一切换电路的所述多个开关的第一集合配置于所述矩阵中以沿着所述矩阵的对应行线基于切换控制信号的第一集合中的一者而选择性地将所述分接节点中的对应一者与所述矩阵的对应列线连接；
其中所述第一切换电路的所述多个开关的第二集合配置于所述矩阵中以基于切换控制信号的第二集合中的对应一者而选择性地将所述行线中的对应一者连接到所述第一转换器输出；
其中所述电阻器DAC进一步包括：
第一解码器，其用以基于所述第一子字的最高有效位集合而提供切换控制信号的所述第一集合，及
第二解码器，其用以基于所述第一子字的最低有效位集合而提供切换控制信号的所述第二集合。
14.根据权利要求1所述的DAC电路，其中分压器电路(804)为包含整数M-1个电阻器的电阻器梯电路，所述整数M-1个电阻器彼此串联连接以在所述电阻器中的邻近者之间界定所述分接节点。
15.根据权利要求1所述的DAC电路，其进一步包括多路复用器，所述多路复用器包含：
第一N位输入，其经连接以接收来自所述SDM的N位数字代码信号；
第二N位输入，其用以接收所述第三子字；及
输出，其用以基于控制信号而将所述N位数字内插代码信号作为来自所述SDM的所述N位数字代码信号或所述第三子字来提供到所述内插DAC。
16.一种分段式数/模转换器DAC电路，其用以产生表示K位数字输入信号的值的模拟输出信号，所述数字输入信号包含具有整数M个位的第一子字及具有整数L个位的第二子字，所述M个位包含所述数字输入信号的最高有效位，所述L个位包含所述数字输入信号的最低有效位，其中M及L各自大于1，且其中K＝M+L，所述分段式DAC电路包括：
电阻器DAC，其用以将所述第一子字转换为表示所述第一子字的值的第一模拟输出信号，所述电阻器DAC包含：
第一转换器输出，其用以提供所述第一模拟输出信号，
电阻分压器，其具有用以接收参考电压信号的输入、多个电阻器及多个分接节点，
第一切换电路，其包含个别地连接于所述分接节点中的对应一者与所述分压器输入之间的多个开关，所述个别开关操作以基于所述第一子字的对应位而选择性地将所述分接节点中的所述对应一者与所述第一转换器输出连接，
电阻有序元件匹配OEM电路，其包含多个OEM电阻器元件集合，
OEM切换电路，其包含多个OEM开关以基于OEM代码而选择性地将所述OEM电阻器元件中的对应一者连接于所述电阻分压器的所述输入与所述第一转换器输出之间；及
热电偶解码器，其用以基于所述第一子字的多个最低有效位而提供所述OEM代码，
电阻斩波器电路，其包含多个斩波器电阻器，及
斩波器切换电路，其包含多个斩波器开关以基于斩波器代码而选择性地将所述斩波器电阻器中的对应一者连接到所述电阻分压器的所述输入；以及
内插DAC，其用以基于所述第二子字而使所述第一模拟输出信号偏移以提供所述模拟输出信号。
17.根据权利要求16所述的DAC电路，其中所述电阻器DAC为电阻器-二电阻器R-2RDAC。
18.一种用以校准数/模转换器DAC电路以用于转换K位数字输入信号的方法，所述数字输入信号包含M位第一子字、I位第二子字及L位第三子字，所述M位第一子字包含所述数字输入信号的最高有效位，所述L位第三子字包含所述数字输入信号的最低有效位，M、I及L各自大于1，其中K＝M+I+L，所述方法包括：
测量M位电阻器DAC的M+1个输出电压以获得所述第一子字的对应M+1个值集合，所述第一子字的所述M+1个值集合包含其中所有位被设定为0的第一集合以及其中仅单个位被设定为1的M个值；
测量I位内插DAC的2I个输出电压以获得所述第二子字的对应2I个唯一值集合；
测量L位ΣΔ调制器SDM的2L个输出电压以获得所述第三子字的对应2L个唯一值集合；
基于所测量输出电压而计算K位输出电压值；
计算所述电阻器DAC、所述内插DAC及所述SDM的校准代码；
基于所述电阻器DAC、所述内插DAC及所述SDM的所述校准代码而计算所述DAC电路的K位校准代码；及
将所述K位校准代码存储于存储器中。
19.根据权利要求18所述的方法，其进一步包括基于所述K位输出电压值而计算K位DAC电路的积分非线性INL值及微分非线性DNL值。
20.根据权利要求19所述的方法，其进一步包括基于所述K位校准代码而计算所述K位DAC电路的经校准INL值及经校准DNL值。
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