JPH04361428A - アナログ−ディジタル変換器及びアナログ−ディジタル変換の線型化処理方法 - Google Patents

アナログ−ディジタル変換器及びアナログ−ディジタル変換の線型化処理方法

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JPH04361428A JP3311043A JP31104391A JPH04361428A JP H04361428 A JPH04361428 A JP H04361428A JP 3311043 A JP3311043 A JP 3311043A JP 31104391 A JP31104391 A JP 31104391A JP H04361428 A JPH04361428 A JP H04361428A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル信号の処理、
特にアナログ信号を前記アナログ信号のディジタル表示
として変換するための処理方法および回路に関するもの
である。
【０００２】
【従来の技術】ディジタル信号プロセッシング（ＤＳＰ
）のシステムは一般的にアナログ正の域から入力リンク
としてＡ／Ｄ変換器をもっている。アナログ−ディジタ
ル（即ち“Ａ／Ｄ”）変換器は常に入力レベルに根拠し
て所定のディジタル信号を提供するものとみなされる。 一定のピーク−ピーク入力（Ｖｐｐ）に対してＡ／Ｄ変
換器はその出力ポートで一定数の符号を発生させる。結
果的にＡ／Ｄ変換器の入力−出力の線型性は大変に重要
である。
【０００３】現在、入手可能な高価のＡ／Ｄ変換器は一
つ以上の線型性の制御装置をもっている。このような制
御装置は使用者が一定の入力レベルに対する出力を調整
（例えば各々５０％、または２５％と７５％）すること
ができるようにして線型出力を得るようにしてやる。し
かし、よく中間の入力レベルで非線型性が多少存在する
。
【０００４】映像信号用製品のような大量生産性のアナ
ログ−ディジタル変換器を使用する商業用の消費財機器
の場合、アナログ−ディジタル変換器の非線型性を制御
するのは必需的である。例えば、ゴースト除去回路にお
いて、ゴーストパラメータは一定の領域からの転移から
算出することができるが、実例を見ると垂直同期信号（
−４０乃至０　　ＩＲＥ）、または０→７０　　ＩＲＥ
放送テレビジョン（即ち、ＢＴＡ）信号である。では、
全体−４０乃至約１２０　　ＩＲＥ映像信号はこのパラ
メータに根拠して“ゴースト除去”される。したがって
、もっと信頼性のあるゴースト除去の性能のためには信
号の“推定された”線型性は大変に重要である。
【０００５】アナログ−ディジタル変換器から特定の出
力特性を得ようとする他の発明者の従来の努力は二つの
各その異なる接近法から成されている。その中の一つの
接近法は調整可能な利得および位相段階を包含するよう
に考案された高価な高品質のアナログ−ディジタル変換
器を使用した。これらのものの使用の前に、各調整が可
能な段階は必需的に最適の出力特性を提供するように“
同調”させなければならなかった。変換器の価格および
そのような調整に消耗される時間は一番目の接近法に付
随された二つの問題点である。結果的に、そのような変
換器の使用は注文を受ける高価な用途にのみ制限される
。
【０００６】キムラ（Ｋｉｍｕｒａ）　の米国特許第４
，７６４，７５１号に記述されているような二番目の接
近法はルックアップテーブルに記憶された補償ディジタ
ル値を得るために非線型アナログ−ディジタル変換回路
からの出力信号“Ｚ”を直線変換データが保有されるル
ックアップテーブルの記憶装置に適用することによって
特定の非線型（例えば、代数的）特性を示す変換を提供
する。 変換回路に適用されたアナログ信号の利得およびオフセ
ットを調整するためにいろんな段階が非線型アナログ−
ディジタル変換回路の入力ポートに結合される。しかし
、このような接近法は非線型アナログ−ディジタル変換
器の変換特性データの測定、定規化および曲線−調整段
階の部分として起点でおよび最大の出力値（例えば、２
Ｎ　−１）での変換特性データの曲線の較正、および基
準データおよび変換特性データについて入力信号のレベ
ルに相応する補償ディジタル値の算出が要求される。結
果的に、この接近法は必需的にオフセットおよび利得調
整段階に対する依存性、特殊化されたディジタル−アナ
ログ変換器の使用、および変換器の変換特性データの測
定が要求されるので、大量生産性のアナログ−ディジタ
ル変換器に使用するには不適合である。
【０００７】その上に、この接近法は変換範囲の二つの
極限に対する中間値で線型ディジタル−アナログ変換器
による変換の線型性を改善する問題を認知も言及もして
いない。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的はアナログのディジタル変換を遂行するための改善
された処理方法および回路を提供するものである。
【０００９】本発明のまた他の目的はアナログ信号のデ
ィジタル信号としての変換における向上された線型性度
を示す処理方法および回路を提供するものである。
【００１０】本発明のまた他の目的は大量生産されたア
ナログ−ディジタル変換器の線型性における偏差を低廉
に補正することに適合な処理方法および回路を提供する
ものである。
【００１１】本発明のまた他の目的はオフセット、利得
および位相調整とは独立的にディジタル−アナログ変換
が向上された入力−出力の線型性を特徴とする処理方法
および回路を提供するものである。
【００１２】
【課題を解決するための手段】前記および其他の目的は
アナログ−ディジタル変換器とディジタル信号プロセス
のシステムとの間に介在された線型化データ値が記憶さ
れた記憶装置を使用する処理方法および回路によって達
成される。１０段階ＩＲＥ段階波のような既知のアナロ
グ試験信号は、プログラミング段階がアナログ−ディジ
タル変換器によって発生された臨時ディジタル信号と記
憶装置に記憶された線型ディジタル値の相応するアドレ
スとの間の一致性を確立するための各段階で既知のアナ
ログ信号の振幅に対するディジタル値を記憶装置に適用
する間、ディジタル−アナログ変換器の入力ポートに増
分的に印加される。線型ディジタル値に対する相応する
アドレスが記憶装置内に一応記憶されると、プログラミ
ング段階は除去され、順次的に結合されたアナログ−デ
ィジタル変換器と記憶装置は変換器に適用されたアナロ
グ信号と記憶装置から出るディジタル値の間のより優秀
な線型性を提供するであろう。
【００１３】本発明のより完全な理解およびそれに付随
される多数の利点は添付された図面と共にする次の詳細
な説明により更によく理解されるであろう。図面におけ
る同じ数字は同一または類似な構成部分を示す。
【００１４】
【実施例】いま、図１と関連して、代表的な従来のディ
ジタル信号プロセスのシステムの概略図を示す。そのよ
うなシステムは一般的にアナログ正の域から入力段階と
してアナログ−ディジタル変換器をもっている。図１の
システムにおいてはアナログ信号は利得調整段階、直流
オフセット調整段階およびクランプを包含した入力回路
１０の入力ポートに適用される。入力回路１０によって
伝送されたアナログクロックＶｃは標本化クロックＶｃ
によって制御されたアナログ−ディジタル変換器１２の
入力ポートに適用されてディジタルデータプロセスシス
テムＤＳＰ２０としての“Ｎ”ビットデータパス１４の
上にディジタルデータＶｄを提供する。では、図４と関
連して、変換器１２によって発生された補正されなかっ
たディジタルデータＶｄを“直線型Ａ／Ｄ変換器の出力
”と表記された直線に対して比較して見ると、ディジタ
ルデータＶｄは変換器１２の変換範囲にわたって殆ど連
続的に変換器１２の入力ポートに適用されたＡ／Ｄ入力
アナログ信号Ｖｉと変換器１２によって発生されたディ
ジタルデータＶｄとの間の望ましい直線型の関係から外
れていることを知り得る。
【００１５】本発明の原理による線型化アナログ−ディ
ジタル出力に関する大変に単純な回路は図２に示されて
いる。図１に示したように、入力回路１０によって伝送
されたアナログ信号はＶｉ標準化クロック信号Ｖｃによ
って制御されたアナログ−ディジタル変換器１２の入力
ポートに印加されてディジタルデータＶｄが“Ｎ”ビッ
トデータバス１４の上に提供される。
【００１６】例えば、ディジタル値の巡覧表を記憶して
いるプログラム可能な読出し専用メモリー（即ち、“Ｐ
ＲＯＭ”　）のようなアナログ−ディジタル線型化記憶
装置１６はバス１４に結合されてディジタルデータＶｄ
を受信し、ルックアップテーブルからの線型ディジタル
値を“Ｎ”ビットデータバス１８をへてディジタルデー
タプロセスシステムＤＳＰ２０に提供することによって
ディジタルデータＶｄに応答する。
【００１７】マイクロプロセッサー２２は変換器１２の
出力ポートと記憶装置１６の入力ポートとの間にバス１
４をへて臨時に結合されてディジタル値ｖｔの表が包含
されたプログラミング記憶装置２４とバス１４との間の
スイッチとして作用することができる。
【００１８】１０段階ＩＲＥ段階波信号のような既知の
試験信号は図３に示すように、入力回路１０に適用され
るアナログ入力信号として使用されることができる。そ
のような例においてはプログラミング記憶装置２４に記
憶された線型ディジタル値（Ｖｔ）は既知の試験信号の
全範囲にわたって各段階における既知の試験信号の振幅
のような特性に正確し信頼性のある関係を提供する。図
３のグラフの横座標に沿って表示したＩＲＥ領域は試験
信号から獲得されたレベル間の出力範囲として定義され
る。ＡおよびＢは入力レベルに関するＫ番目の領域また
はＶｋ　乃至Ｖｋ＋１　の区間を定義したアナログ−デ
ィジタル出力値である。ＡＴ　およびＢＴ　は同一領域
に対する相応する補正（線型）値である。では、非線型
Ａ／Ｄのディジタル値Ｙに対する補正値ＡＴ　は次のよ
うに算出することができる。
【００１９】 　　　　ＹＴ＝ＡＴ　＋〔（ＢＴ　−ＡＴ　）〕＊〔（
ｙ−Ａ）÷（Ｂ−Ａ）〕…（１）　　　　　　　　＝〔
ＡＴ　−〔（ＢＴ　−ＡＴ　）÷（Ｂ−Ａ）〕＊Ａ〕＋
〔（ＢＴ　−ＡＴ　）　　　　　　　　　　÷（Ｂ−Ａ
）〕＊ｙ　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　…（２）　　　　　　　　
＝ＣＫ　＋ＤＫ　＊ｙ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　…（
３）前記におけるＣＫ　およびＤＫ　は相応する理論的
なアナログ−ディジタル出力値ＡＴ　およびＢＴ　を有
する一定のＡ／Ｄ装置のＡおよびＢの測定値からＫ番目
の領域について算出したパラメータである。
【００２０】１０段階ＩＲＥ段階波信号のような既知の
試験信号から生じたアナログ−ディジタル出力は、例え
ば９ビットアナログ−ディジタル変換器１２の場合、基
本利得および直流オフセットは０乃至＋Ｖｐｐ信号入力
として入力回路１０内で調整された後にマイクロプロセ
ッサー２２にゲートされる。従って、アナログ−ディジ
タル出力ディジタル値はオフセット２補数で−２５６乃
至２５６に２Ｎ　（このときＮ＝９）範囲内で変動され
るであろう。マイクロプロセッサー２２は既知のＩＲＥ
レベルの場合、プログラミング記憶装置２４内に記憶さ
れたルックアップテーブルから眞ディジタル値Ｖｔを得
る。ＩＲＥ段階波試験信号の振幅のこのレベル各々に対
する補正ディジタル値は指定されたアナログ−ディジタ
ル装置について知られており、プログラミング記憶装置
２４内のルックアップテーブル内に記憶されている。各
レベルのＩＲＥ段階波の試験信号の入力回路１０にこの
適用に応答して、マイクロプロセッサー２２はプログラ
ミング記憶装置２４からの相応する眞ディジタル値Ｖｔ
を判読し前記眞ディジタル値を線型化記憶装置１６のル
ックアップテーブルに記憶し、このとき線型化記憶装置
１６内に記憶された各々の眞ディジタル値のアドレスは
変換器１２によって発生された相応する補正されなかっ
たディジタルデータＶｄである。マイクロプロセッサー
２２はＶＫ　乃至ＶＫ＋１　段階について図５に示すよ
うに、分析的に入力信号の段階間の値を測定するように
プログラムされる。
【００２１】変換器１２の範囲にわたってすべての眞デ
ィジタル値は各レベルの既知の試験信号の入力に応答し
て変換器１２によって発生されたディジタルデータＶｄ
の値に相応するアドレスで線型化記憶装置１６の巡覧表
内に記憶された後に、マイクロプロセッサー２２および
プログラミング記憶装置２４は除去された回路１０、変
換器１２および線型化記憶装置１６が包含された線型ア
ナログ−ディジタル変換器は変換器１２の全範囲にわた
って入力アナログ信号Ｖｉの振幅と同じ特性と線型関係
を示すディジタル値ＶＯ　を正確に発生することができ
る。したがって、大量生産性のアナログ−ディジタル変
換器１２に本質的な入力−出力の非線型性は単純に読出
し専用記憶装置（即ち、“ＲＯＭ”）１６をへて適切な
マッピングを発生させることによって容易・低廉に除去
されるとか相当に減少されることができる。
【００２２】図６，図７，図８および図９に記述された
図表はＴＲＷ９ビットアナログ−ディジタル変換器の評
価装置（Ｍｏｄｅｌ　Ｎｏ．　ＴＤＣ　１０２０ＥＩＣ
）について作成したものである。
【００２３】図６は前述の本発明の原理により構成され
た一実施例から獲得された実際的および理論的な応答に
関する２座標の図解を提供したものである一方、拡大さ
れた２座標の図解を示す図７，図８および図９は図６の
図解に記述された値の隣接部分の細部に関する拡大説明
を提供したものである。図６，図７，図８および図９の
図表はアナログ−ディジタル出力ＶＯ　（断読線に図示
）および上述の概念を使用した補正値（実線に図示）を
示す。拡大図は非線型性が全ディジタル化の範囲にわた
って実質的に除去されることができることを明白にして
いる。
【図面の簡単な説明】
【図１】アナログ−ディジタル変換器の通常的な応用例
を図示する概略的な構成図である。
【図２】本発明の原理により構成されたアナログ−ディ
ジタル変換器の計略的な構成図である。
【図３】１０段階ＩＲＥ段階波信号の図表である。
【図４】代表的な常用アナログ−ディジタル変換器で示
す線型性度における偏差を図示する２座標の図表である
。
【図５】本発明の原理によるアナログ−ディジタル変換
を遂行するための方法の一実施例態様に関する２座標の
図解である。
【図６】本発明の原理により構成された一実施例によっ
て導出される実際的および理論的な応答に関する２座標
の図解である。
【図７】図６の図解に図示された値の隣接部分の細部を
拡大説明した２座標の図解である。
【図８】図６の図解に図示された値の隣接部分の細部を
拡大説明した２座標の図解である。
【図９】図６の図解に図示された値の隣接部分の細部を
拡大説明した２座標の図解である。
【符号の説明】
１０　　入力回路 １２　　変換器 １４　　バス １６　　記憶装置 １８　　“Ｎ”ビットデータバス ２０　　ディジタルデータプロセスシステム２２　　マ
イクロプロセッサー ２４　　プログラミング記憶装置

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】　　アナログ信号の多数の相応する連続間
    隔の振幅を前記アナログ信号の前記連続間隔の第１ディ
    ジタル値の表示として変換するための手段、および多数
    の第２ディジタル値を多数のアドレス中の各々の相応す
    るものに記憶するとともに（ここで、前記多数のアドレ
    スは前記多数の第１ディジタル値の特定アドレスに相応
    し、前記多数の第２ディジタル値は所定の範囲を超過す
    ると同時に前記範囲にわたって前記アナログ信号の前記
    振幅に対して線型関係を示す）、前記多数のアドレスの
    相応するものに記憶された前記線型値をアドレスするこ
    とによって前記第１ディジタル値の受信に応答するため
    の手段を少なくとも具備するアナログ−ディジタル変換
    器。
  2. 【請求項２】　　前記多数の第２ディジタル値を提供す
    るための手段、および前記変換手段と前記記憶手段との
    間に連結可能な手段として、前記第１ディジタル値に相
    応するアドレスで前記多数の第２ディジタル値を前記記
    憶手段として判読してやることによって既知値の前記振
    幅を示す試験信号が前記アナログ信号として前記変換手
    段に適用されることに応答するための手段を更に具備し
    たことを特徴とする請求項１に記載の変換器。
  3. 【請求項３】　　アナログ信号の多数の連続間隔の特性
    を前記アナログ信号の前記連続間隔を示す第１ディジタ
    ル値に変換するための手段、および、前記第１ディジタ
    ル値を受信するために前記変換手段に結合させた手段と
    して、多数の第２ディジタル値を多数のアドレス中の各
    々の相応値に記憶させるとともに（ここで、前記多数の
    第２ディジタル値は範囲を超過して拡張され、前記範囲
    にわたって前記アナログ信号の前記特性に対して線型関
    係を示す）、前記多数のアドレスの相応値に記憶された
    前記線型値を提供することによって前記第１ディジタル
    値の受信に応答するための手段を具備するアナログ−デ
    ィジタル変換器。
  4. 【請求項４】　　前記多数の第２ディジタル値を提供す
    るための手段、および前記変換手段と前記記憶手段との
    間に連結可能な手段として、前記第１ディジタル値に相
    当するアドレスで前記多数の第２ディジタル値を前記記
    憶手段として判読することによって既知値の前記特性を
    示す試験信号が前記アナログ信号として前記変換手段に
    適用されることに応答するための手段を更に具備したこ
    とを特徴とする請求項３に記載の変換器。
  5. 【請求項５】　　前記アナログ信号の振幅を前記第１デ
    ィジタル値に変換することによって、前記特性として前
    記振幅に作用する前記変換手段を更に具備したことを特
    徴とする請求項３に記載の変換器。
  6. 【請求項６】　　前記アナログ信号の振幅を前記第１デ
    ィジタル値に変換することによって、前記特性として前
    記振幅に作用する前記変換手段を更に具備したことを特
    徴とする請求項４に記載の変換器。
  7. 【請求項７】　　アナログ信号の多数の連続間隔の特性
    を前記アナログ信号の前記連続間隔を示す第１ディジタ
    ル値に変換する過程と、多数の第２ディジタル値を多数
    の別個のアドレスの各々の相応値に記憶する過程（ここ
    で、前記多数の第２ディジタル値は範囲を超過して拡張
    され、前記範囲にわたって前記アナログ信号の前記特性
    に対して線型関係を示す）と、前記多数の別個のアドレ
    スの相応値に記憶された前記線型値を出力ディジタル信
    号として提供することによって前記第１ディジタル値の
    受信に応答する過程とを具備したことを特徴とするアナ
    ログ信号のディジタル信号としての変換方法。
  8. 【請求項８】　　前記多数の第２ディジタル値を提供す
    る過程と、前記第１ディジタル値に相応するアドレスで
    前記多数の第２ディジタル値を前記記憶手段として判読
    してやることによって、既知値の前記特性を示す試験信
    号が前記アナログ信号として前記変換手段に適用される
    ことに応答する過程とを更に具備したことを特徴とする
    請求項７に記載の方法。
  9. 【請求項９】　　前記アナログ信号の振幅を前記第１デ
    ィジタル値に変換することによって、前記特性として前
    記アナログ信号の振幅に作用する過程を更に具備したこ
    とを特徴とする請求項７に記載の方法。
  10. 【請求項１０】　　前記アナログ信号の振幅を前記第１
    ディジタル値に変換することによって、前記特性として
    前記アナログ信号の振幅に作用する前記変換過程を更に
    具備したことを特徴とする請求項８に記載の方法。
JP3311043A 1991-05-24 1991-11-26 アナログ−ディジタル変換器及びアナログ−ディジタル変換の線形化処理方法 Expired - Fee Related JP2795765B2 (ja)

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