WO2013042548A1 - アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法 - Google Patents

アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法 Download PDF

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昊 傘
翔 丸山
正生 堀田
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    • H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors

Definitions

  • the present invention relates to an analog-digital converter and a method for converting an analog signal into a digital signal.
  • the present invention relates to a method of converting an analog signal into a digital signal by a cyclic type and a pipeline type analog-digital converter and a cyclic type and a pipeline type analog-digital converter.
  • an analog-digital converter (hereinafter also referred to as an AD converter) that converts an analog signal into a digital signal is an indispensable element used in many semiconductor devices, and its performance is semiconductor
  • the performance of the entire system mounted on the apparatus is determined.
  • various techniques are known for improving the performance of AD converters.
  • the size can be reduced by adopting the cyclic AD converter shown in Patent Document 1
  • the processing speed can be reduced by adopting the pipeline AD converter shown in Patent Document 2. Can be fast.
  • FIG. 16A is a diagram showing a 1-bit digital approximation unit (Digital Approximator) 101 used as a basic circuit in a conventional cyclic AD converter and pipelined AD converter.
  • Digital approximation unit 101 a sample and hold unit 102 for generating a sampling signal V s of the input signal V in the sample-and-hold to digital values indicating the comparison result by comparing the sampling signal V s and the threshold V th
  • a comparison unit 103 that outputs Q out and a multiplying digital-to-analog conversion unit that amplifies the sampling signal V s by a factor of two and performs an operation according to the comparison result of the comparison unit 103 to generate a residual signal V res ( Multiplying Digital-Analog Converter (hereinafter also referred to as “MDAC unit”) 104.
  • MDAC unit Multiplying Digital-Analog Converter
  • Threshold V th when AD conversion unipolar code is half the value of the full scale signal V FS of the input signal V in.
  • the threshold value V th corresponds to a direct current (hereinafter also referred to as DC) differential voltage of 0V. Comparing unit 103, when the sampling signal V s is larger than the threshold V th, and outputs a 1, if the sampling signal V s is less than the threshold value V th, configured to output a zero.
  • the MDAC unit 104 performs an operation of amplifying the difference value between the sampling signal V s and the threshold value V th by a factor of two.
  • the sampling signal V s is smaller than the threshold value V th
  • the MDAC unit 104 performs an operation of amplifying the sampling signal V s by a factor of two.
  • FIG. 16B is a diagram illustrating an example of input / output characteristics of the digital approximation unit 101.
  • the horizontal axis represents the input signal V in
  • the vertical axis represents the residual signal V res
  • V FS is the full scale value of the input signal V in and the residual signal V res
  • threshold V th is the half value of the full scale value V FS. Since the input signal Vin is amplified twice in the MDAC unit 104, the slope of the straight line indicating the input / output characteristics of the digital approximation unit 101 is 2.
  • the input signal V in is the larger than the threshold V th, MDAC unit 104 amplifies the value of the difference between the input signal V in and the threshold V th doubled.
  • input and output characteristics of the digital approximation unit 101 have respective linear characteristic in and between the threshold V th - full scale value V FS of 0 to the threshold V th of the input signal V in , the same properties, has the repeating properties at and between the threshold V th - full scale value V FS of 0 to the threshold V th of the input signal V in.
  • FIG. 17A is a diagram illustrating a cyclic AD converter 110 that includes the digital approximation unit 101.
  • the cyclic AD converter 110 includes a multiplexer 111 that selectively outputs an analog input signal V ana and a residual signal V res based on a selection signal S, and a digital approximation unit 101 that receives an output signal of the multiplexer 111.
  • a register 112 which sequentially stores the digital value Q out output from the comparison unit 103, and outputs the digital signal D out.
  • the multiplexer 111 selects the analog input signal V ana only when the digital approximation unit 101 calculates the most significant bit (hereinafter also referred to as MSB), and performs digital approximation when the digital approximation unit 101 calculates bits other than the MSB.
  • the output signal of the unit 101 is selected to form a feedback circuit.
  • FIG. 16C is a diagram illustrating an example of a sequence for generating a 5-bit digital signal using the cyclic AD converter 110.
  • Rods B101 shows the input signal V in input from the outside of the cyclic AD converter 110 via the multiplexer 111.
  • the input signal V in is greater than the threshold V th
  • comparison section 103 of the digital approximation unit 101 outputs 1 as a digital value Q out.
  • MDAC 104 of the digital approximation unit 101 according to the comparison result of the comparison unit 103, by performing the operation for amplifying a difference value between the input signal V in and the threshold V th to twice the residual signal V res Is generated.
  • the residual signal V res generated by the MDAC unit 104 is fed back to the input of the digital approximation unit 101 via the multiplexer 111.
  • a bar B102 indicates the residual signal V res fed back to the input of the digital approximation unit 101 via the multiplexer 111. Since the second bit signal indicated by the bar B102 is smaller than the threshold value Vth , the comparison unit 103 of the digital approximation unit 101 outputs 0 as the digital value Qout .
  • MDAC 104 of the digital approximation unit 101 according to the comparison result of the comparison unit 103, by performing the operation for amplifying an input signal V in is doubled to generate a residual signal V res.
  • Rod B103 is a feedback signal of the residual signal V res the second bit corresponds to the input signal V in the third bit.
  • MDAC unit 104 similarly comparing unit 103 generates the digital signal according to the comparison result of the comparison unit 103, MDAC unit 104 generates a residual signal V res used as the next stage of the input signal V in. As a result, in the example shown in FIG. 16 (c), thereby obtaining a digital signal D out of (10101).
  • Figure 16 (d) is, and FIG. 16 (c) and is not the 2.0 signal amplification degree of the MDAC 104 similar input signal V in, if you type in a cyclic AD converter 110 is 2.1 It is a figure which shows the sequence of. Although the same input signal Vin as that in FIG. 16C is input, in FIG. 16D, the lower 2 bits corresponding to the shaded bars B204 and B205 are erroneously converted, resulting in a digital signal. (10110) is generated. This erroneous conversion is caused by an erroneous operation of the digital approximation unit 101 due to the signal amplification degree being 2.1 instead of 2.0.
  • erroneous conversion may occur in the same manner when there is an offset in the operational amplifier used for signal amplification or when there is a deviation in the threshold voltage Vth .
  • 18A to 18F show examples of AD conversion errors.
  • FIGS. 18A and 18B show examples of generation of miscode due to a shift in threshold voltage Vth . As shown in FIG. 18A, V th becomes larger than half of the full scale value V FS , and the residual signal V res has exceeded the full scale value V FS . Such a miscode occurs.
  • FIGS. 18E and 18F show an example of occurrence of a miscode due to a gain error when the amplification level of the MDAC unit 104 is less than 2.
  • the amplification degree of the MDAC unit 104 when the amplification degree of the MDAC unit 104 is not exactly 2, there is a deviation in the threshold voltage Vth , or there is an offset in the operational amplifier, the conversion error. May occur. For this reason, the amplification degree of the MDAC unit 104 needs to be exactly 2, and V th needs to be V FS / 2, and the offset of the operational amplifier needs to be substantially zero.
  • FIG. 17B is a diagram illustrating the pipelined AD converter 120.
  • the pipelined AD converter 120 includes a plurality of digital approximation units 101 connected in series to an input unit to which an analog input signal Vana is input.
  • a digital signal is generated by successive comparison by forming a feedback circuit with one digital approximation unit 101, whereas a pipeline AD converter 120 is used.
  • differs be used residual signal V res previous stage of the digital approximation unit 101 has generated as the input signal V in the next stage of the digital approximation unit 101.
  • the sequence of generating a digital signal D out from the analog input signal V ana using pipelined AD converter 120 is similar to the cyclic AD converter 110 as shown in FIG.
  • the MDAC unit 104 needs to have an amplification degree of 2 exactly and Vth is set to Vth . It is necessary to make FS / 2, and the offset of the operational amplifier needs to be substantially zero.
  • the ⁇ conversion AD converter will be briefly described below.
  • AD converter as described in Patent Documents 1 and 2 110 the full scale value as V FS, N steps (N bits) for the input signal V in is obtained by AD converting binary codes bi and AD conversion value Is utilized by the expression (1).
  • the ⁇ conversion type AD converter uses the ⁇ expansion shown in Expression (2).
  • the value of ⁇ is a number greater than 1 and less than 2. That is, the ⁇ conversion AD converter is not a digital signal encoded by binary encoding as described in Patent Documents 1 and 2 (hereinafter also referred to as a binary digital signal), and is larger than 1.
  • the digital signal is encoded by ⁇ -adic encoding using a value of ⁇ which is a number smaller than 2 (hereinafter also referred to as ⁇ -adic digital signal).
  • the ⁇ conversion type AD converter when the amplification value ⁇ is shifted and the amplification level exceeds 2, or when the threshold voltage V th is shifted, or when the operational amplifier has an offset, a miscode occurs. There is a fear. For this reason, even when using a ⁇ conversion AD converter, the ⁇ value is selected so that the residual signal multiplied by ⁇ does not protrude from the ⁇ V ref input range due to semiconductor manufacturing variations or changes in the usage environment. Must. In addition, since an error is generated unless an accurate value of the amplification degree ⁇ is converted into a binary number, it is necessary to know the value of the amplification degree ⁇ with high accuracy.
  • FIG. 19 is a diagram illustrating an example of input / output characteristics of a digital approximation unit having a 1.5-bit configuration.
  • the amplification factor and the threshold voltage V th depend on variations in the specifications of the AD converter such as the power supply voltage and the usable temperature range and the manufacturing conditions of the semiconductor device on which the AD converter 1 is mounted. There is a problem that a malfunction such as a miscode may occur due to the deviation of the offset, the offset or the amplification degree, and the deviation and offset of the threshold voltage Vth .
  • a 1.5-bit digital approximation unit there is a problem that the circuit scale becomes large because two comparators are used. Further, the 1.5-bit digital approximation unit can reduce the influence of the shift of the threshold V th and the influence of the offset, but it can prevent the occurrence of a miscode due to a gain error.
  • an amplification unit having a high amplification degree and a capacitor having a high relative accuracy are required regardless of the magnitude of the amplification degree.
  • the manufacturing conditions vary greatly, and it may be difficult to manufacture an amplifying unit having a high amplification degree and a capacitor having a high relative accuracy.
  • the area of the capacitor has to be increased, so that there is a problem that the benefits of miniaturization cannot be obtained.
  • An object of the present invention is to provide an AD converter that solves the above-described problems and has few conversion errors due to variations in manufacturing conditions.
  • the analog-digital converter according to the present invention includes an estimation unit that estimates the value of the amplification degree ⁇ in the MDAC unit. Since the analog-digital converter according to the present invention includes an estimation unit that estimates the value of ⁇ , an error such as a miscode does not occur even if the value of ⁇ varies due to variations in manufacturing conditions. Therefore, in the analog-digital converter according to the present invention, it is not necessary to manufacture an amplifier circuit having the same amplification degree as the designed amplification degree, and it is not necessary to increase the relative accuracy of the capacitor. It is not necessary to have a large capacitor. Therefore, according to the present invention, it is possible to provide a highly accurate AD converter that does not depend on a manufacturing technique.
  • the analog-digital converter according to the present invention preferably determines the number of bits of the digital signal used when estimating the value of ⁇ in consideration of the worst-case resolution in design.
  • the worst case in design can be easily determined by defining and simulating various conditions such as variations in semiconductor device manufacturing conditions. By determining the number of bits of the digital signal to be used when estimating the value of ⁇ using the worst case in the design, sufficient resolution can be obtained even in the worst case in the design, and estimation without redundancy Processing becomes possible.
  • an analog-digital converter is a cyclic analog-digital converter that converts an input analog input signal into a digital signal having a predetermined resolution.
  • a comparison unit that compares the magnitude of the input first analog signal with a threshold value and outputs a digital value indicating the comparison result; amplifies the first analog signal by a factor of ⁇ ;
  • a digital approximation unit including a multiplying digital-to-analog conversion unit that performs a predetermined operation according to the output and outputs a second analog signal;
  • a multiplexer that outputs an analog input signal as the first analog signal when calculating the most significant bit, and outputs the second analog signal as the first analog signal except when calculating the most significant bit;
  • a ⁇ estimation unit for estimating the value of ⁇ , A digital signal output unit that sequentially captures the digital values output by the comparison unit and outputs them as a digital signal based on the estimated ⁇ value; The value of ⁇ is greater than 1 and less than 2.
  • an analog-to-digital converter is a pipelined analog that converts an analog input signal input to an input terminal into a digital signal having a predetermined resolution.
  • a digital converter A comparison unit that compares the magnitude of the input first analog signal with a threshold value and outputs a digital value indicating the comparison result; amplifies the first analog signal by a factor of ⁇ ;
  • a plurality of digital approximation units that perform a predetermined operation and output a second analog signal according to the digital approximation unit, connected in series to the input terminal, and the digital approximation unit of the preceding stage
  • a ⁇ estimation unit that estimates at least one value of ⁇ of the plurality of digital approximation units;
  • a digital signal output unit that sequentially captures the digital values output by the comparison unit and outputs them as a digital signal based on the estimated ⁇ value
  • the ⁇ estimation unit uses two ⁇ -ary digital signals having a predetermined number of bits obtained by converting the same input signal, and the value of ⁇ Estimate
  • the predetermined number of bits of a plurality of ⁇ -adic digital signals used when estimating the ⁇ value is such that the resolution when the ⁇ value is a design worst case value is the predetermined resolution. It is preferably defined to be substantially equal.
  • the number of bits of the digital signal is determined so that a resolution of the estimated ⁇ value is substantially equal to the predetermined resolution.
  • the digital signal output unit outputs the digital signal as a binary digital signal using the estimated value of ⁇ .
  • the analog-digital converter can transmit a binary digital signal instead of a ⁇ -ary digital signal to another device.
  • the ⁇ estimation unit converts an estimation input DC signal that can be converted into two digital signals, a first estimated ⁇ -ary digital signal having a value of the most significant bit of 1, and Converting the second estimated ⁇ -adic digital signal having the most significant bit value of 0 into two digital signals, and minimizing the difference between the first estimated ⁇ -adic digital signal and the second estimated ⁇ -adic digital signal It is preferable to estimate the value of ⁇ . By having such a configuration, the analog-to-digital converter can estimate so that an error in the value of ⁇ is minimized.
  • the ⁇ estimation unit defines, for each ⁇ value, a value related to a power of ⁇ corresponding to a plurality of ⁇ values and a plurality of indices of the ⁇ values. It is preferable to estimate the value of ⁇ using a lookup table. By having such a configuration, the analog-digital converter can reduce the circuit scale of the ⁇ estimation unit.
  • the maximum value of the index defined in the lookup table is such that the resolution when the value of ⁇ is the worst-case value in design is the predetermined resolution. It is preferably defined to be substantially equal.
  • the predetermined calculation is performed by multiplying the first reference signal V ref by a value obtained by subtracting 1 from the value of ⁇ when the magnitude of the first analog signal is smaller than a threshold value.
  • a value obtained by subtracting 1 from the value of ⁇ is added to the second reference signal ⁇ V ref .
  • the multiplied value is preferably added to the value of the first analog signal multiplied by ⁇ .
  • the multiplication type digital-analog conversion unit includes two capacitors having different capacitance values and an operational amplifier connected to the capacitor via a switch.
  • the worst-case value in designing the ⁇ value is less than 2, and the worst-case value of ⁇ is a value close to 2. .
  • the analog-digital converter can reduce the number of bits necessary for estimating the value of ⁇ and is necessary for obtaining a resolution equivalent to that of the binary digital signal. It is possible to reduce the number of bits of a ⁇ -adic digital signal.
  • the ⁇ estimation unit uses two ⁇ -ary digital signals having a predetermined number of bits obtained by converting the same input signal, Estimating the value of ⁇ , It is preferable that the number of the plurality of digital approximation units is defined so that a resolution when the value of ⁇ is a design worst-case value is substantially equal to the predetermined resolution.
  • the ⁇ estimation unit estimates ⁇ values of several digital approximation units that calculate upper bits of the digital signal, and other digital approximation units It is preferable not to estimate the value of ⁇ .
  • the analog-to-digital converter estimates the value of ⁇ only for the higher-order bits that require high accuracy in the value of ⁇ , so that the estimation processing amount can be reduced.
  • a multiplication type digital-to-analog converter having an amplification factor of ⁇ is provided, and the value of the amplification factor ⁇ of the analog-digital converter having a predetermined resolution is estimated.
  • a method Input the same input signal to the analog-digital converter, Converting the input signal into two ⁇ -ary digital signals; Estimating a value of the degree of amplification ⁇ based on the plurality of converted ⁇ -ary digital signals, wherein the value of ⁇ is a value greater than 1 and less than 2.
  • the number of bits of the plurality of ⁇ -ary digital signals to be converted is defined such that the resolution when the value of ⁇ is the worst-case value in design is substantially equal to the predetermined resolution. It is characterized by.
  • the analog-to-digital converter has a look that defines, for each ⁇ value, a value related to the power of ⁇ corresponding to a plurality of ⁇ values and a plurality of exponents of the ⁇ values. Further having an up table, The maximum value of the exponent defined in the lookup table may be defined such that the resolution when the value of ⁇ is the worst-case value in design is substantially equal to the predetermined resolution. preferable.
  • the analog-to-digital converter is a pipeline type in which a plurality of the digital approximation units are connected in series to an input terminal,
  • the number of the digital approximation units is preferably defined such that the resolution when the value of ⁇ is a worst-case value in design is substantially equal to the predetermined resolution.
  • the ⁇ estimation unit for estimating the value of ⁇ since the ⁇ estimation unit for estimating the value of ⁇ is provided, it is possible to provide an AD converter that is less likely to malfunction due to variations in manufacturing conditions.
  • FIG.4 (a). It is a figure which shows the operation
  • FIG. 5 is a diagram showing an equivalent circuit of the circuit shown in FIG. It is a figure which shows an example of the input-output characteristic of a digital approximation part. It is a figure which shows an example of the flow which estimates the value of (beta). It is a figure which shows an example of the estimation of the value of (beta). It is a figure which shows the verification result of the estimation method which concerns on this invention. It is a figure which shows the example of the estimation result by the estimation method which concerns on this invention. It is a figure which shows the characteristic of the AD converter which concerns on this invention. It is a figure which shows schematically the block of the AD converter according to 2nd Embodiment which concerns on this invention.
  • AD converters according to some embodiments of the present invention will be described in detail with reference to FIGS.
  • FIG. 1 is a diagram schematically showing a block of a cyclic AD converter 1 according to the first embodiment of the present invention.
  • the cyclic AD converter 1 includes a digital approximation unit 10, multiplexers 20 and 22, a ⁇ estimation unit 30, and a ⁇ -ary / binary conversion unit 40.
  • the multiplexer 20 is configured to select the analog input signal V ana and the estimation input DC signal V DC input from the ⁇ estimation unit 30 based on the first input selection signal S 1 from the ⁇ estimation unit 30.
  • the multiplexer 22 uses the analog input signal V ana only at the time of AD conversion for the digital approximation unit 10 to obtain the MSB digital code based on the second input selection signal S 2 generated based on the operation sequence by a logic circuit or the like.
  • the input DC signal V DC for estimation is selected, and at the time of AD conversion for obtaining a digital code other than the MSB, the output signal of the digital approximation unit 10 is selected to form a feedback circuit.
  • the cyclic AD converter 1 adds a multiplexer 20 and a ⁇ estimation unit 30 to the conventional cyclic AD converter 110 shown in FIG. The value is changed so that the value can be estimated.
  • Digital approximation unit 10 includes a portion 12 having an analog signal input sample-and-hold to the sample-and-hold function for generating a sampling signal V s, the comparison result by comparing the sampling signal V s and the threshold V th MDAC unit 14 for generating a comparison unit 13 which outputs a digital value Q out, the residual signal V res by performing the operation according to the comparison result of the comparison unit 103 amplifies the sampled signal V s to ⁇ times showing the With.
  • the value of the degree of amplification ⁇ in the MDAC unit 14 is a value larger than 1 and smaller than 2.
  • Comparing unit 13 when the sampling signal V s is larger than the threshold V th, and outputs a 1 as a digital value Q out, when the sampling signal V s is less than the threshold value V th, a 0 as Q out Configured to output.
  • the arithmetic processing in the MDAC unit 14 will be described in detail with reference to FIGS.
  • FIG. 2 is a diagram illustrating an example of a detailed circuit of the MDAC unit 14.
  • the MDAC unit 14 has an input terminal T in for receiving an input signal, an input terminal T cmp for receiving an output signal of the comparison unit 13, an input terminal T deg for receiving a digital value from the ⁇ estimation unit 30, and ⁇ estimation
  • the input terminal T sel that receives the selection signal SEL input from the unit 30 and the output terminal Tres that outputs the calculation result to the multiplexer 22 are provided.
  • the MDAC section 14 includes an operational amplifier 41, capacitors 42a and 42b, switches 43a to 43f, and multiplexers 44 and 45.
  • the MDAC unit 14 switches the switches 43a to 43f in accordance with a desired operation sequence, thereby amplifying the sampling signal V s by ⁇ times and executing an operation according to the comparison result of the comparison unit 103.
  • the switching of the switches 43a to 43f is executed by a logic circuit or the like configured to operate according to a desired operation sequence.
  • the switches 43a to 43f are composed of field effect transistors such as NMOS or CMOS, this can be realized by controlling the on / off operation between the source and the drain by controlling the gate signal.
  • the capacitances of the capacitors 42a and 42b By appropriately selecting the capacitances of the capacitors 42a and 42b, the value of the amplification degree ⁇ of the sampling signal V s is determined.
  • each of the capacitors 42a and 42b is composed of two wiring layers of the semiconductor device and has a capacitance value indicated by C a and C b .
  • the multiplexer 44 selects whether to input any of the reference signals ⁇ V ref based on the signal received from the comparison unit 13.
  • the reference signal + V ref corresponds to the full-scale signal V FS when AD conversion is performed using a unipolar code
  • the reference signal ⁇ V ref corresponds to 0 input.
  • each ⁇ V ref has half the full-scale value.
  • the multiplexer 45 based on the selection signal SEL received from ⁇ estimation unit 30 selects whether to enter one of the input signal Q out of the input signal Q deg or input terminal T cmp input terminal T deg.
  • FIG. 3 is a diagram showing an operation flow of the MDAC unit 14
  • FIGS. 4A to 4 F are diagrams showing an operation sequence of the MDAC unit 14.
  • FIG. 5 is a diagram illustrating an example of input / output characteristics of the digital approximation unit 10.
  • FIG. 4A shows the state of the switch in step S101.
  • the switches 43a, 43c, 43d and 43e are turned on, and the switches 43b and 43f are turned off.
  • the sampling signal V s applied to the input terminal T in capacitors 42a and 42b is charged via the switches 43d and 43e.
  • FIG. 4B is a diagram illustrating an equivalent circuit in the switching state illustrated in FIG.
  • FIG. 4C shows the state of the switch in step S102.
  • the switches 43b, 43c, and 43f are turned on, and the switches 43a, 43d, and 43e are turned off.
  • any of the reference signals ⁇ V ref is applied to the capacitor 42a via the switch 43b.
  • FIG. 4D is a diagram illustrating an equivalent circuit in the switching state illustrated in FIG.
  • FIG. 4E shows the state of the switch in step S103.
  • the switches 43a, 43d, and 43f are turned on, and the switches 43b, 43c, and 43e are turned off.
  • the residual signal V res is applied to the input terminal T in through the multiplexer 22, to recharge the capacitor 42a and 42b via the switch 43d and 43f.
  • the MDAC unit 14 determines whether the processing bit is the least significant bit (hereinafter also referred to as LSB). If the processing bit is not LSB, the MDAC unit 14 returns to step S102 and executes the processing of steps S102 and S103 again. If the processing bit is LSB, the MDAC unit 14 ends the processing.
  • LSB least significant bit
  • a signal applied to the input terminal T in can amplify the ⁇ times.
  • a value that is ⁇ times the residual signal can be obtained from the relationship of equations (4) and (5) based on the law of conservation of charge.
  • FIG. 5 shows an example of input / output characteristics of the digital approximation unit 10.
  • the value of the amplification degree ⁇ is a value larger than 1 and smaller than 2, and therefore, in the specific region V 1 to V h including the threshold value V th , one input It will have two digital values D out for the signal V in. That is, in the regions V 1 to V h , the input signal V in has two digital output signals, that is, a digital output signal whose MSB is 1 and a digital output signal whose MSB is 0.
  • ⁇ estimation unit 30 which is another component of AD converter 1 according to the first embodiment of the present invention.
  • the ⁇ estimation unit 30 has a function of estimating the value of the amplification degree ⁇ in the MDAC unit 14.
  • the value of ⁇ varies from semiconductor device to semiconductor device because the amplification factors of the capacitors 42a and 42b and the operational amplifier 41 vary due to variations in manufacturing conditions.
  • the ⁇ estimation unit 30 is configured by hardware or software having a function of estimating the value of ⁇ or a combination of hardware and software.
  • the ⁇ estimation unit 30 can be configured by a calculation unit composed of a plurality of transistors, a memory that stores software, or a combination of a calculation unit and a memory.
  • FIG. 6 is a diagram illustrating a flow in which the ⁇ estimation unit 30 estimates the value of ⁇ .
  • the ⁇ estimation unit 30 estimates the value of ⁇ by converting the estimation input DC signal V DC into two ⁇ base digital signals whose MSBs are “0” and “1”.
  • the flow in which the ⁇ estimation unit 30 estimates the value of ⁇ will be described in detail.
  • the ⁇ estimation unit 30 appropriately selects the first and second input selection signals S 1 and S 2 input to the multiplexers 20 and 22, respectively, in order to obtain the first estimated digital signal.
  • the estimation input DC signal VDC is input to the digital approximation unit 10.
  • Estimating the input DC signal V DC input is a value included in a range V l ⁇ V h shown in FIG. 5, is a value which has two digital output signals D out for one input signal V in.
  • AD conversion is performed using a bipolar code, it is preferable to use an intermediate voltage V CM of a full-scale input level that is the same level as the threshold value V th as an estimation input DC signal.
  • the intermediate voltage V CM is equal to the DC differential voltage 0V.
  • estimating the input DC signal V DC is inputted from the ⁇ estimation unit 30, rather than from the ⁇ estimation unit 30, for estimating the external circuit of the AD converter 1 input DC signal V DC May be input.
  • the ⁇ estimation unit 30 fixes the MSB determination to “0”, converts the estimation input DC signal into a ⁇ base digital signal, and performs the first estimation.
  • the digital signal b 0n is stored in the ⁇ estimation unit 30. That is, the first estimated digital signal is obtained by converting the estimation input DC signal V DC into a digital signal having an MSB of “0”.
  • the MSB determination is fixed to “0” so that the multiplexer 45 of the MDAC section 14 shown in FIG. 2 outputs the input signal Q deg at the input terminal T deg based on the selection signal SEL received from the ⁇ estimation section 30.
  • the multiplexer 45 is selected so as to output the input signal Q out of the input terminal T cmp as in the normal operation.
  • step S203 the ⁇ estimation unit 30 inputs the DC signal V DC to the digital approximation unit 10 via the multiplexers 20 and 22 in order to obtain the second estimated digital signal.
  • Estimating the input DC signal V DC input at this time is the same signal as the estimated input DC signal V DC at step S201.
  • step S204 the ⁇ estimation unit 30 fixes the MSB determination to “1”, converts the estimation input DC signal V DC into a ⁇ base digital signal, and generates the second estimated digital signal b 1n. It memorize
  • FIG. The MSB determination is fixed to “1” so that the multiplexer 45 of the MDAC section 14 shown in FIG. 2 outputs the input signal Q deg at the input terminal T deg based on the selection signal SEL received from the ⁇ estimation section 30. This can be executed by selecting and executing the MSB calculation with the input level of the input terminal T deg set to “1”. In the operation after the second bit, the multiplexer 45 is selected so as to output the input signal Q out of the input terminal T cmp as in the normal operation.
  • the ⁇ estimation unit 30 determines the difference value e between the first estimated digital signal b 0n and the second estimated digital signal b 1n stored in the ⁇ estimation unit 30.
  • the value of ⁇ that minimizes ( ⁇ ) is calculated.
  • the ⁇ estimation unit 30 By sequentially substituting a plurality of values of ⁇ , the value of ⁇ that minimizes the absolute value of the difference value e ( ⁇ ) between the first and second estimated digital signals b 0n and b 1n is found.
  • the estimation input DC signal V DC is a value of a region having two digital output signals, that is, a digital output signal having an MSB of 1 and a digital output signal having an MSB of 0, and is converted into a first estimated digital signal converted in step S202. Since the signal b 0n and the second estimated digital signal b 1n converted in step S204 are converted from the same estimation input DC signal V DC , the absolute value of e ( ⁇ ) is minimized. The value is estimated to be the desired ⁇ value.
  • FIG. 7 shows an example of the estimation of the value of ⁇ by the ⁇ estimation unit 30.
  • the estimation input DC signal V DC is the intermediate voltage V CM
  • the value of ⁇ is 1.8.
  • b 1n ⁇ -1 + ⁇ -4 + ⁇ -5 + ⁇ -7 + ⁇ -8 + ⁇ -10 + ⁇ -12 + ⁇ -13 + ⁇ -14 + ⁇ -16 + (14) ⁇ -18 + ⁇ -19 It becomes.
  • FIG. 8 is a diagram illustrating a result of verifying a ⁇ value estimation method using the AD converter 1 illustrated in FIG. 1.
  • the set value of the ⁇ value based on the capacitor ratio is 1.9.
  • the open loop gain A of the operational amplifier 41 is set to 100, when the open loop gain A is taken into consideration, the effective ⁇ value ⁇ ′ is It becomes.
  • FIG. 8 as a result of performing a verification by sweeping the value of ⁇ from 1 to 2 with a search step width of 0.0001, it was confirmed that the value of ⁇ was 1.8646.
  • the verification confirmed that the present estimation method is a highly accurate estimation method.
  • the value of ⁇ is swept from 1 to 2, but ⁇ is preferably within a variation range of ⁇ obtained from calculation or simulation in consideration of the design value of ⁇ and manufacturing variation.
  • the value of ⁇ is estimated by sweeping the value of.
  • FIG. 9 is a diagram showing a result of estimating the value of ⁇ by using the AD converter 1 shown in FIG. 1 and performing the estimation method according to the present invention.
  • the difference between the first and second estimated digital signals b 0n and b 1n is as small as 10 ⁇ 6 when estimated with the number of bits of 20 bits.
  • the difference between the first and second estimated digital signals b 0n and b 1n is about 10 ⁇ 2
  • the value of ⁇ is 1.5
  • the first The difference between the second estimated digital signals b 0n and b 1n is about 10 ⁇ 4 .
  • the value of ⁇ can be estimated using a smaller number of bits.
  • the value of ⁇ is a maximum value or a minimum value due to variations in specifications of the AD converter 1 such as a power supply voltage and a usable temperature range, and manufacturing conditions of a semiconductor device in which the AD converter 1 is mounted. Even in the above worst case, it is advantageous to be close to 2 within a range not exceeding 2.
  • the worst case in design can be easily determined by defining and simulating various conditions such as variations in semiconductor device manufacturing conditions.
  • the number of bits of the first and second estimated digital signals b 1n and b 0n may be defined so as to have a predetermined resolution even when the value of ⁇ is a worst-case value in design.
  • the AD converter 1 As the value of ⁇ decreases, the number of bits of the digital output signal Dout necessary to obtain a predetermined resolution increases. For this reason, when the value of ⁇ is reduced due to variations in manufacturing conditions, the necessary resolution is obtained with the number of bits of the digital output signal Dout specified so that the value of ⁇ is a design median value to obtain a predetermined resolution. It may not be obtained.
  • increasing the number of bits of the digital output signal D out increasing the number of bits of the digital output signal D out, arithmetic processing for estimating the value of ⁇ is increased.
  • the ⁇ estimation unit 30 estimates the value of ⁇ using the first and second estimated digital signals b 1n and b 0n having a certain number of bits, the resolution is reduced when the value of ⁇ decreases due to variations in manufacturing conditions. descend. Further, if the ⁇ estimation unit 30 increases the number of bits of the first and second estimated digital signals b 1n and b 0n more than necessary in order to increase the resolution, the amount of calculation processing for estimating the value of ⁇ increases. To do. Therefore, the ⁇ estimation unit 30 defines the number of bits of the first and second estimated digital signals b 1n and b 0n so that the ⁇ has a predetermined resolution even when the value of ⁇ is the worst-case design value. It is preferable to do.
  • the ⁇ estimation unit 30 has a resolution when the value of ⁇ is a worst-case design value substantially equal to a resolution defined when the value of ⁇ is a design median value.
  • the number of bits of the first and second estimated digital signals b 1n and b 0n can be defined.
  • the design median value of ⁇ is 1.8 and the worst case design values of ⁇ value are 1.62 and 1.98, the value of ⁇ is 1.62.
  • the number of bits of the first and second estimated digital signals b 1n and b 0n be defined so that the resolution at that time is substantially equal to the resolution defined when the value of ⁇ is 1.8. .
  • the ⁇ estimation unit 30 defines the number of bits of the first and second estimated digital signals b 1n and b 0n so that the ⁇ resolution has a predetermined resolution even when the value of ⁇ is a worst-case design value. Thus, the necessary resolution can be obtained even in the worst case of design, and estimation processing without redundancy becomes possible.
  • ⁇ -ary / binary conversion unit 40 which is another component of AD converter 1 according to the first embodiment of the present invention.
  • the ⁇ -binary / binary conversion unit 40 is configured by hardware or software having a function of sequentially taking the ⁇ -ary digital signals output from the comparison unit and outputting them as binary digital output signals, or a combination of hardware and software.
  • the ⁇ -ary / binary conversion unit 40 can be configured by a register unit that stores a ⁇ -ary digital signal, a calculation unit including a plurality of transistors, a memory that stores software, or a combination of a calculation unit and a memory.
  • the ⁇ -ary / binary conversion unit 40 may be incorporated together with the ⁇ estimation unit 30 in an MPU (not shown) mounted on the semiconductor device.
  • FIG. 10 is a diagram showing a comparison between a conventional AD converter and the AD converter 1 according to the first embodiment of the present invention. As shown in FIG. 10A, in the conventional AD converter, a miscode is generated due to the threshold value V th being deviated from a predetermined value, the amplification degree deviating from 2, and the operational amplifier being offset. Can occur.
  • the AD converter 1 according to the first embodiment of the present invention has a signal amplification level ⁇ in the MDAC unit 14 larger than 1 and smaller than 2. Since the ⁇ value can be estimated by the ⁇ estimator 30 and the ⁇ value can be estimated by the ⁇ estimator 30, no miscode occurs due to a shift in the threshold value Vth . For this reason, in the AD converter 1 according to the first embodiment of the present invention, circuit design independent of element accuracy is possible, and circuit design is facilitated.
  • the value of the amplification degree ⁇ of the MDAC unit 14 is as close to 2 as possible within a range not exceeding 2 even in the worst case in design.
  • the ⁇ -ary digital signal required to obtain a resolution equivalent to that of the binary digital signal This is because the number of bits decreases.
  • the number of bits M of the ⁇ base digital signal necessary for obtaining a resolution equivalent to that of the N bit binary digital signal needs to have the relationship shown in Expression (16). For this reason, the closer the value of ⁇ is to 2, the smaller the number of bits of the ⁇ -adic digital signal necessary to obtain the same resolution as that of the binary digital signal, and the processing necessary to obtain the required resolution. The amount can be reduced.
  • FIG. 11 is a diagram showing an AD converter 2 according to the second embodiment of the present invention.
  • the AD converter 2 according to the second embodiment according to the present invention is different from the AD converter 1 according to the first embodiment in that the ⁇ estimation unit 30 includes a bit number determination unit 31.
  • the bit number determination unit 31 determines the number of bits of the digital output signal Dout necessary for the AD converter 2 to obtain a predetermined resolution based on the estimated ⁇ value.
  • the number of bits of the digital output signal Dout necessary for obtaining a predetermined resolution increases as the value of ⁇ decreases. For this reason, when the value of ⁇ is reduced due to variations in manufacturing conditions, the necessary resolution is obtained with the number of bits of the digital output signal Dout specified so that the value of ⁇ is a design median value to obtain a predetermined resolution. It may not be obtained.
  • the bit number determination unit 31 is configured to determine the number of bits of the digital output signal Dout so that the ⁇ value estimated by the ⁇ estimation unit 30 has a predetermined resolution.
  • the bit number determination unit 31 is configured such that the resolution at the value of ⁇ estimated by the ⁇ estimation unit 30 is substantially equal to the resolution defined when the value of ⁇ is a design median value.
  • the number of bits of the digital output signal Dout can be determined.
  • the bit number determination unit 31 can determine the number of bits of the digital output signal Dout using the relationship shown in the following equation (17).
  • ⁇ e is the value of ⁇ estimated by the ⁇ estimation unit 30
  • ⁇ t is the median value of ⁇
  • P is the number of bits determined by the bit number determination unit 31
  • Q is the number of bits necessary to obtain a predetermined resolution when the value of ⁇ is a median value.
  • bit number determination unit 31 stores data associating the estimated ⁇ value with the bit number of the digital output signal Dout necessary for obtaining a predetermined resolution at the ⁇ value, and the data Can determine the number of bits of the digital output signal Dout .
  • the digital output signal D out is set so that the bit number determination unit 31 has a predetermined resolution in the value of ⁇ estimated by the ⁇ estimation unit 30.
  • FIG. 12 is a diagram showing an AD converter 3 according to the third embodiment of the present invention.
  • the ⁇ estimation unit 30 and the ⁇ -ary-binary conversion unit 40 have a common lookup table (hereinafter also referred to as LUT) 32. It differs from the AD converter 1 according to the embodiment.
  • FIG. 13 is a diagram illustrating an example of the LUT 32.
  • a power value of ⁇ corresponding to a plurality of ⁇ values and a plurality of indices of the ⁇ values is indicated for each ⁇ value.
  • a value that the value of ⁇ is stored in the row index of the column is 0 is 1.1 is 1.1 -1.
  • the LUT 32 is stored in a non-volatile memory such as a ROM or a flash memory, the stored value is a binary digital signal.
  • the LUT 32 describes the power of ⁇ with an exponent of ⁇ 1 to ⁇ 16.
  • the LUT 32 of the AD converter 3 has a ⁇ value that is the worst case in design. It is necessary to have a sufficient power of ⁇ to estimate the value of ⁇ with a predetermined resolution.
  • the maximum value of the index defined in the LUT an index in which the resolution when the value of ⁇ is the worst-case value in design is substantially equal to the predetermined resolution may be defined. .
  • a value related to the power value of ⁇ such as a value obtained by multiplying the power value of ⁇ by a value obtained by subtracting 1 from the value of ⁇ , may be stored in the LUT 32.
  • the multiplication processing can be omitted, so that the conversion processing in the ⁇ -ary / binary conversion unit 40 is further facilitated.
  • the AD converter 3 converts each of a plurality of ⁇ values stored in the LUT 32 into a binary digital signal based on a ⁇ -ary digital signal (011011).
  • the conversion process is executed.
  • Table 1 shows an example of the total number of memory bits required to configure the LUT 32.
  • Table 1 shows an example of the total number of memory bits required to configure the LUT 32.
  • Table 1 shows an example of the total number of memory bits required to configure the LUT 32.
  • Table 1 shows an example of the total number of memory bits required to configure the LUT 32.
  • Table 1 shows an example of the total number of memory bits required to configure the LUT 32.
  • the worst-case value of ⁇ has an error of ⁇ 10% from the ideal value
  • a 24-bit AD conversion is realized to realize a 16-bit ⁇ -adic AD converter.
  • the bit number of the digital signal D out is 16 bits
  • the 24-bit digital data (exponential value of beta) index LUT 32 the worst-case value of beta, from the median of 10% ⁇
  • the LUT 32 stores the value of each exponent by sweeping the value of ⁇ by 2 16 resolutions. It can be understood from Table 1 that the LUT 32 can be realized with a ROM table of several megabit
  • the AD converter 3 includes the LUT 32, whereby the arithmetic circuit of the ⁇ estimation unit 30 and the ⁇ base-binary conversion unit 40 can be simplified. That is, in the AD converter 1 according to the first embodiment of the present invention, the ⁇ estimation unit 30 and the ⁇ -ary / binary conversion unit 40 need to execute multiplication processing. While it is necessary to include a large amount, the AD converter 3 can reduce the circuit scale.
  • FIG. 14 is a diagram showing an AD converter 4 according to the fourth embodiment of the present invention.
  • the AD converter 4 according to the first to third embodiments is configured such that the AD converter is not a cyclic AD converter but a pipeline type in which a plurality of digital approximation units 60 are connected in cascade. Different from ⁇ 3. That is, the AD converter 4 includes a plurality of digital approximation units 60, a ⁇ estimation unit 30, and a ⁇ -ary / binary conversion unit 40 connected in series to the input terminal.
  • the first-stage digital approximation unit 60 to which either the analog input signal V ana selected by the multiplexer 62 based on the first input selection signal S 1 or the estimation input DC signal V DC is input is the residual signal V res and supplied as an input signal V in of the digital approximation unit 60 of the second stage.
  • the second-stage digital approximation unit 60 supplies the residual signal V res as the input signal V in of the third-stage digital approximation unit 60 via the multiplexer 62.
  • a plurality of digital approximation unit 60 of the N-th stage is configured to provide a residual signal V res as the input signal V in of the digital approximation unit 60 of the N + 1 stage.
  • the digital value Q out output from each of the plurality of digital approximation units 60 is output to the ⁇ estimation unit 30 and the ⁇ base-binary conversion unit 40. Further, the input voltage of the digital approximation circuit at the time of ⁇ estimation is output from the ⁇ estimation unit 30 and input to each of the plurality of digital approximation units 60.
  • FIG. 15 shows an example of the circuit of the digital approximation unit 60.
  • a digital approximation unit 60 includes a multiplexer 15 for selectively outputting on the basis of the input signal V in and the residual signal V res to the second input selection signal S 2.
  • Multiplexer 15 when estimating the value of ⁇ , select residual signal V res, when performing the normal conversion processing is configured to select an input signal V in.
  • the value of ⁇ estimated for each digital approximation unit 60 is stored in the ⁇ estimation unit 30 for each digital approximation unit 60.
  • the ⁇ estimation unit 30 uses the LUT 32 to perform the first implementation for each digital approximation unit 60.
  • the value of ⁇ is estimated by the same method as the AD converter 1 according to the form.
  • the ⁇ estimation unit 30 estimates the value of ⁇ for each digital approximation unit 60 with reference to the LUT 32 for each of the plurality of digital approximation units 60 included in the AD converter 4.
  • the beta estimation part 30 memorize
  • the ⁇ estimation unit 30 stores a different ⁇ value for each index.
  • the number of stages of the plurality of digital approximation units 60 needs to be sufficient to estimate the value of ⁇ with a predetermined resolution even in the worst case of design. Further, as a maximum value of the number of stages of the plurality of digital approximation units 60, an index may be defined in which the resolution when the value of ⁇ is a worst-case value in design is substantially equal to the predetermined resolution. Good. By defining the number of stages of the plurality of digital approximation units 60 in this way, the ⁇ estimation unit 30 can obtain a necessary resolution even in the worst case of design, and estimation processing without redundancy is possible. . Note that each of the plurality of digital approximation units 60 constituting the AD converter 4 may be configured to selectively stop the supply of the power supply voltage.
  • the ⁇ estimation unit 30 does not need to estimate the value of ⁇ for all the digital approximation units 60 included in the AD converter 4. This is because the high-order bits of the digital signal such as MSB require high precision in the value of ⁇ , while the low-order bits such as LSB do not require high precision.
  • the AD converter 4 may be configured to estimate the value of ⁇ only for the digital approximation unit 10 that calculates the upper 3 bits.
  • the AD converter 4 can include a configuration applicable to the pipeline type AD converter among the various configurations described in the AD converters 1 to 3 according to the first to third embodiments. .
  • the AD converter 4 can estimate the value of ⁇ so as to have a predetermined resolution even when the value of ⁇ is a worst-case value in design.
  • the AD converter according to the present invention has been described above with reference to FIGS. 1 to 15.
  • the AD converter according to the present invention is not limited to these specific descriptions, and various modifications are possible. Needless to say, there is a possibility.
  • the ⁇ -ary / binary conversion unit 40 converts a ⁇ -ary digital signal into a binary digital signal and outputs it as a binary digital output signal.
  • Such an AD converter may output a ⁇ base digital signal as a digital output signal.
  • the ⁇ base digital signal is converted into a binary digital signal by an arithmetic unit arranged inside or outside the semiconductor device on which the AD converter according to the present invention is mounted.
  • the AD converter according to the present invention applies the ⁇ expansion proposed in the joint research in the cutting-edge research and development support program of the Cabinet Office / Japan Society for the Promotion of Science to the AD converter, and has a specific circuit configuration. Invented.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　製造ばらつきによる誤動作が少ないＡＤ変換器を提供することを目的とする。本発明に係るＡＤ変換器１は、アナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部１３と、第１アナログ信号を１よりも大きく２よりも小さいβ倍に増幅するとともに比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力するＭＤＡＣ部１４とを備えるデジタル近似部１０と、ＭＳＢを演算するときはアナログ入力信号を、又ＭＳＢを演算するとき以外は第２アナログ信号を第１アナログ信号として出力するマルチプレクサ２０と、βの値を推定するβ推定部３０と、比較部が出力するデジタル値を順次取り込んでデジタル信号として出力するデジタル信号出力部４０とを有する。

Description

アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法
　本発明は、アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法に関する。特に、サイクリック型及びパイプライン型アナログ‐デジタル変換器及びサイクリック型及びパイプライン型アナログ‐デジタル変換器でアナログ信号をデジタル信号に変換する方法に関する。
　現在、半導体集積回路の進歩により、センサ素子などから検出されるアナログ信号を半導体装置内の信号処理部でデジタル信号として処理することが広く行われている。このため、半導体装置において、アナログ信号からデジタル信号に変換するアナログ－デジタル変換器(以下、ＡＤ変換器とも称する)は、多くの半導体装置で使用される必要不可欠な素子であり、その性能が半導体装置に搭載されるシステム全体の性能を決定する場合もある。このため、マイコン及びシステムＬＳＩなどの半導体装置に搭載されるＡＤ変換器の性能向上が求められており、ＡＤ変換器の性能を向上させるための様々な技術が知られる。例えば、特許文献１に示されるサイクリック型ＡＤ変換器を採用することにより、サイズを小さくすることができ、また特許文献２に示されるパイプライン型ＡＤ変換器を採用することにより、処理速度を速くすることができる。
　図１６（ａ）は、従来のサイクリック型ＡＤ変換器及びパイプライン型ＡＤ変換器において基本回路として使用される１ビット構成のデジタル近似部（Digital Approximator）１０１を示す図である。デジタル近似部１０１は、入力信号Ｖinをサンプル・ホールドしてサンプリング信号Ｖsを生成するサンプル・ホールド部１０２と、サンプリング信号Ｖsとしきい値Ｖthとを比較して比較結果を示すデジタル値Ｑoutを出力する比較部１０３と、サンプリング信号Ｖsを２倍に増幅するとともに比較部１０３の比較結果に応じて演算を実行して残差信号Ｖresを生成する乗算型デジタルアナログ変換部（Multiplying Digital-Analog Converter、以下、ＭＤＡＣ部とも称する）１０４とを備える。しきい値Ｖthは、ユニポーラコードでＡＤ変換する場合は、入力信号Ｖinのフルスケール信号ＶFSの半分の値である。一方、バイポーラコードでＡＤ変換する場合は、しきい値Ｖthは、直流（以下、ＤＣとも称する）差動０Ｖの電圧に相当する。比較部１０３は、サンプリング信号Ｖsがしきい値Ｖthよりも大きい場合、１を出力し、サンプリング信号Ｖsがしきい値Ｖthよりも小さい場合、０を出力するように構成される。ＭＤＡＣ部１０４は、サンプリング信号Ｖsがしきい値Ｖthよりも大きい場合、サンプリング信号Ｖsとしきい値Ｖthとの差の値を２倍に増幅する演算を実行する。一方、サンプリング信号Ｖsがしきい値Ｖthよりも小さい場合、ＭＤＡＣ部１０４は、サンプリング信号Ｖsを２倍に増幅する演算を実行する。
　図１６（ｂ）は、デジタル近似部１０１の入出力特性の一例を示す図である。図１６（ｂ）において、横軸が入力信号Ｖinであり、縦軸が残差信号Ｖresである。ＶFSは、入力信号Ｖin及び残差信号Ｖresのフルスケール値であり、しきい値Ｖthは、フルスケール値ＶFSの半分の値である。入力信号Ｖinは、ＭＤＡＣ部１０４において２倍に増幅されるため、デジタル近似部１０１の入出力特性を示す直線の傾きは２である。また、入力信号
Ｖinがしきい値Ｖthよりも大きくなると、ＭＤＡＣ部１０４は、入力信号Ｖinとしきい値Ｖthとの差の値を２倍に増幅する。このため、デジタル近似部１０１の入出力特性は、入力信号Ｖinの０～しきい値Ｖthとの間及びしきい値Ｖth～フルスケール値ＶFSとの間でそれぞれ線形特性を有し、同一の特性が、入力信号Ｖinの０～しきい値Ｖthとの間及びしきい値Ｖth～フルスケール値ＶFSとの間で反復する特性を有する。
　図１７（ａ）は、デジタル近似部１０１を備えるサイクリック型ＡＤ変換器１１０を示す図である。サイクリック型ＡＤ変換器１１０は、アナログ入力信号Ｖanaと、残差信号Ｖresとを選択信号Ｓに基づいて選択的に出力するマルチプレクサ１１１と、マルチプレクサ１１１の出力信号を受信するデジタル近似部１０１と、比較部１０３から出力されるデジタル値Ｑoutを順次記憶し、デジタル信号Ｄoutとして出力するレジスタ１１２とを有する。マルチプレクサ１１１は、最上位ビット（以下、ＭＳＢとも称する）をデジタル近似部１０１が演算するときのみアナログ入力信号Ｖanaを選択し、ＭＳＢ以外のビットをデジタル近似部１０１が演算するときは、デジタル近似部１０１の出力信号を選択してフィードバック回路を形成するように構成される。
　図１６（ｃ）を参照して、サイクリック型ＡＤ変換器１１０の動作シーケンスを説明する。図１６（ｃ）は、サイクリック型ＡＤ変換器１１０を使用して、５ビットのデジタル信号を生成するシーケンスの一例を示す図である。棒Ｂ１０１は、サイクリック型ＡＤ変換器１１０の外部からマルチプレクサ１１１を介して入力される入力信号Ｖinを示す。この例では、入力信号Ｖinは、しきい値Ｖthよりも大きいので、デジタル近似部１０１の比較部１０３は、デジタル値Ｑoutとして１を出力する。デジタル近似部１０１のＭＤＡＣ部１０４は、比較部１０３の比較結果に応じて、入力信号Ｖinとしきい値Ｖthとの差の値を２倍に増幅する演算を実行して残差信号Ｖresを生成する。
　次いで、ＭＤＡＣ部１０４で生成された残差信号Ｖresは、マルチプレクサ１１１を介してデジタル近似部１０１の入力にフィードバックされる。棒Ｂ１０２は、マルチプレクサ１１１を介してデジタル近似部１０１の入力にフィードバックされる残差信号Ｖresを示す。棒Ｂ１０２で示される２ビット目の信号は、しきい値Ｖthよりも小さいので、デジタル近似部１０１の比較部１０３は、デジタル値Ｑoutとして０を出力する。デジタル近似部１０１のＭＤＡＣ部１０４は、比較部１０３の比較結果に応じて、入力信号Ｖinを２倍に増幅する演算を実行して残差信号Ｖresを生成する。棒Ｂ１０３は、２ビット目の残差信号Ｖresのフィードバック信号であり、３ビット目の入力信号Ｖinに相当する。以下、同様に比較部１０３がデジタル信号を生成するとともに、比較部１０３の比較結果に応じて、ＭＤＡＣ部１０４が次段の入力信号Ｖinとして使用する残差信号Ｖresを生成する。その結果、図１６（ｃ）に示す例では、（１０１０１）のデジタル信号Ｄoutを得ることになる。
　図１６（ｄ）は、図１６（ｃ）と同様な入力信号ＶinをＭＤＡＣ部１０４の信号増幅度が２．０ではなく、２．１であるサイクリック型ＡＤ変換器１１０に入力した場合のシーケンスを示す図である。図１６（ｃ）と同一の入力信号Ｖinが入力されるのにもかかわらず、図１６（ｄ）では、斜線を有する棒Ｂ２０４及びＢ２０５に相当する下位２ビットが誤変換されて、デジタル信号（１０１１０）が生成される。この誤変換は、信号増幅度が２．０ではなく、２．１であることに起因して、デジタル近似部１０１の誤演算により生じるものである。
　また、デジタル近似部１０１において、信号増幅のために使用されるオペアンプにオフセットがある場合、又はしきい値電圧Ｖthにずれがある場合にも同様に誤変換が生じる可能性がある。図１８（ａ）～（ｆ）にＡＤ変換誤差の例を示す。図１８（ａ）及び（ｂ）は、しきい値電圧Ｖthのずれによるミスコードの発生例を示す。図１８（ａ）に示すように、Ｖthが、フルスケール値ＶFSの半分よりも大きくなり、残差信号Ｖresがフルスケール値ＶFSを超えてしまったため、図１８（ｂ）に示すようなミスコードが発生する。
　図１８（ｃ）及び（ｄ）は、ＭＤＡＣ部１０４の増幅度が２を超える場合のゲインエラーによる変換誤差の発生例を示す。図１８（ｃ）に示すように、入力信号Ｖinがしきい値Ｖth付近では、残差信号Ｖresがフルスケール値ＶFSを超えてしまう。このため、図１８（ｄ）に示すような変換誤差を生じる。さらに、図１８（ｅ）及び（ｆ）は、ＭＤＡＣ部１０４の増幅度が２に満たない場合のゲインエラーによるミスコードの発生例を示す。
　このように、従来のサイクリック型ＡＤ変換器１１０では、ＭＤＡＣ部１０４の増幅度は正確に２でない場合、しきい値電圧Ｖthにずれがある場合、又はオペアンプにオフセットがある場合に変換誤差が生じる可能性がある。このため、ＭＤＡＣ部１０４の増幅度は正確に２にする必要があり、かつＶthをＶＦＳ/２にする必要があり、オペアンプのオフセットは実質的にゼロにする必要がある。
　図１７（ｂ）は、パイプライン型ＡＤ変換器１２０を示す図である。パイプライン型ＡＤ変換器１２０は、アナログ入力信号Ｖanaが入力される入力部に直列に接続される複数のデジタル近似部１０１を備える。図１７（ａ）に示すサイクリック型ＡＤ変換器１１０は、１つのデジタル近似部１０１でフィードバック回路を構成することにより逐次比較してデジタル信号を生成するのに対し、パイプライン型ＡＤ変換器１２０は、前段のデジタル近似部１０１が生成した残差信号Ｖresを次段のデジタル近似部１０１の入力信号Ｖinとして使用することが相違する。しかしながら、パイプライン型ＡＤ変換器１２０を使用してアナログ入力信号Ｖanaからデジタル信号Ｄoutを生成するシーケンスは、図１６（ｃ）に示すようにサイクリック型ＡＤ変換器１１０と同様である。このため、パイプライン型ＡＤ変換器１２０においても、サイクリック型ＡＤ変換器１１０と同様に、ＭＤＡＣ部１０４は、ＭＤＡＣ部１０４の増幅度は正確に２である必要があり、かつＶthをＶＦＳ/２にする必要があり、オペアンプのオフセットは実質的にゼロにする必要がある。
　また、非特許文献１及び特許文献３に示されるように、マルコフ連鎖とβ変換との関係に着目したβ変換型ＡＤ変換器及びβ変換型ＤＡ変換器が知られる。β変換型ＡＤ変換器及びβ変換型ＤＡ変換器は、β展開を利用することにより、高精度、かつ回路素子の不安定性をカバーする変換器である。
　β変換型ＡＤ変換器について、以下に簡単に説明する。特許文献１及び２に記載されるようなＡＤ変換器１１０は、フルスケール値をＶFSとして、入力信号Ｖinに対するＮステップ(Ｎビット)ＡＤ変換で得られた２進数コードｂｉとＡＤ変換値の関係が式(1)で示されることを利用するものである。
Figure JPOXMLDOC01-appb-M000001
 　これに対し、β変換型ＡＤ変換器は、式（２）に示すβ展開を利用するものである。
Figure JPOXMLDOC01-appb-M000002
 　式（２）において、βの値は、１よりも大きく２よりも小さい数である。すなわち、β変換型ＡＤ変換器は、特許文献１及び２に記載されるような２進符号化によりデジタル信号を符号化するもの（以下、２進デジタル信号とも称する）ではなく、１よりも大きく２よりも小さい数であるβの値を使用するβ進符号化によりデジタル信号を符号化するもの（以下、β進デジタル信号とも称する）である。
　β変換型ＡＤ変換器においても、増幅度βの値がずれて増幅度が２を超える場合、又はしきい値電圧Ｖthにずれがある場合、オペアンプにオフセットがある場合、ミスコードが発生するおそれがある。このため、β変換型ＡＤ変換器を使用する場合でも、半導体製造ばらつきや使用環境変化に対して、β倍した残差信号が±Ｖrefの入力範囲からはみ出さないようにβの値を選定しなければならない。また、増幅度βの正確な値を用いて２進数に変換しなければ誤差を発生してしまうために、増幅度βの値を精度高く知る必要がある。
　オフセットの影響を軽減するための別の方法として、比較部１０３を２つ使用する１．５ビット構成のデジタル近似部が採用されている。図１９は、１．５ビット構成のデジタル近似部入出力特性の一例を示す図である。１．５ビット構成のデジタル近似部を採用する場合、入力信号のフルスケール値ＶFS近傍の値で切替える必要がなく、しきい値電圧Ｖthのずれとオフセットの影響を軽減することが可能になる。
特開２００８－１２４５７２号公報 特開２００８－２０５７０４号公報 再表２００９－０１４０５７号公報
「カオスによる信号処理」（香田徹、「Fundamentals Review」（２巻４号、電子情報通信学会、２００９年４月）)
　しかしながら、従来のＡＤ変換器では、電源電圧及び使用可能な温度範囲などのＡＤ変換器の仕様並びにＡＤ変換器１が搭載される半導体装置の製造条件のばらつきにより増幅度、しきい値電圧Ｖthのずれ、又はオフセット若しくは増幅度、しきい値電圧Ｖthのずれ及びオフセットがともにばらつくことによって、ミスコードなどの誤動作が生じるおそれがあるという問題があった。１．５ビット構成のデジタル近似部を使用する場合では、比較器を２つ使用するため回路規模が大きくなるという問題がある。さらに、１．５ビット構成のデジタル近似部は、しきい値Ｖthのずれによる影響及びオフセットの影響を軽減することは可能であるが、ゲインエラーに起因するミスコードを発生を防止することは難しい。このため、設計された増幅度を有するＡＤ変換器を製造するために、増幅度の大きさにかかわらず、高い増幅度を持つ増幅部と相対精度の高いキャパシタが必要となる。しかしながら、半導体プロセスの微細化にともなって製造条件のばらつきが大きくなり、高い増幅度を持つ増幅部及び相対精度の高いキャパシタを製造することが困難になるおそれがある。すなわち、半導体プロセスが微細化して、製造条件のばらつきが大きくなるとともに、トランジスタ性能が劣化することにより、高い増幅度を持つ増幅回路の実現が難しくなるために設計された増幅度を有する増幅回路を製造することが困難になるという問題があった。さらに高い相対精度を有するキャパシタを実現するためにキャパシタの面積を大きくせざるを得ないために微細化の恩恵を受けられないという問題があった。
　本発明は、上記の問題を解決して、製造条件のばらつきなどによる変換誤差が少ないＡＤ変換器を提供することを目的とする。
　上記目的を実現するために、本発明に係るアナログデジタル変換器は、ＭＤＡＣ部における増幅度βの値を推定する推定部を有することを特徴とする。本発明に係るアナログデジタル変換器は、βの値を推定する推定部を有するので、製造条件のばらつきなどによりβの値が変動しても、ミスコードなどの誤差が生じない。このため、本発明に係るアナログデジタル変換器では、設計された増幅度と同一の増幅度を有する増幅回路を製造する必要はなく、またキャパシタの相対精度を高くする必要がないために、面積が大きなキャパシタを有する必要はない。このため、本発明により、製造技術に依存しない高精度のＡＤ変換器が提供可能になる。
　さらに、本発明に係るアナログデジタル変換器は、設計上のワーストケースでの分解能を考慮して、βの値を推定するときに使用するデジタル信号のビット数を決定することが好ましい。設計上のワーストケースは、半導体装置の製造条件のばらつきなどの種々の条件を規定してシミュレーションすることにより容易に決定できる。βの値を推定するときに使用するデジタル信号のビット数を、設計上のワーストケースを使用して決定することにより、設計上のワーストケースにおいても十分な分解能を得るとともに、冗長性のない推定処理が可能になる。
　上記目的を実現するために、本発明に係る１つの実施形態に従うアナログデジタル変換器は、入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、
　入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
　最上位ビットを演算するときはアナログ入力信号を前記第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第２アナログ信号を前記第１アナログ信号として出力するマルチプレクサと、
　前記βの値を推定するβ推定部と、
　前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
　を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とする。
　また、上記目的を実現するために、本発明に係る他の実施形態に従うアナログデジタル変換器は、入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、
　入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第２アナログ信号を後段のデジタル近似部に前記第１アナログ信号として提供する複数のデジタル近似部と、
　前記複数のデジタル近似部の少なくとも１つの前記βの値を推定するβ推定部と、
　前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
　を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とする。
　さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
　前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記デジタル信号のビット数は、前記推定されたβの値の分解能が、前記所定の分解能に実質的に等しくなるように決定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、製造条件のばらつきによりβの値が変化しても必要な分解能を得ることができ、かつ冗長性のない変換処理が可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を２進デジタル信号として出力することが好ましい。このような構成を有することにより、アナログデジタル変換器は、β進デジタル信号ではなく２進デジタル信号を他の機器に送信することが可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、２つのデジタル信号に変換可能な推定用入力ＤＣ信号を、最上位ビットの値が１である第１推定β進デジタル信号及び最上位ビットの値が０である第２推定β進デジタル信号の２つのデジタル信号に変換し、前記第１推定β進デジタル信号と前記第２推定β進デジタル信号との差異を最小化することにより前記βの値を推定することが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値の誤差が最小になるように推定することが可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定することが好ましい。このような構成を有することにより、アナログデジタル変換器は、β推定部の回路規模を小さくすることが可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記所定の演算は、前記第１アナログ信号の大きさがしきい値より小さい場合、βの値から１を減算した値を第１基準信号Ｖref に乗算した値を、β倍した前記第１アナログ信号の値に加算し、前記第１アナログ信号の大きさがしきい値より大きい場合、βの値から１を減算した値を第２基準信号-Ｖref に乗算した値を、β倍した前記第１アナログ信号の値に加算することが好ましい。
　さらに、本発明に係るアナログデジタル変換器では、前記乗算型デジタルアナログ変換部は、容量値が異なる２つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有することが好ましい。
　このような構成を有することにより、アナログデジタル変換器は、簡単な回路構成によりβ倍の増幅度を演算することが可能になる。
　さらに、本発明に係るアナログデジタル変換器では、前記βの値の設計上のワーストケースの値は、２未満であり、かつ前記βのワーストケースの値は、２に近い値であることが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値を推定するために必要なビット数を低減することが可能になるとともに、２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数を低減することが可能になる。
　さらに、本発明に係るパイプライン型のアナログデジタル変換器では、前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
　前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
　さらに、本発明に係るパイプライン型のアナログデジタル変換器では、前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しないことが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値に高い精度が必要な上位ビットのみβの値を推定するため、推定処理量を削減できる。
　さらにまた、本発明に係る他の実施形態に従う方法では、増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、
　同一の入力信号を前記アナログデジタル変換器に入力し、
　前記入力信号を２つのβ進デジタル信号に変換し、
　前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定することを含み、前記βの値は、１よりも大きく２よりも小さい値であり、
　前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする。
　さらに、本発明に係る方法では、前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、
　前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。
　さらに、本発明に係る方法では、アナログデジタル変換器は、複数の前記デジタル近似部が入力端子に直列に接続されるパイプライン型であり、
　前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。
　本発明によれば、βの値を推定するβ推定部を有するので、製造条件のばらつきなどによる誤動作が少ないＡＤ変換器を提供することが可能となった。
本発明に係る第１の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。 図１に示されるＭＤＡＣ部の詳細な回路を示す図である。 図２に示すＭＤＡＣ部の動作フローを示す図である。 図２に示すＭＤＡＣ部の動作シーケンスを示す図である。 図４（ａ）に示す回路の等価回路を示す図である。 図２に示すＭＤＡＣ部の動作シーケンスを示す図である。 図４（c）に示す回路の等価回路を示す図である。 図２に示すＭＤＡＣ部の動作シーケンスを示す図である。 図４（ｅ）に示す回路の等価回路を示す図である。 デジタル近似部の入出力特性の一例を示す図である。 βの値を推定するフローの一例を示す図である。 βの値の推定の一例を示す図である。 本発明に係る推定方法の検証結果を示す図である。 本発明に係る推定方法による推定結果の例を示す図である。 本発明に係るＡＤ変換器の特徴を示す図である。 本発明に係る第２の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。 本発明に係る第３の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。 ルックアップテーブルの一例を示す図である。 本発明に係る第４の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。 図１４に示されるＭＤＡＣ部の詳細な回路を示す図である。 従来のデジタル近似部の回路を示す図である。 従来のデジタル近似部の入出力特性を示す図である。 従来のＡＤ変換器の動作シーケンスの一例を示す図である。 従来のＡＤ変換器の動作シーケンスの他の例を示す図である。 従来のサイクリック型ＡＤ変換器の回路を示す図である。 従来のパイプライン型ＡＤ変換器の回路を示す図である。 従来のＡＤ変換器の誤動作の例を示す図である。 従来のＡＤ変換器の誤動作の例を示す図である。 従来のＡＤ変換器の誤動作の例を示す図である。 従来のＡＤ変換器の誤動作の例を示す図である。 従来のＡＤ変換器の誤動作の例を示す図である。 従来のＡＤ変換器の誤動作の例を示す図である。 従来のデジタル近似部の入出力特性の一例を示す図である。
　以下、本発明に係る実施形態に従うＡＤ変換器について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、適当な縮尺を示すことを意図したものではないことを理解すべきである。また、それぞれの図面において、同一又は類似する機能を有する構成要素には、同一又は類似する符号が付される。したがって、先に説明した構成要素と同一又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。
　以下、本発明に係るいくつかの実施形態に従うＡＤ変換器について図１～１５を参照して詳細に説明する。
　まず、図１～１０を参照しながら、本発明に係る第１の実施形態に従うＡＤ変換器を説明する。図１は、本発明に係る第１の実施形態に従うサイクリック型ＡＤ変換器１のブロックを概略的に示す図である。
　図１に示すように、サイクリック型ＡＤ変換器１は、デジタル近似部１０と、マルチプレクサ２０及び２２と、β推定部３０と、β進－２進変換部４０とを有する。マルチプレクサ２０は、β推定部３０からの第１入力選択信号Ｓ1に基づいてアナログ入力信号Ｖanaとβ推定部３０から入力される推定用入力ＤＣ信号ＶDCとを選択するように構成される。またマルチプレクサ２２は、論理回路などで動作シーケンスに基づいて生成された第２入力選択信号Ｓ2に基づいて、デジタル近似部１０がＭＳＢのデジタルコードを得るためのＡＤ変換時にのみアナログ入力信号Ｖana又は推定用入力ＤＣ信号ＶDCを選択し、ＭＳＢ以外のデジタルコードを得るためのＡＤ変換時には、デジタル近似部１０の出力信号を選択してフィードバック回路を形成するように構成される。言い換えると、サイクリック型ＡＤ変換器１は、図１７（ａ）に示した従来のサイクリック型ＡＤ変換器１１０に、マルチプレクサ２０とβ推定部３０とを付加して、デジタル近似部１０においてβ値を推定できるように変更したものである。
　デジタル近似部１０は、入力されるアナログ信号をサンプル・ホールドしてサンプリング信号Ｖsを生成するサンプル・ホールド機能を有する部分１２と、サンプリング信号Ｖsとしきい値Ｖthとを比較して比較結果を示すデジタル値Ｑoutを出力する比較部１３と、サンプリング信号Ｖsをβ倍に増幅するとともに比較部１０３の比較結果に応じて演算を実行して残差信号Ｖresを生成するＭＤＡＣ部１４とを備える。ここでＭＤＡＣ部１４における増幅度βの値は、１よりも大きく２よりも小さい値である。比較部１３は、サンプリング信号Ｖsがしきい値Ｖthよりも大きい場合、デジタル値Ｑoutとして１を出力し、サンプリング信号Ｖsがしきい値Ｖthよりも小さい場合、Ｑoutとして０を出力するように構成される。ＭＤＡＣ部１４における演算処理は、図２～５を参照して詳細に説明する。
　図２は、ＭＤＡＣ部１４の詳細な回路の一例を示す図である。ＭＤＡＣ部１４は、入力信号を受信する入力端子Ｔinと、比較部１３の出力信号を受信する入力端子Ｔcmpと、β推定部３０からのデジタル値を受信する入力端子Ｔdegと、β推定部３０から入力される選択信号ＳＥＬを受信する入力端子Ｔselと、演算結果をマルチプレクサ２２に出力する出力端子Ｔresとを有する。また、ＭＤＡＣ部１４は、オペアンプ４１と、キャパシタ４２ａ及び４２ｂと、スイッチ４３ａ～４３ｆと、マルチプレクサ４４及び４５とを有する。
　ＭＤＡＣ部１４は、スイッチ４３ａ～４３ｆを所望の動作シーケンスに従って切替えることにより、サンプリング信号Ｖsをβ倍に増幅するとともに比較部１０３の比較結果に応じて演算を実行する。スイッチ４３ａ～４３ｆの切換えは、所望の動作シーケンスに従って動作するように構成された論理回路などによって実行される。例えば、スイッチ４３ａ～４３ｆがＮＭＯＳ又はＣＭＯＳなど電界効果トランジスタで構成される場合、ゲート信号を制御することによりソース‐ドレイン間のオンオフ動作を制御することで実現できる。キャパシタ４２ａ及び４２ｂの容量を適宜選択することによって、サンプリング信号Ｖsの増幅度βの値が決定される。ここでは、キャパシタ４２ａ及び４２ｂはそれぞれ、半導体装置の２つの配線層などで構成され、Ｃa及びＣbで示される容量値を有する。また、マルチプレクサ４４は、比較部１３から受信する信号に基づいて、基準信号±Ｖrefのいずれかを入力するかを選択する。基準信号＋Ｖrefは、ユニポーラコードでＡＤ変換する場合は、フルスケール信号ＶFSに相当し、基準信号－Ｖrefは、０入力に相当する。また、バイポーラコードでＡＤ変換する場合は、±Ｖrefそれぞれは、フルスケール値の半分の大きさを有する。また、マルチプレクサ４５は、β推定部３０から受信する選択信号ＳＥＬに基づいて、入力端子Ｔdegの入力信号Ｑdeg又は入力端子Ｔcmpの入力信号Ｑoutのいずれかを入力するかを選択する。
　以下、図３～５を順次参照しながら、ＭＤＡＣ部１４の演算処理フローを説明する。図３は、ＭＤＡＣ部１４の動作フローを示す図であり、図４（ａ）～（ｆ）は、ＭＤＡＣ部１４の動作シーケンスを示す図である。また、図５は、デジタル近似部１０の入出力特性の一例を示す図である。
　まず、図３のフローに示すステップＳ１０１において、ＭＤＡＣ部１４は、入力端子
Ｔinに印加される入力信号Ｖinでキャパシタ４２ａ及び４２ｂをそれぞれ充電する。図４（ａ）に、ステップＳ１０１におけるスイッチの状態を示す。図４（ａ）に示されるように、スイッチ４３ａ、４３ｃ、４３ｄ及び４３ｅはオンし、スイッチ４３ｂ及び４３ｆはオフする。スイッチそれぞれをこのよう状態にすることにより、入力端子Ｔinに印加されるサンプリング信号Ｖsによって、スイッチ４３ｄ及び４３ｅをそれぞれ介してキャパシタ４２ａ及び４２ｂが充電される。図４（ｂ）は、図４（ａ）に示すスイッチング状態の等価回路を示す図である。図４（ｂ）に示すように、ステップＳ１０１の状態で、キャパシタ４２ａ及び４２ｂに充電される電荷量ＱSは、
　ＱS　＝　Ｖin（Ｃa＋Ｃb）　　　　（３）
　となる。
　次いで、図３のフローに示すステップＳ１０２において、ＭＤＡＣ部１４は、キャパシタ４２ｂに電荷を転送する。図４（ｃ）に、ステップＳ１０２におけるスイッチの状態を示す。図４（ｃ）に示されるように、スイッチ４３ｂ、４３ｃ及び４３ｆはオンし、スイッチ４３ａ、４３ｄ、及び４３ｅはオフする。スイッチそれぞれをこのよう状態にすることにより、基準信号±Ｖrefのいずれかが、スイッチ４３ｂを介してキャパシタ４２ａに印加される。図４（ｄ）は、図４（ｃ）に示すスイッチング状態の等価回路を示す図である。図４（ｄ）に示すように、ステップＳ１０２の状態で、キャパシタ４２ａ及び４２ｂに充電される電荷量ＱTは、
　ＱT　＝　Ｃa（±Ｖref）＋Ｃb・Ｖres　　　　（４）
　となる。
　次いで、図３のフローに示すステップＳ１０３において、ＭＤＡＣ部１４は、出力端子Ｔresに発生する残差信号Ｖresでキャパシタ４２ａ及び４２ｂをそれぞれ再充電する。図４（ｅ）に、ステップＳ１０３におけるスイッチの状態を示す。図４（ｅ）に示されるように、スイッチ４３ａ、４３ｄ及び４３ｆはオンし、スイッチ４３ｂ、４３ｃ、及び４３ｅはオフする。スイッチそれぞれをこのよう状態にすることにより、マルチプレクサ２２を介して入力端子Ｔinに印加される残差信号Ｖresによって、スイッチ４３ｄ及び４３ｆを介してキャパシタ４２ａ及び４２ｂを再充電する。図４（ｆ）は、図４（ｅ）に示すスイッチング状態の等価回路を示す図である。図４（ｆ）に示すように、ステップＳ１０３の状態で、キャパシタ４２ａ及び４２ｂに充電される電荷量ＱS_REは、
　ＱS_Re　＝　Ｖres（Ｃa＋Ｃb）　　　　（５）
　となる。
　そして、図３のフローに示すステップＳ１０４において、ＭＤＡＣ部１４は、処理ビットが最下位ビット（以下、ＬＳＢとも称する）であるか否かを判定する。処理ビットがＬＳＢでない場合には、ＭＤＡＣ部１４は、ステップＳ１０２に戻り、再びステップＳ１０２及びＳ１０３の処理を実行する。処理ビットがＬＳＢである場合には、ＭＤＡＣ部１４は、処理を終了する。
　図３に示すフローを実行することにより、ＭＤＡＣ部１４は、入力端子Ｔinに印加された信号をβ倍に増幅できる。すなわち、電荷保存則により、式（３）及び（４）の間では、
　ＱT　＝　ＱS　　　　（６）
　の関係が成り立つ。このため、式（３）及び（４）それぞれの右辺は等しくなる。
　Ｖin（Ｃa＋Ｃb）　＝　Ｃa（±Ｖref）＋Ｃb・　Ｖres　　　（７）
　式（７）を展開することにより、
Figure JPOXMLDOC01-appb-M000003
 　を得る。ここで、
Figure JPOXMLDOC01-appb-M000004
 　とすると、
Figure JPOXMLDOC01-appb-M000005
 　を得る。したがって、
　Ｃa　＜　Ｃb　　　　（１１）
　の関係を満たすようにキャパシタ４２ａ及び４２ｂの容量値Ｃa及びＣbを選択することにより、βの値を１よりも大きく２よりも小さい値に選択することができる。
　このように、図３に示すフローを実行することにより、ＭＤＡＣ部１４は、入力端子
Ｔinに印加された信号をβ倍に増幅できる。なお、２ビット目以降においても、式（４）及び（５）の関係から同様に電荷量保存の法則に基づいて、残差信号のβ倍の値を求めることができる。
　図５に、デジタル近似部１０の入出力特性の一例を示す。上述のようにＡＤ変換器１において、増幅度βの値は、１よりも大きく２よりも小さい値であるので、しきい値Ｖthを含む特定の領域Ｖl～Ｖhでは、１つの入力信号Ｖinについて２つのデジタル値Ｄoutを有することになる。すなわち、領域Ｖl～Ｖhでは、入力信号Ｖinは、ＭＳＢが１であるデジタル出力信号及びＭＳＢが０であるデジタル出力信号の２つのデジタル出力信号を有することになる。
　再び図１を参照して、本発明に係る第１の実施形態に従うＡＤ変換器１の他の構成素子であるβ推定部３０について説明する。β推定部３０は、ＭＤＡＣ部１４における増幅度βの値を推定する機能を有する。βの値は、キャパシタ４２ａ及び４２ｂ並びにオペアンプ４１の増幅度などが、製造条件のばらつきによりばらつくために、半導体装置ごとに異なることとなる。β推定部３０は、βの値を推定する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β推定部３０は、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β推定部３０は、半導体装置に搭載されるＭＰＵ（図示せず）に組み込まれてもよい。図６を参照して、β推定部３０によるβの値の推定方法を説明する。図６は、β推定部３０がβの値を推定するフローを示す図である。β推定部３０は、推定用入力ＤＣ信号ＶDCをＭＳＢが「０」及び「１」である２つのβ進デジタル信号に変換することによって、βの値を推定する。以下、図６に示すフローに従って、β推定部３０がβの値を推定するフローを詳細に説明する。
　まず、ステップＳ２０１において、β推定部３０は、第１推定デジタル信号を取得するために、マルチプレクサ２０及び２２にそれぞれ入力される第１及び第２入力選択信号Ｓ1及びＳ2を適宜選択することにより、デジタル近似部１０に推定用入力ＤＣ信号ＶDCを入力する。入力される推定用入力ＤＣ信号ＶDCは、図５に示す範囲Ｖl～Ｖhに含まれる値であり、１つの入力信号Ｖinについて２つのデジタル出力信号Ｄoutを有する値である。バイポーラコードでＡＤ変換される場合は、しきい値Ｖthと同一のレベルであるフルスケール入力レベルの中間電圧ＶCMを推定用入力ＤＣ信号として使用することが好適である。バイポーラコードでＡＤ変換する場合は、中間電圧ＶCMは、直流差動電圧０Ｖに等しくなる。なお、ＡＤ変換器１では、推定用入力ＤＣ信号ＶDCは、β推定部３０から入力されるが、β推定部３０からではなく、ＡＤ変換器１の外部回路から推定用入力ＤＣ信号ＶDCを入力するように構成してもよい。
　次に、再び図６を参照すると、ステップＳ２０２において、β推定部３０は、ＭＳＢの判定を「０」に固定して、推定用入力ＤＣ信号をβ進デジタル信号に変換して、第１推定デジタル信号ｂ0nとしてβ推定部３０に記憶する。すなわち、第１推定デジタル信号は、推定用入力ＤＣ信号ＶDCを、ＭＳＢが「０」であるデジタル信号に変換したものである。ＭＳＢの判定の「０」への固定は、図２に示すＭＤＡＣ部１４のマルチプレクサ４５をβ推定部３０から受信する選択信号ＳＥＬに基づいて入力端子Ｔdegの入力信号Ｑdegを出力するように選択し、かつ入力端子Ｔdegの入力レベルを「０」にしてＭＳＢの演算を実施することにより実行できる。２ビット目以降の演算では、通常の動作と同様に、マルチプレクサ４５は、入力端子Ｔcmpの入力信号Ｑoutを出力するように選択される。
　次に、再び図６を参照すると、ステップＳ２０３において、β推定部３０は、第２推定デジタル信号を取得するために、マルチプレクサ２０及び２２を介してデジタル近似部１０にＤＣ信号ＶDCを入力する。このときに入力される推定用入力ＤＣ信号ＶDCは、ステップＳ２０１における推定用入力ＤＣ信号ＶDCと同一の信号である。
　次に、ステップＳ２０４において、β推定部３０は、ＭＳＢの判定を「１」に固定して、推定用入力ＤＣ信号ＶDCをβ進デジタル信号に変換して、第２推定デジタル信号ｂ1nとしてβ推定部３０に記憶する。ＭＳＢの判定の「１」への固定は、図２に示すＭＤＡＣ部１４のマルチプレクサ４５をβ推定部３０から受信する選択信号ＳＥＬに基づいて入力端子Ｔdegの入力信号Ｑdegを出力するように選択し、かつ入力端子Ｔdegの入力レベルを「１」にしてＭＳＢの演算を実施することにより実行できる。２ビット目以降の演算では、通常の動作と同様に、マルチプレクサ４５は、入力端子Ｔcmpの入力信号Ｑoutを出力するように選択される。
　そして、再び図６を参照すると、ステップＳ２０５において、β推定部３０は、β推定部３０に記憶される第１推定デジタル信号ｂ0nと第２推定デジタル信号ｂ1nとの間の差の値ｅ（β）が最小となるβの値を演算する。具体的には、β推定部３０は、
Figure JPOXMLDOC01-appb-M000006
 　に複数のβの値を順次代入することにより、第１及び第２推定デジタル信号ｂ0nとｂ1nとの間の差の値ｅ（β）の絶対値が最小となるβの値を見出す。推定用入力ＤＣ信号ＶDCは、ＭＳＢが１であるデジタル出力信号及びＭＳＢが０であるデジタル出力信号の２つのデジタル出力信号を有する領域の値であり、ステップＳ２０２で変換される第１推定デジタル信号ｂ0nとステップＳ２０４で変換される第２推定デジタル信号ｂ1nとは、同一の推定用入力ＤＣ信号ＶDCを変換したものであるので、ｅ（β）の絶対値が最小となるβの値が所望のβの値であると推定される。
　図７にβ推定部３０によるβの値の推定の一例を示す。図７の例では、推定用入力ＤＣ信号ＶDCは、中間電圧ＶCMであり、βの値は、１．８である。この場合、第１推定デジタル信号ｂ0n及び第２推定デジタル信号ｂ1nはそれぞれ、
　ｂ0n　＝　β-2　＋　β-3　＋　β-4　＋　β-6　＋　β-8　＋
　　　　　　β-9　＋　β-11　＋　β-12　＋　β-13　＋　β-16　＋　（１３）
　　　　　　β-17　＋　β-18
　ｂ1n　＝　β-1　＋　β-4　＋　β-5　＋　β-7　＋　β-8　＋
　　　　　　β-10　＋　β-12　＋　β-13　＋　β-14　＋　β-16　＋　（１４）
　　　　　　β-18　＋　β-19
　となる。
　図８は、図１に示すＡＤ変換器１を使用して、βの値の推定方法を検証した結果を示す図である。図８に示す検証において、キャパシタ４２ａ及び４２ｂの容量値Ｃa及びＣbの比は、０．９：１．０であるので、コンデンサ比によるβの値の設定値は、１．９になる。また、オペアンプ４１の開ループ利得Ａを１００としたので、開ループ利得Ａを考慮した場合、実効的なβの値β´は、
Figure JPOXMLDOC01-appb-M000007
 となる。一方、図８に示すように、サーチステップ幅０．０００１でβの値を１から２までスイープして検証した結果、βの値は、１．８６４６であることが確かめされた。図８に示すように、検証によって、本推定方法が精度が高い推定方法であることが確認された。なお、図８に示す検証では、βの値を１から２までスイープしているが、好適にはβの設計値と製造ばらつきとを考慮した計算又はシミュレーションから求められるβの変動範囲内でβの値をスイープしてβの値を推定する。
　図９は、図１に示すＡＤ変換器１を使用して、本発明に係る推定方法をしてβの値を推定した結果を示す図である。図９に示すように、βの値が１．８である場合、２０ビットのビット数で推定すると、第１及び第２推定デジタル信号ｂ0nとｂ1nとの差は１０-6程度まで小さくなる。しかしながら、βの値が１．２の場合は、第１及び第２推定デジタル信号ｂ0nとｂ1nとの差は１０-2程度であり、βの値が１．５の場合は、第１及び第２推定デジタル信号ｂ0nとｂ1nとの差は１０-4程度である。このことから、βの値が２に近い程、より少ないビット数を使用してβの値を推定することができることが理解できる。好適には、βの値は、電源電圧及び使用可能な温度範囲などのＡＤ変換器１の仕様並びにＡＤ変換器１が搭載される半導体装置の製造条件のばらつきによる最大値又は最小値である設計上のワーストケースにおいても、２を超えない範囲で２に近いことが有利である。設計上のワーストケースは、半導体装置の製造条件のばらつきなどの種々の条件を規定してシミュレーションすることにより容易に決定できる。
　βの値の設計上のワーストケースの値は、２未満であり、かつβの値は、２に近い値であることが好ましい。例えば、βの値の設計上のワーストケースの値が設計上の中央値から±１０％のばらつきの範囲に入る場合、βの値は、設計上の中央値が１．８であることが好ましい。βの値の設計上のワーストケースの値は、１．６２及び１．９８となり最大値においても２より小さい値になるためである。
　また、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数は、βの値が設計上のワーストケースの値である場合でも、所定の分解能を有するように規定されてもよい。ＡＤ変換器１では、βの値が小さくなるほど、所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数は、増加する。このため、製造条件のばらつきなどによりβの値が小さくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Ｄoutのビット数では、必要な分解能が得られなくなる可能性がある。一方、分解能を上げるために、デジタル出力信号Ｄoutのビット数を増加させると、βの値を推定するための演算処理が増加する。
　β推定部３０が一定のビット数を有する第１及び第２推定デジタル信号ｂ1n及びｂ0nを使用してβの値を推定すると、製造条件のばらつきなどによりβの値が小さくなると、分解能が低下する。また、分解能を上げるために、β推定部３０が第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を必要以上に増加させると、βの値を推定するための演算処理量が増加する。したがって、β推定部３０は、βの値が設計上のワーストケースの値である場合にも所定の分解能を有するように、第１及び第２推定デジタル信号ｂ1n及び
ｂ0nのビット数を規定することが好ましい。好適には、β推定部３０は、βの値が設計上のワーストケースの値である場合の分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を規定することができる。例えば、βの値の設計上の中央値が１．８であり、βの値の設計上のワーストケースの値が１．６２及び１．９８であるときは、βの値が１．６２のときの分解能が、βの値が１．８のときに規定される分解能に実質的に等しくなるように、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を規定することが好ましい。
　β推定部３０が、βの値が設計上のワーストケースの値である場合にも所定の分解能を有するように、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を規定することにより、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
　再び図１を参照して、本発明に係る第１の実施形態に従うＡＤ変換器１の他の構成素子であるβ進－２進変換部４０について説明する。β進－２進変換部４０は、比較部が出力するβ進デジタル信号を順次取り込んで２進デジタル出力信号として出力する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β進－２進変換部４０は、β進デジタル信号を記憶するレジスタ部、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β進－２進変換部４０は、半導体装置に搭載されるＭＰＵ（図示せず）にβ推定部３０とともに組み込まれてもよい。
　以上、図１～９を参照して本発明に係る第１の実施形態に従うＡＤ変換器１の構成及びその機能について説明してきた。本発明に係る第１の実施形態に従うＡＤ変換器１では、ＭＤＡＣ部１４の増幅度βの値を１よりも大きく２よりも小さい値にするとともに、増幅度βを推定する機能を有することにより、従来のＡＤ変換器よりも変換誤差を少なくすることができる。図１０を参照して、本発明に係る第１の実施形態に従うＡＤ変換器１の特徴をより詳細に説明する。図１０は、従来のＡＤ変換器と、本発明に係る第１の実施形態に従うＡＤ変換器１との比較を示す図である。図１０（ａ）に示すように、従来のＡＤ変換器では、しきい値Ｖthが所定の値からずれること、増幅度が２からずれること及びオペアンプにオフセットが生じることなどにより、ミスコードが発生する可能性があった。
　一方、図１０（ｂ）～（ｄ）に示すように、本発明に係る第１の実施形態に従うＡＤ変換器１は、ＭＤＡＣ部１４における信号の増幅度βを１よりも大きく２よりも小さいβの値とし、かつβ推定部３０においてβの値を推定することが可能であるため、しきい値
Ｖthがずれることなどによりミスコードが発生することはない。このため、本発明に係る第１の実施形態に従うＡＤ変換器１では、素子精度に依存しない回路設計が可能となり、回路設計が容易になる。
　また、ＭＤＡＣ部１４の増幅度βの値は、設計上のワーストケースにおいても、２を超えない範囲で最大限２に近付けることが有利である。上述のようにβの値を推定するときに、より少ないビット数を使用してβの値を推定することに加えて、２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数が少なくなるためである。Ｎビットの２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数Ｍとは、式（１６）に示す関係を有する必要がある。
Figure JPOXMLDOC01-appb-M000008
 　このため、βの値が２に近いほど、２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数が少なくなることになり、必要な分解能を得るために必要な処理量を少なくできる。
　次に、図１１を参照して、本発明に係る第２の実施形態に従うＡＤ変換器２について説明する。図１１は、本発明に係る第２の実施形態に従うＡＤ変換器２を示す図である。本発明に係る第２の実施形態に従うＡＤ変換器２は、β推定部３０がビット数決定部３１を有することが第１の実施形態に従うＡＤ変換器１と相違する。
　ビット数決定部３１は、推定されたβの値において、ＡＤ変換器２が、所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数を決定する。上述のように、β進デジタル信号を使用する本発明に係るＡＤ変換器では、βの値が小さくなるほど、所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数は、増加する。このため、製造条件のばらつきなどによりβの値が小さくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Ｄoutのビット数では、必要な分解能が得られなくなる可能性がある。一方、製造条件のばらつきなどによりβの値が大きくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号
Ｄoutのビット数では、必要以上の分解能が得られるので演算処理が冗長になる。
　これから、ＡＤ変換器２は、変換されるデジタル出力信号Ｄoutが適当なビット数を有していない場合、必要な分解能が得られないか又は冗長な演算を実行することになる。このため、ビット数決定部３１は、β推定部３０が推定したβの値において所定の分解能を有するように、デジタル出力信号Ｄoutのビット数を決定するように構成される。好適には、ビット数決定部３１は、β推定部３０が推定したβの値での分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、デジタル出力信号Ｄoutのビット数を決定することができる。例えば、ビット数決定部３１は、以下の式（１７）に示される関係を使用して、デジタル出力信号Ｄoutのビット数を決定することができる。
Figure JPOXMLDOC01-appb-M000009
 　ここで、βeは、β推定部３０で推定されたβの値であり、βtは、βの値の中央値であり、Ｐは、ビット数決定部３１において決定されるビット数であり、Ｑは、βの値が中央値であるときに所定の分解能を得るために必要なビット数である。
　また、ビット数決定部３１は、推定されたβの値と、そのβの値において所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数とを関連付けるデータを記憶して、そのデータに基づいてデジタル出力信号Ｄoutのビット数を決定することができる。
　このように本発明に係る第２の実施形態に従うＡＤ変換器２では、ビット数決定部３１が、β推定部３０が推定したβの値において所定の分解能を有するように、デジタル出力信号Ｄoutのビット数を決定することにより、製造条件のばらつきによりβの値が変化しても必要な分解能を得ることができ、かつ冗長性のない変換処理が可能になる。
　次に、図１２及び１３を参照して、本発明に係る第３の実施形態に従うＡＤ変換器３について説明する。図１２は、本発明に係る第３の実施形態に従うＡＤ変換器３を示す図である。本発明に係る第３の実施形態に従うＡＤ変換器３は、β推定部３０及びβ進－２進変換部４０が共通のルックアップテーブル（以下、ＬＵＴとも称する）３２を有することが第１の実施形態に従うＡＤ変換器１と相違する。
　図１３に示すＬＵＴ３２を参照して、β進デジタル信号を２進デジタル信号に変換する処理を説明する。
　図１３は、ＬＵＴ３２の一例を示す図である。ＬＵＴ３２において、複数のβの値と、βの値の複数の指数とに対応したβの累乗値がβの値ごとに示される。例えばβの値が１．１である列の指数が０である行に記憶される値は、１．１-1である。一般にＬＵＴ３２は、ＲＯＭ又はフラッシュメモリなどの不揮発性メモリに記憶されるため、記憶される値は、２進デジタル信号である。図１３において、ＬＵＴ３２には、指数が－１から－１６までのβの累乗値が記載されるが、上述のようにＡＤ変換器３のＬＵＴ３２は、βの値が設計上のワーストケースにおいても所定の分解能でβの値を推定するために十分なβの累乗値を有する必要がある。また、前記ＬＵＴに規定される指数の最大値として、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなる指数を規定してもよい。このように規定することで、β推定部３０は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
さらに、ＬＵＴ３２にβの累乗値にβの値から１を減算した値を乗算した値などβの累乗値に関する値を記憶してもよい。βの累乗値にβの値から１を減算した値を乗算した値を記憶することにより、乗算処理を省略できるのでβ進－２進変換部４０での変換処理がさらに容易になる。
　図１３を参照しながら、６ビットのβ進デジタル信号（０１１０１１）を２進デジタル信号に変換する例を使用して、β進デジタル信号を２進デジタル信号に変換する処理を具体的に説明する。ＡＤ変換器３は、ＬＵＴ３２に記憶される複数のβの値それぞれを、β進デジタル信号（０１１０１１）に基づいて２進デジタル信号に変換する。図１３に示すＬＵＴ３２では、β＝１．１、１．２、１．３などについてそれぞれ変換処理を実行する。例えば、β＝１．１については、
　ｂ11　＝　（β－１）（１．１-2　＋　１．１-3　＋　１．１-5　＋
　　　　　　１．１-6）　　　　　　　　　　　　　　　　　　　　（１８）
　という変換処理を実行する。
　なお、表１にＬＵＴ３２を構成するために、必要とするメモリの総ビット数の一例を示す。表１の例では、βの値のワーストケースの値は、理想値から±１０％の誤差があると仮定した場合、１６ビットのβ進ＡＤ変換器を実現のために、２４ステップのＡＤ変換後のデータを使用し、βの値を２16の精度でスイープし、β値を推定する時のＬＵＴ３２である。すなわち、デジタル信号Ｄoutのビット数は１６ビットであり、ＬＵＴ３２の指数（βのべき乗値）は２４ビットのデジタル・データで、βの値のワーストケースの値は、中央値から±１０％の範囲内で、βの値を２16の分解能スイープし、各指数の値を格納するＬＵＴ３２である。
Figure JPOXMLDOC01-appb-T000010
 　表１から、一般的なＡＤ変換器に要求されるレベルの処理を実現するためにＬＵＴ３２は、数メガビットのＲＯＭテーブルで実現可能であることが理解される。
　このように、本発明に係る第３の実施形態に従うＡＤ変換器３は、ＬＵＴ３２を有することにより、β推定部３０及びβ進－２進変換部４０の演算回路を簡略化できる。すなわち、本発明に係る第１の実施形態に従うＡＤ変換器１では、β推定部３０及びβ進－２進変換部４０は、乗算処理を実行する必要があるので、回路規模が大きい加算器を多く含む必要があるのに対し、ＡＤ変換器３は、回路規模を小さくできる。
　次に、図１４及び１５を参照して、本発明に係る第４の実施形態に従うＡＤ変換器４について説明する。図１４は、本発明に係る第４の実施形態に従うＡＤ変換器４を示す図である。ＡＤ変換器４は、ＡＤ変換器がサイクリック型ＡＤ変換器ではなく、複数のデジタル近似部６０を縦続接続したパイプライン型で構成されることが第１～３の実施形態に従うＡＤ変換器１～３と相違する。すなわち、ＡＤ変換器４は、入力端子に直列に接続される複数のデジタル近似部６０と、β推定部３０と、β進－２進変換部４０とを有する。
　第１入力選択信号Ｓ1に基づいてマルチプレクサ６２により選択されるアナログ入力信号Ｖana又は推定用入力ＤＣ信号ＶDCのいずれかが入力される１段目のデジタル近似部６０は、残差信号Ｖresを２段目のデジタル近似部６０の入力信号Ｖinとして供給する。２段目のデジタル近似部６０は、マルチプレクサ６２を介して残差信号Ｖresを３段目のデジタル近似部６０の入力信号Ｖinとして供給する。同様に、Ｎ段目の複数のデジタル近似部６０は、残差信号ＶresをＮ＋１段目のデジタル近似部６０の入力信号Ｖinとして供給するように構成される。また、複数のデジタル近似部６０それぞれから出力されるデジタル値Ｑoutは、β推定部３０及びβ進－２進変換部４０に出力される。さらに、β推定時のデジタル近似回路の入力電圧は、β推定部３０から出力し、複数のデジタル近似部６０それぞれに入力される。
　ＡＤ変換器４は、複数のデジタル近似部６０を有するため、デジタル近似部６０それぞれについてβの値を推定するように構成される。図１５に、デジタル近似部６０の回路の一例を示す。図１５に示すように、デジタル近似部６０は、入力信号Ｖinと残差信号
Ｖresとを第２入力選択信号Ｓ2に基づいて選択的に出力するマルチプレクサ１５を有する。マルチプレクサ１５は、βの値を推定するときは、残差信号Ｖresを選択し、通常の変換処理を実行するときは、入力信号Ｖinを選択するように構成される。デジタル近似部６０それぞれについて推定されたβの値は、デジタル近似部６０ごとにβ推定部３０に記憶される。
　ＡＤ変換器４が、本発明に係る第３の実施形態に従うＡＤ変換器３と同様にＬＵＴ３２を有する場合、β推定部３０は、ＬＵＴ３２を使用してデジタル近似部６０それぞれについて、第１の実施形態に従うＡＤ変換器１と同様な方法でβの値を推定する。この場合、β推定部３０は、ＡＤ変換器４に含まれる複数のデジタル近似部６０それぞれについてＬＵＴ３２を参照して、デジタル近似部６０ごとにβの値を推定する。そして、β推定部３０は、デジタル近似部６０それぞれに対応する指数について、使用するβの値を記憶する。すなわち、β推定部３０は、製造条件のばらつきなどによってデジタル近似部６０ごとにβの値が異なる場合、指数ごとに異なるβの値を記憶することになる。
　複数のデジタル近似部６０の段数は、βの値が設計上のワーストケースにおいても所定の分解能でβの値を推定するために十分な段数を有する必要がある。また、複数のデジタル近似部６０の段数の最大値として、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなる指数を規定してもよい。複数のデジタル近似部６０の段数をこのように規定することで、β推定部３０は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。なお、ＡＤ変換器４を構成する複数のデジタル近似部６０はそれぞれ、選択的に電源電圧の供給を停止できるように構成してもよい。
　なお、β推定部３０は、ＡＤ変換器４に含まれる全てのデジタル近似部６０についてβの値を推定する必要はない。ＭＳＢなどデジタル信号の上位ビットでは、βの値の精度は、高い精度が必要であるのに対し、ＬＳＢなどの下位ビットは、高い精度は必要ないためである。例えば、ＡＤ変換器４は、上位３ビットを演算するデジタル近似部１０についてのみβの値を推定するように構成されてもよい。
　また、ＡＤ変換器４は、第１～３の実施形態に従うＡＤ変換器１～３において説明された種々の構成の中で、パイプライン型ＡＤ変換器においても適用可能な構成を含むことができる。例えば、ＡＤ変換器４は、βの値が設計上のワーストケースの値である場合でも、所定の分解能を有するようにβの値を推定することができる。また、第２の実施形態に従うＡＤ変換器２と同様にビット数決定部３１を有してもよい。
　以上、図１～１５を参照して、本発明に係るＡＤ変換器を説明してきたが、本発明に係るＡＤ変換器は、これらの具体的な記載に限定されるものではなく、各種の変形があり得るのはいうまでもない。
　例えば、本明細書で説明されたＡＤ変換器では、β進－２進変換部４０は、β進デジタル信号を２進デジタル信号に変換して２進デジタル出力信号として出力するが、本発明に係るＡＤ変換器は、β進デジタル信号をデジタル出力信号として出力してもよい。この場合、β進デジタル信号は、本発明に係るＡＤ変換器が搭載される半導体装置内部又は外部に配置される演算装置により２進デジタル信号に変換される。
　また、ＭＤＡＣ部の具体的な回路構成には、種々の変形が考えられる。例えば、Andrew N. Karanicolas, Memberらによる「A 15-b l-Msample/s Digitally Self-Calibrated Pipeline ADC」（IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.28, NO. 2,DECEMBER1993）に記載されるように、3つの容量Ｃ１，Ｃ２，Ｃ３,(Ｃ１＝Ｃ２)を切り替えることにより、β倍の増幅度を実現することができる。
　本発明に係るＡＤ変換器は、内閣府/日本学術振興会の最先端研究開発支援プログラムでの共同研究の中で提案されたβ展開を、ＡＤ変換器に応用し、具体的な回路構成を発明したものである。
　１、２、３、４　　ＡＤ変換器
　１０、６０　　デジタル近似部
　１２　　サンプル・ホールド機能を有する部分
　１３　　比較部
　１４、１６　　ＭＤＡＣ部
　２０、２２　　マルチプレクサ
　３０　　β推定部
　３１　　ビット数決定部
　３２　　ルックアップテーブル
　４０　　β進－２進変換部

Claims (16)

  1. 　入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、
    　入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
    　最上位ビットを演算するときはアナログ入力信号を前記第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第２アナログ信号を前記第１アナログ信号として出力するマルチプレクサと、
    　前記βの値を推定するβ推定部と、
    　前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
    　を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とするアナログデジタル変換器。
  2. 　入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、
    　入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第２アナログ信号を後段のデジタル近似部に前記第１アナログ信号として提供する複数のデジタル近似部と、
    　前記複数のデジタル近似部の前記βの値を推定するβ推定部と、
    　前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
    　を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とするアナログデジタル変換器。
  3. 　前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
    　前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項１又は２に記載のアナログデジタル変換器。
  4. 　前記デジタル信号のビット数は、前記推定されたβの値での分解能が、前記所定の分解能に実質的に等しくなるように決定される請求項１～３のいずれか一項記載のアナログデジタル回路。
  5. 　前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を２進デジタル信号として出力する請求項１～４のいずれか一項に記載のアナログデジタル変換器。
  6. 　前記β推定部は、２つのデジタル信号に変換可能な推定用入力ＤＣ信号を、最上位ビットの値が１である第１推定β進デジタル信号及び最上位ビットの値が０である第２推定β進デジタル信号の２つのデジタル信号に変換し、前記第１推定β進デジタル信号と前記第２推定β進デジタル信号との差異を最小化することにより前記βの値を推定する請求項１～５のいずれか一項に記載のアナログデジタル変換器。
  7. 　前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定する請求項１～５のいずれか一項に記載のアナログデジタル変換器。
  8. 　前記ルックアップテーブルに規定されるβ値の指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項７に記載のアナログデジタル変換器。
  9. 　前記所定の演算は、前記第１アナログ信号の大きさがしきい値より小さい場合、βの値から１を減算した値を第１基準信号に乗算した値を、β倍した前記第１アナログ信号の値に加算し、前記第１アナログ信号の大きさがしきい値より大きい場合、βの値から１を減算した値を第２基準信号に乗算した値を、β倍した前記第１アナログ信号の値に加算する請求項１～８のいずれか一項に記載のアナログデジタル変換器。
  10. 　前記乗算型デジタルアナログ変換部は、容量値が異なる２つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有する請求項９に記載のアナログデジタル変換器。
  11. 　前記βの値の設計上のワーストケースの値は、２未満であり、かつ前記βのワーストケースの値は、２に近い値である請求項１～１０のいずれか一項に記載のアナログデジタル変換器。
  12. 　前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
    　前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項２に記載のアナログデジタル変換器。
  13. 　前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しない請求項２又は１２に記載のアナログデジタル変換器。
  14. 　増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、
    　同一の推定用入力ＤＣ信号を前記アナログデジタル変換器に入力し、
    　前記入力信号を２つのβ進デジタル信号に変換し、
    　前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定する、
    　ことを含み、前記βの値は、１よりも大きく２よりも小さい値であり、
    　前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする方法。
  15. 　前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、
    　前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項１４に記載の方法。
  16. 　前記アナログデジタル変換器は、複数のデジタル近似部が入力端子に直列に接続されるパイプライン型であり、
    　前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項１４に記載の方法。
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