KR20140052050A

KR20140052050A - 아날로그디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법

Info

Publication number: KR20140052050A
Application number: KR1020147007455A
Authority: KR
Inventors: 하오 산; 츠바사 마루야마; 마사오 호타
Original assignee: 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬
Priority date: 2011-09-22
Filing date: 2012-09-06
Publication date: 2014-05-02
Also published as: JP2013070255A; US20140300500A1; EP2760135A4; JP5436508B2; KR101679008B1; EP2760135A1; WO2013042548A1; US8994572B2

Abstract

제조 불균일에 의한 오동작이 적은 AD 변환기를 제공하는 것을 목적으로 한다. 본 발명에 관한 AD 변환기(1)는 아날로그 입력 신호를 소정의 분해능을 가진 디지털 신호로 변환하는 사이클릭형의 아날로그 디지털 변환기로서, 입력되는 제1 아날로그 신호의 크기와 역치를 비교하여 이 비교 결과를 나타내는 디지털 값을 출력하는 비교부(13)와 제1 아날로그 신호를 1보다 크고 2보다 작은 β배로 증폭하는 동시에 비교부의 비교 결과에 따라 소정의 연산을 실행하여 제2 아날로그 신호를 출력하는 MDAC부(14)를 구비한 디지털 근사부(10)와, MSB를 연산할 때는 아날로그 입력 신호를, 또한 MSB를 연산할 때 이외에는 제2 아날로그 신호를 제1 아날로그 신호로서 출력하는 멀티플렉서(20)와, β의 값을 추정하는 β 추정부(30)와, 비교부가 출력하는 디지털 값을 차례로 넣고 디지털 신호로서 출력하는 디지털 신호 출력부(40)를 가진다.

Description

아날로그디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법 {ANALOG/DIGITAL CONVERTER AND METHOD FOR CONVERTING ANALOG SIGNALS TO DIGITAL SIGNALS}

본 발명은 아날로그-디지털 변환기 및 아날로그 신호를 디지털 신호로 변환하는 방법에 관한 것이다. 특히, 사이클릭형 및 파이프라인형 아날로그-디지털 변환기 및 사이클릭형 및 파이프라인형 아날로그-디지털 변환기로 아날로그 신호를 디지털 신호로 변환하는 방법에 관한 것이다.

현재, 반도체 집적회로의 진보에 의하여, 센서 소자 등으로부터 검출되는 아날로그 신호를 반도체 장치 내의 신호 처리부에서 디지털 신호로서 처리하는 것이 널리 행해지고 있다. 이 때문에, 반도체 장치에 있어서, 아날로그 신호로부터 디지털 신호로 변환하는 아날로그-디지털 변환기 (이하, AD 변환기라고도 한다)는 많은 반도체 장치에서 사용되는 필요 불가결한 소자이며, 그 성능이 반도체 장치에 탑재되는 시스템 전체의 성능을 결정하는 경우도 있다. 이 때문에, 마이크로 컴퓨터 및 시스템 LSI 등의 반도체 장치에 탑재되는 AD 변환기의 성능 향상이 요구되고 있고, AD 변환기의 성능을 향상시키기 위한 여러 가지 기술이 알려져 있다. 예를 들면, 특허 문헌 1에 개시된 사이클릭형 AD 변환기를 채용함으로써, 사이즈를 작게 할 수 있고, 또한 특허 문헌 2에 개시된 파이프라인형 AD 변환기를 채용함으로써, 처리 속도를 빠르게 할 수 있다.

도 16(a)은 종래의 사이클릭형 AD 변환기 및 파이프라인형 AD 변환기에 있어서 기본 회로로서 사용되는 1 비트 구성의 디지털 근사부(Digital Approximator) (101)를 나타내는 도면이다. 디지털 근사부(101)는 입력 신호(V_in)를 샘플·홀드하여 샘플링 신호(V_s)를 생성하는 샘플·홀드부(102)와, 샘플링 신호(V_s)와 역치(V_th)를 비교하여 비교 결과를 나타내는 디지털 값(Q_out)을 출력하는 비교부(103)와, 샘플링 신호(V_s)를 2배로 증폭하는 동시에, 비교부(103)의 비교 결과에 따라서 연산을 실행하여 잔차 신호(V_res)를 생성하는 승산형 디지털 아날로그 변환부 (Multiplying Digital-Analog Converter, 이하, MDAC부라고도 한다)(104)를 구비한다. 역치(V_th)는 유니폴라 코드로 AD 변환하는 경우에는, 입력 신호(V_in)의 풀 스케일 신호(V_FS)의 반 값이다. 한편, 바이폴라 코드로 AD 변환하는 경우에는 역치(V_th)는 직류 (이하, DC라고도 한다) 차동 0V의 전압에 상당한다. 비교부(103)는 샘플링 신호(V_s)가 역치(V_th)보다 큰 경우, 1을 출력하고, 샘플링 신호(V_s)가 역치(V_th)보다 작은 경우, 0을 출력하도록 구성된다. MDAC부(104)는 샘플링 신호(V_s)가 역치(V_th)보다 큰 경우, 샘플링 신호(V_s)와 역치(V_th)와의 차의 값을 2배로 증폭하는 연산을 실행한다. 한편, 샘플링 신호(V_s)가 역치(V_th)보다 작은 경우, MDAC부(104)는 샘플링 신호(V_s)를 2배로 증폭하는 연산을 실행한다.

도 16(b)은 디지털 근사부(101)의 입출력 특성의 일례를 나타내는 도면이다. 도 16(b)에 있어서, 가로 축이 입력 신호(V_in)이고 세로 축이 잔차 신호(V_res)이다. V_FS는 입력 신호(V_in) 및 잔차 신호(V_res)의 풀 스케일 값이며, 역치(V_th)는 풀 스케일 값(V_FS)의 반 값이다. 입력 신호(V_in)는 MDAC부(104)에 있어서 2배로 증폭되기 때문에, 디지털 근사부(101)의 입출력 특성을 나타내는 직선의 기울기는 2이다. 또한, 입력 신호(V_in)가 역치(V_th)보다 커지면, MDAC부(104)는 입력 신호(V_in)와 역치(V_th)와의 차의 값을 2배로 증폭한다. 이 때문에, 디지털 근사부(101)의 입출력 특성은 입력 신호(V_in)의 0 내지 역치(V_th)의 사이 및 역치(V_th) 내지 풀 스케일 값(V_FS)의 사이에서 각각 선형 특성을 가지고, 동일한 특성이 입력 신호(V_in)의 0 내지 역치(V_th)의 사이 및 역치(V_th) 내지 풀 스케일 값(VFS)의 사이에서 반복하는 특성이 있다.

도 17(a)은 디지털 근사부(101)를 구비한 사이클릭형 AD 변환기(110)를 나타내는 도면이다. 사이클릭형 AD 변환기(110)는 아날로그 입력 신호(V_ana)와, 잔차 신호(V_res)를 선택 신호(S)에 기초하여 선택적으로 출력하는 멀티플렉서(111)와, 멀티플렉서(111)의 출력 신호를 수신하는 디지털 근사부(101)와, 비교부(103)로부터 출력되는 디지털 값(Q_out)를 차례로 기억하고, 디지털 신호(D_out)로서 출력하는 레지스터(112)를 가진다. 멀티플렉서(111)는 최상위 비트 (이하, MSB라고도 한다)를 디지털 근사부(101)가 연산할 때 마저 아날로그 입력 신호(V_ana)를 선택하고, MSB 이외의 비트를 디지털 근사부(101)가 연산할 때에는 디지털 근사부(101)의 출력 신호를 선택하여 피드백 회로를 형성하도록 구성된다.

도 16(c)을 참조하여, 사이클릭형 AD 변환기(110)의 동작 시퀀스를 설명한다. 도 16(c)은 사이클릭형 AD 변환기(110)를 사용하여, 5 비트의 디지털 신호를 생성하는 시퀀스의 일례를 나타내는 도면이다. 봉(B101)은 사이클릭형 AD 변환기(110)의 외부로부터 멀티플렉서(111)을 통하여 입력되는 입력 신호(V_in)를 나타낸다. 이 예에서는 입력 신호(V_in)는 역치(V_th)보다 크기 때문에, 디지털 근사부(101)의 비교부(103)는 디지털 값(Q_out)로서 1을 출력한다. 디지털 근사부(101)의 MDAC부(104)는 비교부(103)의 비교 결과에 따라서, 입력 신호(V_in)와 역치(V_th)의 차의 값을 2배로 증폭하는 연산을 실행하여 잔차 신호(V_res)를 생성한다.

이어서, MDAC부(104)에서 생성된 잔차 신호(V_res)는 멀티플렉서(111)를 통하여 디지털 근사부(101)의 입력에 피드백된다. 봉(B102)는 멀티플렉서(111)를 통하여 디지털 근사부(101)의 입력에 피드백되는 잔차 신호(V_res)를 나타낸다. 봉(B102)로 나타내는 2 비트째의 신호는 역치(V_th)보다 작기 때문에, 디지털 근사부(101)의 비교부(103)는 디지털 값(Q_out)로서 0을 출력한다. 디지털 근사부(101)의 MDAC부(104)는 비교부(103)의 비교 결과에 따라서, 입력 신호(V_in)를 2배로 증폭하는 연산을 실행하여 잔차 신호(V_res)를 생성한다. 봉(B103)는 2 비트째의 잔차 신호(V_res)의 피드백 신호이고, 3비트째의 입력 신호(V_in)에 상당한다. 이하, 마찬가지로 비교부(103)가 디지털 신호를 생성하는 동시에, 비교부(103)의 비교 결과에 따라서, MDAC부(104)가 다음 단의 입력 신호(V_in)로서 사용하는 잔차 신호(V_res)를 생성한다. 그 결과, 도 16(c)에 도시하는 예에서는 (10101)의 디지털 신호(D_out)를 얻게 된다.

도 16(d)는 도 16(c)와 동일한 입력 신호(V_in)를 MDAC부(104)의 신호 증폭도가 2.0이 아니라, 2.1인 사이클릭형 AD 변환기(110)에 입력하였을 경우의 시퀀스를 나타내는 도면이다. 도 16(c)과 동일한 입력 신호(V_in)가 입력되는데도 불구하고, 도 16(d)에서는 사선을 가진 봉(B204 및 B205)에 상당하는 하위 2 비트가 오변환되어, 디지털 신호 (10110)가 생성된다. 이 오변환은 신호 증폭도가 2.0이 아니라, 2.1인 것에 기인하여, 디지털 근사부(101)의 오연산에 의하여 발생하는 것이다.

또한, 디지털 근사부(101)에 있어서, 신호 증폭을 위하여 사용되는 연산 증폭기에 오프셋이 있는 경우, 또한 역치 전압(V_th)에 어긋남이 있는 경우에도 마찬가지로 오변환이 발생할 가능성이 있다. 도 18(a) 내지 (f)에 AD 변환 오차의 예를 나타낸다. 도 18(a) 및 (b)은 역치 전압(V_th)의 어긋남에 의한 미스 코드의 발생예를 나타낸다. 도 18(a)에 나타내는 바와 같이, V_th가 풀 스케일 값(V_FS)의 반보다 커지게 되어, 잔차 신호(V_res)가 풀 스케일 값(V_FS)을 초과하였기 때문에, 도 18(b)에 나타내는 미스 코드가 발생한다.

도 18(c) 및 (d)은 MDAC부(104)의 증폭도가 2를 초과하는 경우의 게인 에러에 의한 변환 오차의 발생예를 나타낸다. 도 18(c)에 도시하는 바와 같이, 입력 신호(V_in)가 역치(V_th) 부근에서는 잔차 신호(V_res)가 풀 스케일 값(V_FS)를 초과하게 된다. 이 때문에, 도 18(d)에 나타내는 변환 오차를 일으킨다. 또한, 도 18(e) 및 (f)은 MDAC부(104)의 증폭도가 2에 못 미친 경우의 게인 에러에 의한 미스 코드의 발생예를 나타낸다.

이와 같이, 종래의 사이클릭형 AD 변환기(110)에서는 MDAC부(104)의 증폭도는 정확하게 2가 아닌 경우, 역치 전압(V_th)에 어긋남이 있는 경우, 또는 연산 증폭기에 오프셋이 있는 경우에 변환 오차가 생길 가능성이 있다. 이 때문에, MDAC부(104)의 증폭도는 정확하게 2로 할 필요가 있고, 또한 V_th를 V_FS/2로 할 필요가 있으며, 연산 증폭기의 오프셋은 실질적으로 제로로 할 필요가 있다.

도 17(b)은 파이프라인형 AD 변환기(120)를 나타내는 도면이다. 파이프라인형 AD 변환기(120)는 아날로그 입력 신호(V_ana)가 입력되는 입력부에 직렬로 접속되는 복수의 디지털 근사부(101)을 구비한다. 도 17(a)에 도시하는 사이클릭형 AD 변환기(110)는 1개의 디지털 근사부(101)로 피드백 회로를 구성함으로써 순차적으로 비교하여 디지털 신호를 생성하는데 대하여, 파이프라인형 AD 변환기(120)는 전단의 디지털 근사부(101)가 생성한 잔차 신호(V_res)를 다음 단의 디지털 근사부(101)의 입력 신호(V_in)로서 사용하는 것이 다르다. 그러나, 파이프라인형 AD 변환기(120)를 사용하여 아날로그 입력 신호(V_ana)로부터 디지털 신호(D_out)를 생성하는 시퀀스는, 도 16(c)에 도시하는 바와 같이, 사이클릭형 AD 변환기(110)와 같다. 이 때문에, 파이프라인형 AD 변환기(120)에 있어서도, 사이클릭형 AD 변환기(110)와 마찬가지로, MDAC부(104)는 MDAC부(104)의 증폭도는 정확하게 2일 필요가 있고, 또한 V_th를 V_FS/2로 할 필요가 있으며, 연산 증폭기의 오프셋은 실질적으로 제로로 할 필요가 있다.

또한, 비특허 문헌 1 및 특허 문헌 3에 나타내는 바와 같이, 마루코프 연쇄와 β 변환과의 관계에 주목한 β 변환형 AD 변환기 및 β 변환형 DA 변환기가 알려져 있다. β 변환형 AD 변환기 및 β 변환형 DA 변환기는 β 전개를 이용함으로써, 고정밀도, 그리고 회로 소자의 불안정성을 커버하는 변환기이다.

β 변환형 AD 변환기에 대하여, 이하에 간략하게 설명한다. 특허 문헌 1 및 2에 기재되어 있는 바와 같은 AD 변환기(110)는 풀 스케일 값을 V_FS로 하고, 입력 신호 V_in에 대한 N 스텝 (N 비트) AD 변환기로 얻은 2진 코드 bi와 AD 변환 값의 관계가 식 (1)로 나타내지는 것을 이용하는 것이다.

[수학식 1]

이에 대하여, β 변환형 AD 변환기는 식 (2)에 나타내는 β 전개를 이용하는 것이다.

[수학식 2]

식 (2)에 있어서, β의 값은 1보다 크고, 2 보다 작은 값이다. 즉, β 변환형 AD 변환기는 특허 문헌 1 및 2에 기재되어 있는 바와 같은 2진 부호화에 의하여 디지털 신호를 부호화한 것 (이하, 2진 디지털 신호라고도 한다)이 아니라, 1보다 크고 2보다 작은 수인 β의 값을 사용하는 β진 부호화에 의하여 디지털 신호를 부호화하는 것(이하, β진 디지털 부호라고도 한다.)이다.

β 변환형 AD 변환기에 있어서도, 증폭도 β의 값이 어긋나 증폭도가 2를 초과하는 경우, 또는 역치 전압(V_th)에 어긋남이 있는 경우, 연산 증폭기에 오프셋이 있는 경우, 미스 코드가 발생할 우려가 있다. 이 때문에, β 변환형 AD 변환기를 사용하는 경우에도, 반도체 제조 불균일이나 사용 환경 변화에 대하여, β배한 잔차 신호가 ±V_ref의 입력 범위로부터 나오지 않도록 β의 값을 선정하여야 한다. 또한, 증폭도 β의 정확한 값을 이용하여 2 진수로 변환하지 않으면 오차가 발생하기 때문에, 증폭도 β의 값을 정밀도 높게 파악할 필요가 있다.

오프셋의 영향을 경감하기 위한 다른 방법으로서 비교부(103)를 2개 사용하는 1.5 비트 구성의 디지털 근사부가 채용되고 있다. 도 19는 1.5 비트 구성의 디지털 근사부 입출력 특성의 일례를 나타내는 도면이다. 1.5 비트 구성의 디지털 근사부를 채용하는 경우, 입력 신호의 풀 스케일 값(V_FS) 근방의 값으로 전환할 필요가 없고, 역치 전압(V_th)의 어긋남과 오프셋의 영향을 경감하는 것이 가능하게 된다.

특허 문헌 1: 일본 공개 특허 공보 특개2008－124572호 특허 문헌 2: 일본 공개 특허 공보 특개2008－205704호 특허 문헌 3: 일본 재공표 특허 공보 재표2009－014057호

비특허 문헌 1: 「카오스에 의한 신호 처리」 (고다 도오루, 「Fundamentals Review」 (2권 4호, 전자정보미국통신학회, 2009년 4월))

그러나, 종래의 AD 변환기에서는 전원 전압 및 사용 가능한 온도 범위 등의 AD 변환기의 사양 및 AD 변환기(1)이 탑재되는 반도체 장치의 제조 조건의 불균일에 의하여 증폭도, 역치 전압(V_th)의 어긋남, 또는 오프셋 또는 증폭도, 역치 전압(V_th)의 어긋남 및 오프셋이 모두 불균일함으로 인하여, 미스 코드 등의 오동작이 생길 우려가 있다고 하는 문제가 있었다. 1.5 비트 구성의 디지털 근사부를 사용하는 경우에는 비교기를 2개 사용하기 때문에 회로 규모가 커진다고 하는 문제가 있다. 또한, 1.5 비트 구성의 디지털 근사부는 역치 전압(V_th)의 어긋남에 의한 영향 및 오프셋의 영향을 경감하는 것은 가능하지만, 게인 에러에 기인하는 미스 코드를 발생을 방지하는 것은 어렵다. 이 때문에, 설계된 증폭도를 가진 AD 변환기를 제조하기 위하여, 증폭도의 크기에 관계없이, 높은 증폭도를 가진 증폭부와 상대 정밀도가 높은 캐패시터가 필요하다. 그러나, 반도체 프로세스의 미세화에 따라 제조 조건의 불균일이 커지고, 높은 증폭도를 가진 증폭부 및 상대 정밀도가 높은 캐패시터를 제조하는 것이 곤란하게 될 우려가 있다. 즉, 반도체 프로세스가 미세화하고, 제조 조건의 불규일이 커지는 동시에, 트랜지스터 성능이 열화함으로써, 높은 증폭도를 가진 증폭 회로의 실현이 어려워지기 때문에 설계된 증폭도를 가진 증폭 회로를 제조하는 것이 곤란하게 되는 문제가 있었다. 또한, 높은 상대 정밀도를 가진 캐패시터를 실현하기 위하여 캐패시터의 면적을 크게 하지 않을 수 없기 때문에 미세화의 혜택을 받을 수 없다고 하는 문제가 있었다.

본 발명은 상기 문제를 해결하고, 제조 조건의 불균일 등에 의한 변환 오차가 적은 AD 변환기를 제공하는 것을 목적으로 한다.

상기 목적을 실현하기 위하여, 본 발명에 관한 아날로그 디지털 변환기는 MDAC부에 있어서의 증폭도 β의 값을 추정하는 추정부를 가진 것을 특징으로 한다. 본 발명에 관한 아날로그 디지털 변환기는 β의 값을 추정하는 추정부를 가지므로, 제조 조건의 불균일 등에 의하여 β의 값이 변동하여도, 미스 코드 등의 오차가 생기지 않는다. 이 때문에, 본 발명에 관한 아날로그 디지털 변환기에서는 설계된 증폭도와 동일한 증폭도를 가진 증폭 회로를 제조할 필요는 없고, 또한 캐패시터의 상대 정밀도를 높게 할 필요가 없기 때문에, 면적이 큰 캐패시터를 가질 필요는 없다. 이 때문에, 본 발명에 의하여, 제조 기술에 의존하지 않는 고정밀도의 AD 변환기가 제공 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기는 설계상의 워스트 케이스에서의 분해능을 고려하여, β의 값을 추정할 때에 사용하는 디지털 신호의 비트 수를 결정하는 것이 좋다. 설계상의 워스트 케이스는 반도체 장치의 제조 조건의 불균일 등의 여러 가지 조건을 규정하여 시뮬레이션함으로써 용이하게 결정할 수 있다. β의 값을 추정할 경우에 사용하는 디지털 신호의 비트 수를, 설계상의 워스트 케이스를 사용하여 결정함으로써, 설계상의 워스트 케이스에 있어서도 충분한 분해능을 얻는 동시에, 군더더기 없는 추정 처리가 가능하게 된다.

상기 목적을 실현하기 위하여, 본 발명에 관한 1개의 실시 형태에 따른 아날로그 디지털 변환기는 입력되는 아날로그 입력 신호를 소정의 분해능을 가진 디지털 신호로 변환하는 사이클릭형의 아날로그 디지털 변환기이며,

입력되는 제1 아날로그 신호의 크기와 역치를 비교하여 이 비교 결과를 나타내는 디지털 값을 출력하는 비교부와, 상기 제1 아날로그 신호를 β배로 증폭하는 동시에 상기 비교부의 비교 결과에 따라 소정의 연산을 실행하고 제2 아날로그 신호를 출력하는 승산형 디지털 아날로그 변환부를 구비한 디지털 근사부와,

최상위 비트를 연산할 때에는 아날로그 입력 신호를 상기 제1 아날로그 신호로서 출력하고, 또한 최상위 비트를 연산할 때 이외에는 상기 제2 아날로그 신호를 상기 제1 아날로그 신호로서 출력하는 멀티플렉서와,

상기 β의 값을 추정하는 β 추정부와,

상기 비교부가 출력하는 상기 디지털 값을 차례로 넣고, 추정한 β의 값에 기초하여 디지털 신호로서 출력하는 디지털 신호 출력부를 가지고 상기 β의 값은 1보다 크고 2보다 작은 값인 것을 특징으로 한다.

또한, 상기 목적을 실현하기 위하여, 본 발명에 관한 다른 실시 형태에 따른 아날로그 디지털 변환기는 입력 단자에 입력되는 아날로그 입력 신호를 소정의 분해능을 가진 디지털 신호로 변환하는 파이프라인형의 아날로그 디지털 변환기로서, 입력되는 제1 아날로그 신호의 크기와 역치를 비교하고, 이 비교 결과를 나타내는 디지털 값을 출력하는 비교부와, 상기 제1 아날로그 신호를 β배로 증폭하는 동시에, 상기 비교부의 비교 결과에 따라 소정의 연산을 실행하여, 제2 아날로그 신호를 출력하는 승산형 디지털 아날로그 변환부를 구비한 복수의 디지털 근사부이고, 상기 입력 단자에 직렬로 접속되어 전단의 디지털 근사부의 상기 제2 아날로그 신호를 후단의 디지털 근사부에 상기 제1 아날로그 신호로서 제공하는 복수의 디지털 근사부와,

상기 복수의 디지털 근사부의 적어도 1개의 상기 β의 값을 추정하는 β 추정부와,

상기 비교부가 출력하는 상기 디지털 값을 차례로 넣고, 추정한 β의 값에 기초하여 디지털 신호로서 출력하는 디지털 신호 출력부를 가지고, 상기 β의 값은 1보다 크고 2보다 작은 값인 것을 특징으로 한다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는, 상기 β 추정부는 동일한 입력 신호를 변환하여 취득되는 소정의 비트 수를 가진 2개의 β진 디지털 신호를 사용하여, 상기 β의 값을 추정하고,

상기 β의 값을 추정할 경우에 사용되는 복수의 β진 디지털 신호의 상기 소정의 비트 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 설계상의 워스트 케이스에 있어서도 필요한 분해능을 얻을 수 있고, 또한 군더더기가 없는 추정 처리가 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는 상기 디지털 신호의 비트 수는 상기 추정된 β의 값의 분해능이 상기 소정의 분해능과 실질적으로 같아지도록 결정되는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 제조 조건의 불균일에 의하여 β의 값이 변화하여도 필요한 분해능을 얻을 수 있고, 또한 군더더기가 없는 변환 처리가 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는 상기 디지털 신호 출력부는 상기 추정된 β의 값을 사용하여, 상기 디지털 신호를 2진 디지털 신호로서 출력하는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 β진 디지털 신호는 아니라 2진 디지털 신호를 다른 기기에 송신하는 것이 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는 상기 β 추정부는 2개의 디지털 신호로 변환 가능한 추정용 입력 DC 신호를, 최상위 비트의 값이 1인 제1 추정 β진 디지털 신호 및 최상위 비트의 값이 0인 제2 추정 β진 디지털 신호의 2개의 디지털 신호로 변환하고, 상기 제1 추정 β진 디지털 신호와 상기 제2 추정 β진 디지털 신호와의 차이를 최소화함으로써, 상기 β의 값을 추정하는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 β의 값의 오차가 최소가 되도록 추정하는 것이 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는, 상기 β 추정부는 복수의 상기 β의 값과 이 β 값의 복수의 지수에 대응하는 β의 누승 값에 관한 값을 β의 값마다 규정한 룩업 테이블을 사용하여 상기 β의 값을 추정하는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 β 추정부의 회로 규모를 작게 하는 것이 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는 상기 룩업 테이블에 규정되는 지수의 최대 값은 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 설계상의 워스트 케이스에 있어서도 필요한 분해능을 얻을 수 있고 또한 군더더기가 없는 추정 처리가 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는 상기 소정의 연산은 상기 제1 아날로그 신호의 크기가 역치보다 작은 경우, β의 값으로부터 1을 감산한 값을 제1 기준 신호(V_ref)에 승산한 값을, β배한 상기 제1 아날로그 신호의 값에 가산하고, 상기 제1 아날로그 신호의 크기가 역치보다 큰 값인 경우, β의 값으로부터 1을 감산한 값을 제2 기준 신호 -V_ref에 승산한 값을, β배한 상기 제1 아날로그 신호의 값에 가산하는 것이 좋다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는, 상기 승산형 디지털 아날로그 변환부는 용량 값이 다른 2개의 캐패시터와, 상기 캐패시터에 스위치를 통하여 접속되는 연산 증폭기를 가진 것이 좋다.

이와 같은 구성을 가짐으로써, 아날로그 디지털 변환기는 간단한 회로 구성에 의하여 β배의 증폭도를 연산하는 것이 가능하게 된다.

또한, 본 발명에 관한 아날로그 디지털 변환기에서는, 상기 β의 값의 설계상의 워스트 케이스의 값은 2 미만이며, 한편 상기 β의 워스트 케이스의 값은 2에 가까운 값인 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 β의 값을 추정하기 위하여 필요한 비트 수를 저감하는 것이 가능하게 되는 동시에, 2진 디지털 신호와 동등한 분해능을 얻기 위하여 필요한 β진 디지털 신호의 비트 수를 저감하는 것이 가능하게 된다.

또한, 본 발명에 관한 파이프라인형의 아날로그 디지털 변환기에서는 상기 β 추정부는 동일한 입력 신호를 변환하여 취득되는 소정의 비트 수를 가진 2개의 β진 디지털 신호를 사용하여, 상기 β의 값을 추정하고,

상기 복수의 디지털 근사부의 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 설계상의 워스트 케이스에 있어서도 필요한 분해능을 얻을 수 있고, 또한 군더더기가 없는 추정 처리가 가능하게 된다.

또한, 본 발명에 관한 파이프라인형의 아날로그 디지털 변환기에서는 상기 β 추정부는 상기 디지털 신호의 상위 비트를 연산하는 몇 가지 디지털 근사부의 것 β의 값을 추정하고, 다른 디지털 근사부의 β의 값을 추정하지 않는 것이 좋다. 이와 같은 구성을 가짐으로 인하여, 아날로그 디지털 변환기는 β의 값에 높은 정밀도가 필요한 상위 비트만 β의 값을 추정하기 때문에, 추정 처리량을 삭감할 수 있다.

또한, 본 발명에 관한 다른 실시 형태에 따른 방법에서는 증폭도가 β인 승산형 디지털 아날로그 변환부를 구비하고, 또한 소정의 분해능을 가진 아날로그 디지털 변환기의 상기 증폭도 β의 값을 추정하는 방법으로서,

동일한 입력 신호를 상기 아날로그 디지털 변환기에 입력하고,

상기 입력 신호를 2개의 β진 디지털 신호로 변환하며,

상기 변환된 복수의 β진 디지털 신호에 기초하여 상기 증폭도 β의 값을 추정하는 것을 포함하고, 상기 β의 값은 1보다 크고 2보다 작은 값이며,

상기 변환되는 복수의 β진 디지털 신호의 비트 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것을 특징으로 한다.

또한, 본 발명에 관한 방법에서는 상기 아날로그 디지털 변환기는 복수의 상기 β의 값과 이 β 값의 복수의 지수에 대응하는 상기 β의 누승값에 관한 값을 β의 값마다 규정하는 룩업 테이블을 추가로 가지고 상기 룩업 테이블에 규정되는 지수의 최대 값은 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것이 좋다.

또한, 본 발명에 관한 방법에서는 아날로그 디지털 변환기는 복수의 상기 디지털 근사부가 입력 단자에 직렬로 접속되는 파이프라인형이고,

상기 디지털 근사부의 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것이 좋다.

본 발명에 의하면, β의 값을 추정하는 β 추정부를 가지므로, 제조 조건의 불균일 등에 의한 오동작이 적은 AD 변환기를 제공하는 것이 가능해졌다.

[도 1] 본 발명에 관한 제1 실시 형태에 따른 AD 변환기의 블록을 개략적으로 나타내는 도면이다.
[도 2] 도 1에 나타나는 MDAC부의 상세한 회로를 나타내는 도면이다.
[도 3] 도 2에 나타내는 MDAC부의 동작 플로우를 나타내는 도면이다.
[도 4(a)] 도 2에 나타내는 MDAC부의 동작 시퀀스를 나타내는 도면이다.
[도 4(b)] 도 4(a)에 나타내는 회로의 등가 회로를 나타내는 도면이다.
[도 4(c)] 도 2에 나타내는 MDAC부의 동작 시퀀스를 나타내는 도면이다.
[도 4(d)] 도 4(c)에 나타내는 회로의 등가 회로를 나타내는 도면이다.
[도 4(e)] 도 2에 나타내는 MDAC부의 동작 시퀀스를 나타내는 도면이다.
[도 4(f)] 도 4(e)에 나타내는 회로의 등가 회로를 나타내는 도면이다.
[도 5] 디지털 근사부의 입출력 특성의 일례를 나타내는 도면이다.
[도 6] β의 값을 추정하는 플로우의 일례를 나타내는 도면이다.
[도 7] β의 값의 추정의 일례를 나타내는 도면이다.
[도 8] 본 발명에 관한 추정 방법의 검증 결과를 나타내는 도면이다.
[도 9] 본 발명에 관한 추정 방법에 따르는 추정 결과의 예를 나타내는 도면이다.
[도 10] 본 발명에 관한 AD 변환기의 특징을 나타내는 도면이다.
[도 11] 본 발명에 관한 제2 실시 형태에 따른 AD 변환기의 블록을 개략적으로 나타내는 도면이다.
[도 12] 본 발명에 관한 제3 실시 형태에 따른 AD 변환기의 블록을 개략적으로 나타내는 도면이다.
[도 13] 룩업 테이블의 일례를 나타내는 도면이다.
[도 14] 본 발명에 관한 제4의 실시 형태에 따른 AD 변환기의 블록을 개략적으로 나타내는 도면이다.
[도 15] 도 14에 나타나는 MDAC부의 상세한 회로를 나타내는 도면이다.
[도 16(a)] 종래의 디지털 근사부의 회로를 나타내는 도면이다.
[도 16(b)] 종래의 디지털 근사부의 입출력 특성을 나타내는 도면이다.
[도 16(c)] 종래의 AD 변환기의 동작 시퀀스의 일례를 나타내는 도면이다.
[도 16(d)] 종래의 AD 변환기의 동작 시퀀스의 다른 예를 나타내는 도면이다.
[도 17(a)] 종래의 사이클릭형 AD 변환기의 회로를 나타내는 도면이다.
[도 17(b)] 종래의 파이프라인형 AD 변환기의 회로를 나타내는 도면이다.
[도 18(a)] 종래의 AD 변환기의 오동작의 예를 나타내는 도면이다.
[도 18(b)] 종래의 AD 변환기의 오동작의 예를 나타내는 도면이다.
[도 18(c)] 종래의 AD 변환기의 오동작의 예를 나타내는 도면이다.
[도 18(d)] 종래의 AD 변환기의 오동작의 예를 나타내는 도면이다.
[도 18(e)] 종래의 AD 변환기의 오동작의 예를 나타내는 도면이다.
[도 18(f)] 종래의 AD 변환기의 오동작의 예를 나타내는 도면이다.
[도 19] 종래의 디지털 근사부의 입출력 특성의 일례를 나타내는 도면이다.

이하, 본 발명에 관한 실시 형태에 따른 AD 변환기에 대하여, 도면을 참조하여 상세하게 설명한다. 또한, 본 발명의 개시에 있어서 제공되는 도면은 본 발명의 설명을 의도한 것으로, 적당한 축척을 나타내는 것을 의도한 것이 아님을 이해하여야 한다. 또한, 각각의 도면에 있어서, 동일 또는 유사한 기능을 가진 구성 요소에는 동일 또는 유사한 부호를 붙인다. 따라서, 먼저 설명한 구성 요소와 동일 또는 유사한 기능을 가진 구성 요소에 관하여서는 재차 설명을 하지 않는 경우가 있다.

이하, 본 발명에 관한 몇 가지 실시 형태에 따른 AD 변환기에 대하여 도 1 내지 15를 참조하여 상세하게 설명한다.

먼저, 도 1 내지 10을 참조하면서, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기를 설명한다. 도 1은 본 발명에 관한 제1 실시 형태에 따른 사이클릭형 AD 변환기(1)의 블록을 개략적으로 나타내는 도면이다.

도 1에 도시하는 바와 같이, 사이클릭형 AD 변환기(1)는 디지털 근사부(10)와 멀티플렉서(20 및 22)와 β 추정부(30)와 β진-2진 변환부(40)를 가진다. 멀티플렉서(20)는 β 추정부(30)로부터의 제1 입력 선택 신호(S₁)에 기초하여 아날로그 입력 신호(V_ana)와 β 추정부(30)로부터 입력되는 추정용 입력 DC 신호(V_DC)를 선택하도록 구성된다. 또한 멀티플렉서(22)는 논리 회로 등에서 동작 시퀀스에 기초하여 생성된 제2 입력 선택 신호(S₂)에 기초하여 디지털 근사부(10)가 MSB의 디지털 코드를 얻기 위한 AD 변환시에만 아날로그 입력 신호(V_ana) 또는 추정용 입력 DC 신호(V_DC)를 선택하고, MSB 이외의 디지털 코드를 얻기 위한 AD 변환시에는 디지털 근사부(10)의 출력 신호를 선택하여 피드백 회로를 형성하도록 구성된다. 바꾸어 말하면, 사이클릭형 AD 변환기(1)는, 도 17(a)에 나타낸 종래의 사이클릭형 AD 변환기(110)에, 멀티플렉서(20)와 β 추정부(30)를 부가하고, 디지털 근사부(10)에 있어서 β 값을 추정할 수 있도록 변경한 것이다.

디지털 근사부(10)는 입력되는 아날로그 신호를 샘플·홀드하여 샘플링 신호(V_s)를 생성하는 샘플·홀드 기능을 가진 부분(12)과, 샘플링 신호(V_s)로 역치 전압(V_th)를 비교하여 비교 결과를 나타내는 디지털 값(Q_out)를 출력하는 비교부(13)와, 샘플링 신호(V_s)를 β배로 증폭하는 동시에 비교부(103)의 비교 결과에 따라 연산을 실행하여, 잔차 신호(V_res)를 생성하는 MDAC부(14)를 구비한다. 이 때, MDAC부(14)에 있어서의 증폭도 β의 값은 1보다 크고 2보다 작은 값이다. 비교부(13)는 샘플링 신호(V_s)가 역치(V_th)보다 큰 경우, 디지털 값(Q_out)로서 1을 출력하고, 샘플링 신호(V_s)가 역치(V_th)보다 작은 경우, Q_out로서 0을 출력하도록 구성된다. MDAC부(14)에 있어서의 연산 처리는 도 2 내지 5를 참조하여 상세하게 설명한다.

도 2는 MDAC부(14)의 상세한 회로의 일례를 나타내는 도면이다. MDAC부(14)는 입력 신호를 수신하는 입력 단자(T_in)와, 비교부(13)의 출력 신호를 수신하는 입력 단자(T_cmp)와, β 추정부(30)로부터의 디지털 값을 수신하는 입력 단자(T_deg)와, β 추정부(30)로부터 입력되는 선택 신호(SEL)를 수신하는 입력 단자(T_sel)와 연산 결과를 멀티플렉서(22)에 출력하는 출력 단자(T_res)를 가진다. 또한, MDAC부(14)는 연산 증폭기(41)와 캐패시터(42a 및 42b)와, 스위치(43a 내지 43f)와, 멀티플렉서(44 및 45)를 가진다.

MDAC부(14)는 스위치(43a 내지 43f)를 소망하는 동작 시퀀스에 따라서 변환함으로써, 샘플링 신호(V_s)를 β배로 증폭하는 동시에 비교부(103)의 비교 결과에 따라 연산을 실행한다. 스위치(43a 내지 43f)의 변환은 소망하는 동작 시퀀스에 따라서 동작하도록 구성된 논리 회로 등에 의하여 실행된다. 예를 들면, 스위치(43a 내지 43f)가 NMOS 또는 CMOS 등 전계 효과 트랜지스터로 구성되는 경우, 게이트 신호를 제어함으로써 소스-드레인 사이의 온오프 동작을 제어함으로써 실현될 수 있다. 캐패시터 42a 및 42b의 용량을 적절하게 선택함으로써, 샘플링 신호(V_s)의 증폭도 β의 값이 결정된다. 여기에서는 캐패시터(42a 및 42b)는 각각, 반도체 장치의 2개의 배선층 등으로 구성되어, C_a 및 C_b로 나타내는 용량 값을 가진다. 또한, 멀티플렉서(44)는 비교부(13)로부터 수신하는 신호에 기초하여, 기준 신호 ±V_ref의 어느 것을 입력할지를 선택한다. 기준 신호 +V_ref는 유니폴라 코드로 AD 변환하는 경우에는 풀 스케일 신호(V_FS)에 상당하고, 기준 신호 -V_ref는 0 입력에 상당한다. 또한, 바이폴라 코드로 AD 변환하는 경우에는, ±V_ref 각각은 풀 스케일 값의 반의 크기를 가진다. 또한, 멀티플렉서(45)는 β 추정부(30)로부터 수신하는 선택 신호(SEL)에 기초하여 입력 단자(T_deg)의 입력 신호(Q_deg) 또는 입력 단자(T_cmp)의 입력 신호(Q_out)중 어느 것을 입력할지를 선택한다.

이하, 도 3 내지 5를 차례로 참조하면서, MDAC부(14)의 연산 처리 플로우를 설명한다. 도 3은 MDAC부(14)의 동작 플로우를 나타내는 도면이고, 도 4(a) 내지 (f)는 MDAC부(14)의 동작 시퀀스를 나타내는 도면이다. 또한, 도 5는 디지털 근사부(10)의 입출력 특성의 일례를 나타내는 도면이다.

먼저, 도 3의 플로우에 나타내는 스텝 S101에 있어서, MDAC부(14)는 입력 단자(T_in)에 인가되는 입력 신호(V_in)로 캐패시터(42a 및 42b)를 각각 충전한다. 도 4(a)에, 스텝 S101에 있어서의 스위치 상태를 나타낸다. 도 4(a)에 도시하는 바와 같이, 스위치(43a, 43c, 43d 및 43e)는 온하고, 스위치 43b 및 43f는 오프한다. 스위치 각각을 이와 같은 상태로 함으로써, 입력 단자(T_in)에 인가되는 샘플링 신호(V_s)에 의하여, 스위치 43d 및 43e를 각각 거쳐 캐패시터 42a 및 42b가 충전된다. 도 4(b)는 도 4(a)에 나타내는 스위칭 상태의 등가 회로를 나타내는 도면이다. 도 4(b)에 도시하는 바와 같이, 스텝 S101 상태에서, 캐패시터 42a 및 42b에 충전되는 전하량 Q_S는

Q_S　=　V_in (C_a + C_b) (3)

이 된다.

다음으로, 도 3의 플로우에 나타내는 스텝 S102에 있어서, MDAC부(14)는 캐패시터(42b)에 전하를 전송한다. 도 4(c)에, 스텝 S102에 있어서의 스위치 상태를 나타낸다. 도 4(c)에 도시하는 바와 같이, 스위치 43b, 43c 및 43f는 온하고, 스위치 43a, 43d, 및 43e는 오프한다. 스위치 각각을 이와 같은 상태로 함으로써, 기준 신호 ±V_ref 중 어느 하나가 스위치(43b)를 거쳐 캐패시터(42a)에 인가된다. 도 4(d)는 도 4(c)에 나타내는 스위칭 상태의 등가 회로를 나타내는 도면이다. 도 4(d)에 도시하는 바와 같이, 스텝 S102 상태에서, 캐패시터 42a 및 42b에 충전되는 전하량 Q_T는

　Q_T = C_a (±V_ref) + C_b·V_res (4)

가 된다.

다음으로, 도 3의 플로우에 나타내는 스텝 S103에 있어서, MDAC부(14)는 출력 단자(T_res)에 발생하는 잔차 신호(V_res)로 캐패시터(42a 및 42b)를 각각 재충전한다. 도 4(e)에, 스텝 S103에 있어서의 스위치 상태를 나타낸다. 도 4(e)에 도시하는 바와 같이, 스위치 43a, 43d 및 43f는 온하고, 스위치 43b, 43c, 및 43e는 오프한다. 스위치 각각을 이와 같은 상태로 함으로써, 멀티플렉서(22)를 거쳐 입력 단자(T_in)에 인가되는 잔차 신호(V_res)에 의하여, 스위치 43d 및 43f를 거쳐 캐패시터(42a 및 42b)를 재충전한다. 도 4(f)는 도 4(e)에 나타내는 스위칭 상태의 등가 회로를 나타내는 도면이다. 도 4(f)에 도시하는 바와 같이, 스텝 S103 상태에서, 캐패시터 42a 및 42b에 충전되는 전하량 Q_S _{_} _RE는

　Q_{S_} _Re　=V_res (C_a + C_b) (5)

가 된다.

또한, 도 3의 플로우에 나타내는 스텝 S104에 있어서, MDAC부(14)는 처리 비트가 최하위 비트 (이하, LSB라고도 한다)인지 여부를 판정한다. 처리 비트가 LSB가 아닌 경우에는, MDAC부(14)는 스텝 S102로 돌아오고, 다시 스텝 S102 및 S103의 처리를 실행한다. 처리 비트가 LSB인 경우에는 MDAC부(14)는 처리를 종료한다.

도 3에 나타내는 플로우를 실행함으로써, MDAC부(14)는 입력 단자(T_in)에 인가된 신호를 β배로 증폭할 수 있다. 즉, 전하 보존측에 의하여, 식 (3) 및 (4)의 사이에서는

Q_T　=　Q_S (6)의 관계가 성립된다. 이 때문에, 식 (3) 및 (4) 각각의 우변은 같아진다.

　V_in (C_a+C_b)　=　C_a (±V_ref) + C_b·V_res (7)

식 (7)을 전개함으로써,

[수학식 3]

을 얻는다. 이 때,

[수학식 4]

로 하면,

[수학식 5]

을 얻는다. 따라서,

C_a＜C_b (11)

의 관계를 만족하도록 캐퍼시터 42a 및 42b의 용량값 C_a 및 C_b를 선택함으로써 β의 값을 1보다 크고 2보다 작은 값으로 선택할 수 있다.

이와 같이, 도 3에 나타내는 플로우를 실행함으로써, MDAC부(14)는 입력 단자(T_in)에 인가된 신호를 β배로 증폭할 수 있다. 또한, 2비트째 이후에 있어서도, 식 (4) 및 (5)의 관계로부터 마찬가지로 전하량 보존의 법칙에 기초하여 잔차 신호의 β배의 값을 구할 수 있다.

도 5에, 디지털 근사부(10)의 입출력 특성의 일례를 나타낸다. 전술한 바와 같이 AD 변환기(1)에 있어서, 증폭도 β의 값은 1보다 크고 2보다 작은 값이므로, 역치(V_th)를 포함하는 특정의 영역 V_l 내지 V_h에서는 1개의 입력 신호(V_in)에 대하여 2개의 디지털 값(D_out)을 가지게 된다. 즉, 영역 V_l 내지 V_h에서는 입력 신호(V_in)는 MSB가 1인 디지털 출력 신호 및 MSB가 0인 디지털 출력 신호의 2의 디지털 출력 신호를 가지게 된다.

다시 도 1을 참조하여, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)의 다른 구성 소자인 β 추정부(30)에 대하여 설명한다. β 추정부(30)는 MDAC부(14)에 있어서의 증폭도 β의 값을 추정하는 기능을 가진다. β의 값은 캐패시터 (42a 및 42b) 및 연산 증폭기(41)의 증폭도 등이, 제조 조건의 불균일에 의하여 불균일하게 되므로, 반도체 장치마다 다르게 된다. β 추정부(30)는 β의 값을 추정하는 기능을 가진 하드웨어 또는 소프트웨어 또는 하드웨어 및 소프트웨어의 조합으로 구성된다. 예를 들면, β 추정부(30)는 복수의 트랜지스터로 구성되는 연산부 또는 소프트웨어를 기억하는 메모리 또는 연산부 및 메모리의 조합으로 구성할 수 있다. 또한, β 추정부(30)는 반도체 장치에 탑재되는 MPU (도시하지 않음)에 넣어도 된다. 도 6을 참조하여, β 추정부(30)에 의한 β의 값의 추정 방법을 설명한다. 도 6은 β 추정부(30)가 β의 값을 추정하는 플로우를 나타내는 도면이다. β 추정부(30)는 추정용 입력 DC 신호(V_DC)를 MSB가 「0」및 「1」인 2개의 β진 디지털 신호로 변환함으로써, β의 값을 추정한다. 이하, 도 6에 나타내는 플로우에 따라서, β 추정부(30)가 β의 값을 추정하는 플로우를 상세하게 설명한다.

먼저, 스텝 S201에 있어서, β 추정부(30)는 제1 추정 디지털 신호를 취득하기 위하여, 멀티플렉서(20 및 22)에 각각 입력되는 제1 및 제2 입력 선택 신호(S₁ 및 S₂)를 적절하게 선택함으로써, 디지털 근사부(10)에 추정용 입력 DC 신호(V_DC)를 입력한다. 입력되는 추정용 입력 DC 신호(V_DC)는 도 5에 나타내는 범위 V_l 내지 V_h에 포함되는 값이며, 1개의 입력 신호(V_in)에 대하여 2개의 디지털 출력 신호(D_out)를 가진 값이다. 바이폴라 코드로 AD 변환되는 경우에는, 역치(V_th)와 동일한 레벨인 풀 스케일 입력 레벨의 중간 전압(V_CM)을 추정용 입력 DC 신호로서 사용하는 것이 적합하다. 바이폴라 코드로 AD 변환하는 경우에는 중간 전압(V_CM)은 직류 차동 전압 0 V과 동일해진다. 또한, AD 변환기(1)에서는 추정용 입력 DC 신호(V_DC)는 β 추정부(30)로부터 입력되지만, β 추정부(30)로부터가 아니라, AD 변환기(1)의 외부 회로로부터 추정용 입력 DC 신호(V_DC)를 입력하도록 구성하여도 좋다.

다음으로, 다시 도 6을 참조하면, 스텝 S202에 있어서, β 추정부(30)는 MSB의 판정을「0」에 고정하고, 추정용 입력 DC 신호를 β진 디지털 신호로 변환하며, 제1 추정 디지털 신호 b_0n로서 β 추정부(30)에 기억한다. 즉, 제1 추정 디지털 신호는 추정용 입력 DC 신호(V_DC)를, MSB가「0」인 디지털 신호로 변환한 것이다. MSB의 판정의「0」에서의 고정은 도 2에 나타내는 MDAC부(14)의 멀티플렉서(45)를 β 추정부(30)로부터 수신하는 선택 신호(SEL)에 기초하여 입력 단자(T_deg)의 입력 신호 (Q_deg)를 출력하도록 선택하고, 또한 입력 단자(T_deg)의 입력 레벨을 「0」으로 하여 MSB의 연산을 실시함으로써 실행할 수 있다. 2비트째 이후의 연산에서는 통상의 동작과 마찬가지로, 멀티플렉서(45)는 입력 단자(T_Cmp)의 입력 신호(Q_out)를 출력하도록 선택된다.

다음으로, 다시 도 6을 참조하면, 스텝 S203에 있어서, β 추정부(30)는 제2 추정 디지털 신호를 취득하기 위하여, 멀티플렉서(20 및 22)를 통하여 디지털 근사부(10)에 DC 신호(V_DC)를 입력한다. 이 때에 입력되는 추정용 입력 DC 신호(V_DC)는 스텝 S201에 있어서의 추정용 입력 DC 신호(V_DC)와 동일한 신호이다.

다음으로, 스텝 S204에 있어서, β 추정부(30)는 MSB의 판정을 「1」에 고정하고, 추정용 입력 DC 신호(V_DC)를 β진 디지털 신호로 변환하며, 제2 추정 디지털 신호(b_1n)로서 β 추정부(30)에 기억한다. MSB의 판정의 「1」에의 고정은 도 2에 나타내는 MDAC부(14)의 멀티플렉서(45)를 β 추정부(30)로부터 수신하는 선택 신호(SEL)에 기초하여 입력 단자(T_deg)의 입력 신호(Q_deg)를 출력하도록 선택하고, 또한 입력 단자(T_deg)의 입력 레벨을 「1」로 하여 MSB의 연산을 실시함으로써 실행할 수 있다. 2비트째 이후의 연산에서는 통상의 동작과 마찬가지로, 멀티플렉서(45)는 입력 단자(T_cmp)의 입력 신호(Q_out)를 출력하도록 선택된다.

또한, 다시 도6을 참조하면, 스텝 S205에 있어서, β 추정부(30)는 β 추정부(30)에 기억되는 제1 추정 디지털 신호(b_0n)와 제2 추정 디지털 신호(b_1n)와의 사이의 차의 값e(β)가 최소가 되는 β의 값을 연산한다. 구체적으로는, β 추정부(30)는

[수학식 6]

에 복수의 β의 값을 차례로 대입함으로써, 제1 및 제2 추정 디지털 신호 b_0n와 b_1n와의 사이의 차의 값 e(β)의 절대값이 최소가 되는 β의 값을 찾아낸다. 추정용 입력 DC 신호(V_DC)는 MSB가 1인 디지털 출력 신호 및 MSB가 0인 디지털 출력 신호의 두개의 디지털 출력 신호를 가진 영역의 값이고, 스텝 S202에서 변환되는 제1 추정 디지털 신호(b_0n)와 스텝 204에서 변환되는 제2 추정 디지털 신호(b_1n)은, 동일한 추정용 입력 DC 신호(V_DC)를 변환한 것으로, e(β)의 절대값이 최소가 되는 β의 값이 소망하는 β의 값이라고 추정된다.

도 7에 β 추정부(30)에 의한 β의 값의 추정의 일례를 나타낸다. 도 7의 예에서는 추정용 입력 DC 신호(V_DC)는 중간 전압(V_CM)이며, β의 값은 1.8이다. 이 경우, 제1 추정 디지털 신호(b_0n) 및 제2 추정 디지털 신호(b_1n)는 각각,

　b_0n　= β^-2+β^-3+β^-4+β^-6+β^-8+β^-9+β^-11+β^-12+β^-13+β^-16+β^-17+β^-18(13)

b_1n　= β^-1+β^-4+β^-5+β^-7+β^-8+β^-10+β^-12+β^-13+β^-14+β^-16+β^-18+β^-19(14)

이　된다.

도 8은 도 1에 나타내는 AD 변환기(1)를 사용하여, β의 값의 추정 방법을 검증한 결과를 나타내는 도면이다. 도 8에 도시한 검증에 있어서, 캐패시터(42a 및 42b)의 용량값(C_a 및 C_b)의 비는 0.9:1.0이므로, 콘덴서 비에 의한 β의 값의 설정값은 1.9가 된다. 또한 연산 증폭기(41)의 오픈루프 이득 A를 100으로 하였기 때문에, 오픈루프 이득 A를 고려한 경우, 실효적인 β의 값 β'는

[수학식 7]

이 된다.

한편, 도 8에 도시하는 바와 같이, 서치 스텝 폭 0.0001에서 β의 값을 1에서 2까지 스위프하여 검증한 결과, β의 값은 1.8646인 것이 확인되었다. 도 8에 도시하는 바와 같이, 검증에 의하여, 본 추정 방법이 정밀도가 높은 추정 방법인 것이 확인되었다. 또한, 도 8에 도시하는 검증에서는 β의 값을 1부터 2까지 스위프하고 있지만, 좋기로는 β의 설계값과 제조 불균일을 고려한 계산 또는 시뮬레이션으로부터 구한 β의 변동 범위 내에서 β의 값을 스위프하여 β의 값을 추정한다.

도 9는 도 1에 나타내는 AD 변환기(1)을 사용하여, 본 발명에 관한 추정 방법으로 β의 값을 추정한 결과를 나타내는 도면이다. 도 9에 도시하는 바와 같이, β의 값이 1.8인 경우, 20 비트의 비트 수로 추정하면, 제1 및 제2 추정 디지털 신호 b_0n와 b_1n와의 차이는 10^-6 정도까지 작아진다. 그러나, β의 값이 1.2인 경우에는 제1 및 제2 추정 디지털 신호 b_0n와 b_1n와의 차는 10^-2 정도이며, β의 값이 1.5인 경우에는 제1 및 제2 추정 디지털 신호 b_0n와 b_1n와의 차는 10^-4 정도이다. 이것으로부터, β의 값이 2에 가까울수록, 더 적은 비트 수를 사용하여 β의 값을 추정할 수 있는 것을 이해할 수 있다. 적합하게는 β의 값은 전원 전압 및 사용 가능한 온도 범위 등의 AD 변환기(1)의 사양 및 AD 변환기(1)이 탑재되는 반도체 장치의 제조 조건의 불균일에 의한 최대 값 또는 최소 값인 설계상의 워스트 케이스에 있어서도, 2를 넘지 않는 범위에서 2에 가까운 것이 유리하다. 설계상의 워스트 케이스는 반도체 장치의 제조 조건의 불균일 등의 여러 가지 조건을 규정하여 시뮬레이션함으로써 용이하게 결정할 수 있다.

β의 값의 설계상의 워스트 케이스의 값은 2 미만이며, 또한 β의 값은 2에 가까운 값인 것이 좋다. 예를 들면, β의 값의 설계상의 워스트 케이스의 값이 설계상의 중앙값으로부터 ±10%의 불균일의 범위에 들어가는 경우, β의 값은 설계상의 중앙값이 1.8인 것이 좋다. β의 값의 설계상의 워스트 케이스의 값은 1.62 및 1.98이 되고, 최대 값에 있어서도 2보다 작은 값이 되기 때문이다.

또한, 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)의 비트 수는 β의 값이 설계상의 워스트 케이스의 값인 경우에도, 소정의 분해능을 가지도록 규정되어도 된다. AD 변환기(1)에서는 β의 값이 작아질수록, 소정의 분해능을 얻기 위하여 필요한 디지털 출력 신호(D_out)의 비트 수는 증가한다. 이 때문에, 제조 조건의 불균일 등에 의하여 β의 값이 작아지면, β의 값이 설계상의 중앙값으로 소정의 분해능을 얻도록 규정된 디지털 출력 신호(D_out)의 비트 수에서는 필요한 분해능을 얻을 수 없게 될 가능성이 있다. 한편, 분해능을 올리기 위하여, 디지털 출력 신호(D_out)의 비트 수를 증가시키면, β의 값을 추정하기 위한 연산 처리가 증가한다.

β 추정부(30)가 일정한 비트 수를 가진 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)를 사용하여 β의 값을 추정하면, 제조 조건의 불균일 등에 의하여 β의 값이 작아지면, 분해능이 저하된다. 또한, 분해능을 올리기 위하여, β 추정부(30)가 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)의 비트 수를 필요 이상으로 증가시키면, β의 값을 추정하기 위한 연산 처리 양이 증가한다. 따라서, β 추정부(30)는 β의 값이 설계상의 워스트 케이스의 값인 경우에도 소정의 분해능을 가지도록, 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)의 비트 수를 규정하는 것이 좋다. 적합하게는 β 추정부(30)는 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, β의 값이 설계상의 중앙값인 경우에 규정되는 분해능과 실질적으로 같아지도록, 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)의 비트 수를 규정할 수 있다. 예를 들면, β의 값의 설계상의 중앙값이 1.8이며, β의 값의 설계상의 워스트 케이스의 값이 1.62 및 1.98일 때는 β의 값이 1.62일 때의 분해능이 β의 값이 1.8일 때에 규정되는 분해능과 실질적으로 같아지도록, 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)의 비트 수를 규정하는 것이 좋다.

β 추정부(30)가 β의 값이 설계상의 워스트 케이스의 값인 경우에도 소정의 분해능을 가지도록, 제1 및 제2 추정 디지털 신호(b_1n 및 b_0n)의 비트 수를 규정함으로써, 설계상의 워스트 케이스에 있어서도 필요한 분해능을 얻을 수 있고, 또한 군더더기가 없는 추정 처리가 가능하게 된다.

다시 도 1을 참조하여, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)의 다른 구성 소자인 β진-2진 변환부(40)에 대하여 설명한다. β진-2진 변환부(40)는 비교부가 출력하는 β진 디지털 신호를 차례로 넣고 2진 디지털 출력 신호로서 출력하는 기능을 가진 하드웨어 또는 소프트웨어 또는 하드웨어 및 소프트웨어의 조합으로 구성된다. 예를 들면, β진-2진 변환부(40)는 β진 디지털 신호를 기억하는 레지스터부, 복수의 트랜지스터로 구성되는 연산부 또는 소프트웨어를 기억하는 메모리 또는 연산부 및 메모리의 조합으로 구성할 수 있다. 또한, β진-2진 변환부(40)는 반도체 장치에 탑재되는 MPU (도시하지 않음)에 β 추정부(30)와 함께 넣어도 된다.

이상, 도 1 내지 9를 참조하여 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)의 구성 및 그 기능에 대하여 설명하였다. 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)에서는 MDAC부(14)의 증폭도 β의 값을 1보다 크고 2보다 작은 값으로 하는 동시에, 증폭도 β를 추정하는 기능을 가짐으로 인하여, 종래의 AD 변환기보다 변환 오차를 줄일 수 있다. 도 10을 참조하여, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)의 특징을 더 상세하게 설명한다. 도 10은 종래의 AD 변환기와 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)와의 비교를 나타내는 도면이다. 도 10(a)에 도시하는 바와 같이, 종래의 AD 변환기에서는 역치(V_th)가 소정의 값으로부터 어긋나는 것, 증폭도가 2로부터 어긋나는 것 및 연산 증폭기에 오프셋이 생기는 것 등에 의하여, 미스 코드가 발생할 가능성이 있었다.

한편, 도 10(b) 내지 (d)에 도시하는 바와 같이, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)는 MDAC부(14)에 있어서의 신호의 증폭도 β 를 1보다 크고 2보다 작은 β의 값으로 하고, 한편 β 추정부(30)에 있어서 β의 값을 추정하는 것이 가능하기 때문에, 역치(V_th)가 어긋나는 것 등에 의하여 미스 코드가 발생하는 경우는 없다. 이 때문에, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)에서는 소자 정밀도에 의존하지 않는 회로 설계가 가능하게 되어, 회로 설계가 용이하게 된다.

또한, MDAC부(14)의 증폭도 β의 값은 설계상의 워스트 케이스에 있어서도, 2를 넘지 않는 범위에서 최대한 2에 가깝게 하는 것이 유리하다. 전술한 바와 같이 β의 값을 추정할 경우에, 더 적은 비트 수를 사용하여 β의 값을 추정하는 것에 추가하여, 2진 디지털 신호와 동등한 분해능을 얻기 위하여 필요한 β진 디지털 신호의 비트 수가 적어지기 때문이다. N 비트의 2진 디지털 신호와 동등한 분해능을 얻기 위하여 필요한 β진 디지털 신호의 비트 수(M)란, 식 (16)에 나타내는 관계를 가질 필요가 있다.

[수학식 8]

이를 위하여 β의 값이 2에 가까울수록 2진 디지털 신호와 동등한 분해능을 얻기 위하여 필요한 β진 디지털 신호의 비트수가 적어지게 되어, 필요한 분해능을 얻기 위해 필요한 처리량을 적게 할 수 있다.

다음으로, 도 11을 참조하여, 본 발명에 관한 제2 실시 형태에 따른 AD 변환기(2)에 대하여 설명한다. 도 11은 본 발명에 관한 제2 실시 형태에 따른 AD 변환기(2)를 나타내는 도면이다. 본 발명에 관한 제2 실시 형태에 따른 AD 변환기(2)는 β 추정부(30)가 비트 수 결정부(31)를 가진 것이 제1 실시 형태에 따른 AD 변환기(1)와 다르다.

비트 수 결정부(31)는 추정된 β의 값에 있어서, AD 변환기(2)가, 소정의 분해능을 얻는데 필요한 디지털 출력 신호(D_out)의 비트 수를 결정한다. 전술한 바와 같이, β진 디지털 신호를 사용하는 본 발명에 관한 AD 변환기에서는 β의 값이 작아질수록, 소정의 분해능을 얻는데 필요한 디지털 출력 신호(D_out)의 비트 수는 증가한다. 이 때문에, 제조 조건의 불균일 등에 의하여 β의 값이 작아지면, β의 값이 설계상의 중앙값으로 소정의 분해능을 얻도록 규정된 디지털 출력 신호(D_out)의 비트 수에서는 필요한 분해능을 얻을 수 없게 될 가능성이 있다. 한편, 제조 조건의 불균일 등에 의하여 β의 값이 커지면, β의 값이 설계상의 중앙값으로 소정의 분해능을 얻도록 규정된 디지털 출력 신호(D_out)의 비트 수에서는 필요 이상의 분해능을 얻을 수 있으므로 연산 처리가 장황하게 된다.

이것으로부터, AD 변환기(2)는 변환되는 디지털 출력 신호(D_out)가 적당한 비트 수를 가지지 않을 경우, 필요한 분해능을 얻어지지 않거나 또는 장황한 연산을 실행하게 된다. 이 때문에, 비트 수 결정부(31)는 β 추정부(30)가 추정한 β의 값에 있어서 소정의 분해능을 가지도록, 디지털 출력 신호(D_out)의 비트 수를 결정하도록 구성된다. 적합하게는 비트 수 결정부(31)는 β 추정부(30)가 추정한 β의 값에서의 분해능이, β의 값이 설계상의 중앙값인 경우에 규정되는 분해능과 실질적으로 같아지도록, 디지털 출력 신호(D_out)의 비트 수를 결정할 수 있다. 예를 들면, 비트 수 결정부(31)는 이하의 식 (17)에 나타나는 관계를 사용하고, 디지털 출력 신호(D_out)의 비트 수를 결정할 수 있다.

[수학식 9]

여기에서 β_e는 β 추정부(30)에서 추정된 β의 값이고, β_t는 β의 값의 중앙값이며, P는 비트수 결정부(31)에 있어서 결정되는 비트 수이고, Q는 β의 값이 중앙값일 때에 소정의 분해능을 얻는데 필요한 비트 수이다.

또한, 비트 수 결정부(31)는 추정된 β의 값과, 그 β의 값에 있어서 소정의 분해능을 얻기 위하여 필요한 디지털 출력 신호(D_out)의 비트 수를 관련짓는 데이터를 기억하고, 그 데이터에 기초하여 디지털 출력 신호(D_out)의 비트 수를 결정할 수 있다.

이와 같이 본 발명에 관한 제2 실시 형태에 따른 AD 변환기(2)에서는 비트 수 결정부(31)가 β 추정부(30)가 추정한 β의 값에 있어서 소정의 분해능을 가지도록, 디지털 출력 신호(D_out)의 비트 수를 결정함으로써, 제조 조건의 불균일에 의하여 β의 값이 변화하여도 필요한 분해능을 얻을 수 있으며, 또한 군더더기가 없는 변환 처리가 가능하게 된다.

다음으로, 도 12 및 13을 참조하여, 본 발명에 관한 제3 실시 형태에 따른 AD 변환기(3)에 대하여 설명한다. 도 12는 본 발명에 관한 제3 실시 형태에 따른 AD 변환기(3)을 나타내는 도면이다. 본 발명에 관한 제3 실시 형태에 따른 AD 변환기(3)는 β 추정부(30) 및 β진-2진 변환부(40)가 공통의 룩업 테이블 (이하, LUT라고도 한다)(32)을 가지고 있는 것이 제1 실시 형태에 따른 AD 변환기(1)와 다르다.

도 13에 나타내는 LUT32를 참조하여, β진 디지털 신호를 2진 디지털 신호로 변환하는 처리를 설명한다.

도 13은 LUT32의 일례를 나타내는 도면이다. LUT32에 있어서, 복수의 β의 값과 β의 값의 복수의 지수에 대응한 β의 누승값이 β의 값마다 표시된다. 예를 들면 β의 값이 1.1인 열의 지수가 0인 행에 기억되는 값은 1.1^-1이다. 일반적으로 LUT32는 ROM 또는 플래쉬 메모리 등의 불휘발성 메모리에 기억되기 때문에, 기억되는 값은 2진 디지털 신호이다. 도 13에 있어서, LUT32에는 지수가 -1부터 -16까지의 β의 누승값이 기재되지만, 전술한 바와 같이 AD 변환기(3)의 LUT32는 β의 값이 설계상의 워스트 케이스에 있어서도 소정의 분해능으로 β의 값을 추정하기 때문에 충분한 β의 누승값을 가질 필요가 있다. 또한, 상기 LUT에 규정되는 지수의 최대 값으로서 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지는 지수를 규정하여도 된다. 이와 같이 규정함으로써, β 추정부(30)는 설계상의 워스트 케이스에 있어서도 필요한 분해능을 얻을 수 있고, 또한 군더더기가 없는 추정 처리가 가능하게 된다.

또한, LUT32에 β의 누승값에 β의 값으로부터 1을 감산한 값을 승산한 값 등 β의 누승값에 관한 값을 기억하여도 좋다. β의 누승값에 β의 값으로부터 1을 감산한 값을 승산한 값을 기억함으로써, 승산 처리를 생략할 수 있으므로 β진-2진 변환부(40)에서의 변환 처리가 한층 더 용이하게 된다.

도 13을 참조하면서, 6비트의 β진 디지털 신호 (011011)를 2진 디지털 신호로 변환하는 예를 사용하여, β진 디지털 신호를 2진 디지털 신호로 변환하는 처리를 구체적으로 설명한다. AD 변환기(3)는 LUT32에 기억되는 복수의 β의 값 각각을, β진 디지털 신호 (011011)에 기초하여 2진 디지털 신호로 변환한다. 도 13에 나타내는 LUT32에서는 β =1.1, 1.2, 1.3 등에 대하여 각각 변환 처리를 실행한다. 예를 들면, β =1.1에 대하여는

　b₁₁　= (β-1) (1.1^-2+1.1^-3+1.1^-5+1.1^-6) (18)

이라는 변환 처리를 실행한다.

또한, 표 1에 LUT32를 구성하기 위하여, 필요로 하는 메모리의 총 비트 수의 일례를 나타낸다. 표 1의 예에서는 β의 값의 워스트 케이스의 값은 이상 값으로부터 ±10%의 오차가 있다고 가정하였을 경우, 16비트의 β진 AD 변환기를 실현하기 위하여, 24 스텝의 AD 변환 후의 데이터를 사용하고, β의 값을 2¹⁶의 정밀도로 스위프하여, β 값을 추정할 때의 LUT32이다. 즉, 디지털 신호(D_out)의 비트 수는 16 비트이며, LUT32의 지수 (β의 누승값)는 24비트의 디지털 데이터로, β의 값의 워스트 케이스의 값은 중앙값으로부터 ±10%의 범위 내에서, β의 값을 2¹⁶의 분해능 스위프하고, 각 지수의 값을 격납하는 LUT32이다.

[표 1]

워드길이: W = 2 × 16

= 32

메모리폭: COL = 32 × 24

= 768

메모리길이: ROW = 0.2 × 2¹⁶≒ 13107

총비트수 : M = 768 × 13107

= 10,066,176

표 1로부터 일반적인 AD 변환기에 요구되는 레벨의 처리를 실현하기 위하여 LUT32는 수 메가비트의 ROM 테이블로 실현 가능한 것으로 이해된다.

이와 같이, 본 발명에 관한 제3 실시 형태에 따른 AD 변환기(3)는 LUT32를 가짐으로써, β 추정부(30) 및 β진-2진 변환부(40)의 연산 회로를 간략화할 수 있다. 즉, 본 발명에 관한 제1 실시 형태에 따른 AD 변환기(1)에서는 β 추정부(30) 및 β진-2진 변환부(40)는 승산 처리를 실행할 필요가 있으므로, 회로 규모가 큰 가산기를 많이 포함할 필요가 있는 데 반하여, AD 변환기(3)는 회로 규모를 작게 할 수 있다.

다음으로, 도 14 및 15를 참조하여, 본 발명에 관한 제4의 실시 형태에 따른 AD 변환기(4)에 대하여 설명한다. 도 14는 본 발명에 관한 제4의 실시 형태에 따른 AD 변환기(4)를 나타내는 도면이다. AD 변환기(4)는 AD 변환기가 사이클릭형 AD 변환기가 아니라, 복수의 디지털 근사부(60)를 종속 접속한 파이프라인형으로 구성되는 것이 제1 내지 3의 실시 형태에 따른 AD 변환기(1 내지 3)와 다르다. 즉, AD 변환기(4)는 입력 단자에 직렬로 접속되는 복수의 디지털 근사부(60)와 β 추정부(30)와 β진-2진 변환부(40)를 가진다.

제1 입력 선택 신호(S₁)에 기초하여 멀티플렉서(62)에 의하여 선택되는 아날로그 입력 신호(V_ana) 또는 추정용 입력 DC 신호(V_DC) 중 어느 하나가 입력되는 1단째의 디지털 근사부(60)는 잔차 신호(V_res)를 2단째의 디지털 근사부(60)의 입력 신호(V_in)로서 공급한다. 2단째의 디지털 근사부(60)는 멀티플렉서(62)를 통하여 잔차 신호(V_res)를 3단째의 디지털 근사부(60)의 입력 신호(V_in)로서 공급한다. 마찬가지로 N 단째의 복수의 디지털 근사부(60)는 잔차 신호(V_res)를 N+1 단째의 디지털 근사부(60)의 입력 신호(V_in)로서 공급하도록 구성된다. 또한, 복수의 디지털 근사부(60) 각각으로부터 출력되는 디지털 값(Q_out)은 β 추정부(30) 및 β진-2진 변환부(40)에 출력된다. 또한, β 추정시의 디지털 근사 회로의 입력 전압은 β 추정부(30)로부터 출력하고, 복수의 디지털 근사부(60)에 각각 입력된다.

AD 변환기(4)는 복수의 디지털 근사부(60)를 가지기 때문에, 디지털 근사부(60) 각각에 대하여 β의 값을 추정하도록 구성된다. 도 15에 디지털 근사부(60)의 회로의 일례를 나타낸다. 도 15에 도시하는 바와 같이, 디지털 근사부(60)는 입력 신호(V_in)와 잔차 신호(V_res)를 제2 입력 선택 신호(S₂)에 기초하여 선택적으로 출력하는 멀티플렉서(15)를 가진다. 멀티플렉서(15)는 β의 값을 추정할 때는 잔차 신호(V_res)를 선택하고, 통상의 변환 처리를 실행할 때는 입력 신호(V_in)를 선택하도록 구성된다. 디지털 근사부(60) 각각에 대하여 추정된 β의 값은 디지털 근사부(60)마다 β 추정부(30)에 기억된다.

AD 변환기(4)가, 본 발명에 관한 제3 실시 형태에 따른 AD 변환기(3)와 마찬가지로, LUT32를 가진 경우, β 추정부(30)는 LUT32를 사용하여 디지털 근사부(60) 각각에 대하여, 제1 실시 형태에 따른 AD 변환기(1)와 동일한 방법으로 β의 값을 추정한다. 이 경우, β 추정부(30)는 AD 변환기(4)에 포함되는 복수의 디지털 근사부(60) 각각에 대하여 LUT32를 참조하여, 디지털 근사부(60)마다 β의 값을 추정한다. 그리고, β 추정부(30)는 디지털 근사부(60) 각각 대응하는 지수에 대하여, 사용하는 β의 값을 기억한다. 즉, β 추정부(30)는 제조 조건의 불균일 등에 의하여 디지털 근사부(60)마다 β의 값이 다른 경우, 지수마다 다른 β의 값을 기억하게 된다.

복수의 디지털 근사부(60)의 단수는 β의 값이 설계상의 워스트 케이스에 있어서도 소정의 분해능으로 β의 값을 추정하는데 충분한 단수를 가질 필요가 있다. 또한, 복수의 디지털 근사부(60)의 단수의 최대 값으로서 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지는 지수를 규정하여도 좋다. 복수의 디지털 근사부(60)의 단수를 이와 같이 규정함으로써, β 추정부(30)는 설계상의 워스트 케이스에 있어서도 필요한 분해능을 얻을 수 있고, 또한 군더더기가 없는 추정 처리가 가능하게 된다. 또한, AD 변환기(4)를 구성하는 복수의 디지털 근사부(60)는 각각 선택적으로 전원 전압의 공급을 정지할 수 있도록 구성하여도 좋다.

또한, β 추정부(30)는 AD 변환기(4)에 포함되는 모든 디지털 근사부(60)에 대해 β의 값을 추정할 필요는 없다. MSB 등 디지털 신호의 상위 비트에서는 β의 값의 정밀도는 높은 정밀도가 필요한 데 대하여, LSB 등의 하위 비트는 높은 정밀도는 필요 없기 때문이다. 예를 들면, AD 변환기(4)는 상위 3비트를 연산하는 디지털 근사부(10)에 대해서만 β의 값을 추정하도록 구성되어도 된다.

또한, AD 변환기(4)는 제1 내지 3의 실시 형태에 따른 AD 변환기(1 내지 3)에 있어서 설명된 여러 가지 구성 중에서, 파이프라인형 AD 변환기에 있어서도 적용 가능한 구성을 포함할 수 있다. 예를 들면, AD 변환기(4)는 β의 값이 설계상의 워스트 케이스의 값인 경우에도, 소정의 분해능을 가지도록 β의 값을 추정할 수 있다. 또한, 제2 실시 형태에 따른 AD 변환기(2)와 같이 비트 수 결정부(31)를 가지고 있어도 좋다.

이상, 도 1 내지 15를 참조하여, 본 발명에 관한 AD 변환기를 설명하였지만, 본 발명에 관한 AD 변환기는 구체적인 기재에 한정되는 것은 아니며, 각종의 변형이 있는 것은 말할 필요도 없다.

예를 들면, 본 명세서에서 설명된 AD 변환기에서는 β진-2진 변환부(40)는 β진 디지털 신호를 2진 디지털 신호로 변환하여 2진 디지털 출력 신호로서 출력하지만, 본 발명에 관한 AD 변환기는 β진 디지털 신호를 디지털 출력 신호로서 출력하여도 좋다. 이 경우, β진 디지털 신호는 본 발명에 관한 AD 변환기가 탑재되는 반도체 장치 내부 또는 외부에 배치되는 연산 장치에 의하여 2진 디지털 신호로 변환된다.

또한, MDAC부의 구체적인 회로 구성에는 여러 가지 변형을 생각할 수 있다. 예를 들면, Andrew N. Karanicolas, Member 등에 의한 「A 15-b l-Msample/s Digitally Self-Calibrated Pipeline ADC」 (IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 28, N0 2, DECEMBER1993)에 기재되도록, 3개의 용량 C1, C2, C3, (C1=C2)을 변경함으로써, β배의 증폭도를 실현할 수 있다.

본 발명에 관한 AD 변환기는 내각부/일본학술진흥회의 최첨단 연구 개발 지원 프로그램에서의 공동 연구 중에 제안된 β 전개를, AD 변환기에 응용하여, 구체적인 회로 구성을 발명한 것이다.

1, 2, 3, 4 AD 변환기
10, 60 디지털 근사부
12 샘플·홀드 기능을 가지는 부분
13 비교부
14, 16 MDAC부
20, 22 멀티플렉서
30 β 추정부
31 비트 수 결정부
32 룩업 테이블
40 β진-2진 변환부

Claims

입력되는 아날로그 입력 신호를 소정의 분해능을 가진 디지털 신호로 변환하는 사이클릭형의 아날로그 디지털 변환기로서,
입력되는 제1 아날로그 신호의 크기와 역치를 비교하여 상기 비교 결과를 나타내는 디지털 값을 출력하는 비교부와, 상기 제1 아날로그 신호를 β배로 증폭하는 동시에 상기 비교부의 비교 결과에 따라 소정의 연산을 실행하여 제2 아날로그 신호를 출력하는 승산형 디지털 아날로그 변환부를 구비한 디지털 근사부와,
최상위 비트를 연산할 때는 아날로그 입력 신호를 상기 제1 아날로그 신호로서 출력하고, 또한 최상위 비트를 연산할 때 이외에는, 상기 제2 아날로그 신호를 상기 제1 아날로그 신호로서 출력하는 멀티플렉서와,
상기 β의 값을 추정하는 β 추정부와,
상기 비교부가 출력하는 상기 디지털 값을 차례로 넣고, 추정한 β의 값에 기초하여 디지털 신호로서 출력하는 디지털 신호 출력부
를 가지고, 상기 β의 값은 1보다 크고 2보다 작은 값인 것을 특징으로 하는 아날로그 디지털 변환기.
입력 단자에 입력되는 아날로그 입력 신호를 소정의 분해능을 가진 디지털 신호로 변환하는 파이프라인형의 아날로그 디지털 변환기로서,
입력되는 제1 아날로그 신호의 크기와 역치를 비교하여 상기 비교 결과를 나타내는 디지털 값을 출력하는 비교부와, 상기 제1 아날로그 신호를 β배로 증폭하는 동시에 상기 비교부의 비교 결과에 따라 소정의 연산을 실행하여 제2 아날로그 신호를 출력하는 승산형 디지털 아날로그 변환부를 구비한 복수의 디지털 근사부로서, 상기 입력 단자에 직렬로 접속되고, 전단의 디지털 근사부의 상기 제2 아날로그 신호를 후단의 디지털 근사부에 상기 제1 아날로그 신호로서 제공하는 복수의 디지털 근사부와,
상기 복수의 디지털 근사부의 상기 β의 값을 추정하는 β 추정부와,
상기 비교부가 출력하는 상기 디지털 값을 차례로 넣고, 추정한 β의 값에 기초하여 디지털 신호로서 출력하는 디지털 신호 출력부
를 가지고, 상기 β의 값은 1보다 크고 2보다 작은 값인 것을 특징으로 하는 아날로그 디지털 변환기.
제1항 또는 제2항에 있어서, 상기 β 추정부는 동일한 입력 신호를 변환하여 취득되는 소정의 비트 수를 가진 2개의 β진 디지털 신호를 사용하고, 상기 β의 값을 추정하고, 상기 β의 값을 추정할 경우에 사용되는 복수의 β진 디지털 신호의 상기 소정의 비트 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것인 아날로그 디지털 변환기.
제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 디지털 신호의 비트 수는 상기 추정된 β의 값에서의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 결정되는 것인 아날로그 디지털 회로.
제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 디지털 신호 출력부는 상기 추정된 β의 값을 사용하여, 상기 디지털 신호를 2진 디지털 신호로서 출력하는 것인 아날로그 디지털 변환기.
제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 β 추정부는 2개의 디지털 신호로 변환 가능한 추정용 입력 DC 신호를, 최상위 비트의 값이 1인 제1 추정 β진 디지털 신호 및 최상위 비트의 값이 0인 제2 추정 β진 디지털 신호의 2개의 디지털 신호로 변환하고, 상기 제1 추정 β진 디지털 신호와 상기 제2 추정 β진 디지털 신호의 차이를 최소화함으로써 상기 β의 값을 추정하는 것인 아날로그 디지털 변환기.
제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 β 추정부는 복수의 상기 β의 값과 이 β 값의 복수의 지수에 대응하는 β의 누승값에 관한 값을 β의 값마다 규정하는 룩업 테이블을 사용하여 상기 β의 값을 추정하는 것인 아날로그 디지털 변환기.
제7항에 있어서, 상기 룩업 테이블에 규정되는 β 값의 지수의 최대 값은 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것인 아날로그 디지털 변환기.
제1항 내지 제8항 중 어느 하나의 항에 있어서, 상기 소정의 연산은 상기 제1 아날로그 신호의 크기가 역치보다 작은 경우, β의 값으로부터 1을 감산한 값을 제1 기준 신호에 승산한 값을, β배한 상기 제1 아날로그 신호의 값에 가산하고, 상기 제1 아날로그 신호의 크기가 역치보다 큰 경우, β의 값으로부터 1을 감산한 값을 제2 기준 신호에 승산한 값을, β배한 상기 제1 아날로그 신호의 값에 가산하는 것인 아날로그 디지털 변환기.
제9항에 있어서, 상기 승산형 디지털 아날로그 변환부는 용량 값이 다른 2개의 캐패시터와, 상기 캐패시터에 스위치를 통하여 접속되는 연산 증폭기를 가진 것인 아날로그 디지털 변환기.
제1항 내지 제10항 중 어느 하나의 항에 있어서,　상기 β의 값의 설계상의 워스트 케이스의 값은 2 미만이며, 또한 상기 β의 워스트 케이스의 값은 2에 가까운 값인 것인 아날로그 디지털 변환기.
제2항에 있어서, 상기 β 추정부는 동일한 입력 신호를 변환하여 취득되는 소정의 비트 수를 가진 2개의 β진 디지털 신호를 사용하여, 상기 β의 값을 추정하고,
상기 복수의 디지털 근사부의 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것인 아날로그 디지털 변환기.
제2항 또는 제12항에 있어서,　상기 β 추정부는 상기 디지털 신호의 상위 비트를 연산하는 몇 가지 디지털 근사부의 β의 값을 추정하고, 다른 디지털 근사부의 β의 값을 추정하지 않는 것인 아날로그 디지털 변환기.
증폭도가 β인 승산형 디지털 아날로그 변환부를 구비하고, 또한 소정의 분해능을 가진 아날로그 디지털 변환기의 상기 증폭도 β의 값을 추정하는 방법으로서,
동일한 추정용 입력 DC 신호를 상기 아날로그 디지털 변환기에 입력하고,
상기 입력 신호를 2개의 β진 디지털 신호로 변환하며,
상기 변환된 복수의 β진 디지털 신호에 기초하여, 상기 증폭도 β의 값을 추정하는 것을 포함하고, 상기 β의 값은 1보다 크고 2보다 작은 값이며,
상기 변환되는 복수의 β진 디지털 신호의 비트 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것을 특징으로 하는 방법.
제14항에 있어서, 상기 아날로그 디지털 변환기는 복수의 상기 β의 값과 상기 β 값의 복수의 지수에 대응하는 상기 β의 누승값에 관한 값을 β의 값마다 규정하는 룩업 테이블을 추가적으로 가지고,
상기 룩업 테이블에 규정되는 지수의 최대 값은 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것인 방법.
제14항에 있어서, 상기 아날로그 디지털 변환기는 복수의 디지털 근사부가 입력 단자에 직렬로 접속되는 파이프라인형이고,
상기 디지털 근사부의 수는 상기 β의 값이 설계상의 워스트 케이스의 값인 경우의 분해능이, 상기 소정의 분해능과 실질적으로 같아지도록 규정되는 것인 방법.