JP2007074707A - 容量性デジタル/アナログおよびアナログ/デジタルコンバータ - Google Patents
容量性デジタル/アナログおよびアナログ/デジタルコンバータ Download PDFInfo
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Abstract
【解決手段】パイプライン型アナログ/デジタルコンバータ(ADC)が、入力電圧信号を受信する第1のステージ手段であって、入力部および出力部を有する増幅器と、並列接続され、入力部と選択的に通信する第1の端部と第2の端部とを含むN個の容量と、第1のフェーズ中にN個の容量の第2の端部を電圧入力部と、第2のフェーズ中にN個の容量の第2の端部のうち1個を増幅器の出力部と、第2のフェーズ中にN個の容量の第2の端部のうち他の端部を電圧基準および基準電位の一方と、選択的に接続するN個のスイッチと、を含む、アナログ/デジタルコンバータ(ADC)を備える第1のステージを備えている。
【選択図】図12A
Description
を与える。VRDACC1と等しいコンデンサC1上に電荷が蓄積される。ここで、VRDACは抵抗部120により与えられる電圧である。
Qr=VCf=VRDACC1;
V=VRDACC1/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。上記の例では、
である。分かるように、この値は、スイッチSW1LSB、SW2LSBまたはSW3LSBをそれぞれ選択することにより、VRDAC=0、
または
にも調整可能である。倍率変更は、Cfの値をC1、C2、C3およびC4に対して調整することによって実行可能である。例えば、Cf=C1+C2+C3+C4の場合、出力は本例の0〜4Vref付近よりも0〜Vref付近の範囲となる。
を与える。VRDACC2と等しいコンデンサC2上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。VrefC1と等しいコンデンサC1上にも電荷が蓄積される。
Qr=VCf=VRDACC2+VrefC1;
V=VRDACC2/Cf+VrefC1/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1およびC2が同じ場合、V=VRDAC+Vrefである。
を与える。VRDACC3と等しいコンデンサC3上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。Vref(C1+C2)と等しいコンデンサC1およびC2上にも電荷が蓄積される。
Qr=VCf=VRDACC3+Vref(C1+C2);
V=VRDACC3/Cf+Vref(C1+C2)/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1、C2およびC3が同じ場合、V=VRDAC+2Vrefである。
を与える。VRDACC4と等しいコンデンサC4上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。Vref(C1+C2+C3)と等しいコンデンサC1、C2およびC3上に電荷が蓄積される。
Qr=VCf=VRDACC4+Vref(C1+C2+C3);
V=VRDACC4/Cf+Vref(C1+C2+C3)/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1、C2、C3およびC4が同じ場合、V=VRDAC+3Vrefである。
についてのサンプリングフェーズ中の図8BのD/Aコンバータの等価回路が示されている。サンプリングフェーズ中、スイッチ152を閉としてコンデンサC4L、C3LおよびC2Lを接地等の基準電位と接続する。コンデンサC1LをVrefまで帯電する。VrefC1Lと等しいコンデンサC1L上に電荷が蓄積される。
Qr=VCr=VrefC1L=V(C1L+C2L+C3L+C4L);
V=VrefC1L/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
となる。
についてのサンプリングフェーズ中の図8BのD/Aコンバータの等価回路が示されている。サンプリングフェーズ中、スイッチ152を閉としてコンデンサC4LおよびC3Lを接地等の基準電位と接続する。コンデンサC1LおよびC2LをVrefまで帯電する。Vref(C1L+C2L)と等しいコンデンサC1LおよびC2L上に電荷が蓄積される。
Qr=VCr=Vref(C1L+C2L)=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L)/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
となる。
についてのサンプリングフェーズ中の図8BのD/Aコンバータの等価回路が示されている。サンプリングフェーズ中、スイッチ152を閉としてコンデンサC4Lを接地等の基準電位と接続する。コンデンサC1L、C2LおよびC3LをVrefまで帯電する。Vref(C1L+C2L+C3L)と等しいコンデンサC1L、C2LおよびC3L上に電荷が蓄積される。
Qr=VCr=Vref(C1L+C2L+C3L)=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L+C3L)/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
となる。
Qr=VCr=Vref(C1L+C2L+C3L+C4L)
=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L+C3L+C4L)/(C1L+C2L+C3L+C4L)
(図12Dの「A」)の間のVinについての図12Bの残差増幅ステージでは、スイッチ16を開とし、コンデンサC1をフィードバック構成で接続する。コンデンサC2、C3およびC4を基準電位と接続する。真理値表を図12Dに示す。
と
(図12Dの「B」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC2をフィードバック構成で接続し、コンデンサC1をVrefと接続する。コンデンサC3およびC4を基準電位と接続する。
と
(図12Dの「C」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC3をフィードバック構成で接続し、コンデンサC1およびC2をVrefと接続する。コンデンサC4を基準電位と接続する。
とVref(図12Dの「D」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC4をフィードバック構成で接続し、コンデンサC1、C2およびC3をVrefと接続する。残差増幅中にフィードバックコンデンサとして別のコンデンサを用いるので、残ゲインがコンデンサの不整合を完璧に追従可能であることに留意されたい。ここで、残電圧は図16に示したようになっている。不定の中間ゲインとほぼ一定の最大残電圧がある。
Claims (12)
- 入力電圧信号を受信する第1のステージであって、
入力部および出力部を有する増幅器と、
並列接続されたN個の容量であって、前記入力部と選択的に通じる第1の端部と、第2の端部と、を含む該N個の容量と、
第1のフェーズ中に前記N個の容量の前記第2の端部を電圧入力に、第2のフェーズ中に前記N個の容量の前記第2の端部のうち一つを前記増幅器の前記出力部に、前記第2のフェーズ中に前記N個の容量の前記第2の端部のうち他の端部を電圧基準および基準電位の一方に、選択的に接続するN個のスイッチと、
を含むアナログ/デジタルコンバータを有する該第1のステージと、
前記増幅器の前記出力部に通じる第2のステージと、
を備える、パイプライン型アナログ/デジタルコンバータ。 - 前記第1のフェーズがサンプリングフェーズであり、前記第2のフェーズが残差増幅フェーズである、請求項1に記載のパイプライン型アナログ/デジタルコンバータ。
- 前記入力電圧が、ゼロと、前記N個の容量のうち第1の容量を前記N個の容量の合計により除した第1の比との間にある場合、前記第2のフェーズ中に、前記N個の容量のうち前記第1の容量が前記増幅器の前記出力部に接続され、前記N個の容量のうち他の容量が前記基準電位に接続される、請求項1に記載のパイプライン型アナログ/デジタルコンバータ。
- 前記入力電圧が、前記第1の比と、前記N個の容量のうち前記第1の容量および第2の容量の合計を前記N個の容量の合計により除した第2の比との間にある場合、前記第2のフェーズ中に、前記N個の容量のうち前記第1の容量が前記電圧基準に接続され、前記N個の容量のうち前記第2の容量が前記増幅器の前記出力部に接続され、前記N個の容量のうち他の容量が前記基準電位に接続される、請求項3に記載のパイプライン型アナログ/デジタルコンバータ。
- 前記入力電圧が、前記第2の比と、前記N個の容量のうち前記第1の容量、前記第2の容量および第3の容量の合計を前記N個の容量の合計により除した第3の比との間にある場合、前記第2のフェーズ中に、前記N個の容量のうち前記第1および前記第2の容量が前記電圧基準に接続され、前記N個の容量のうち前記第3の容量が前記増幅器の前記出力部に接続され、前記N個の容量のうち他の容量が前記基準電位に接続される、請求項4に記載のパイプライン型アナログ/デジタルコンバータ。
- 前記N個の容量の容量値が実質的に等しい、請求項1に記載のパイプライン型アナログ/デジタルコンバータ。
- パイプライン型アナログ/デジタルコンバータにおける残電圧を生成する方法であって、
第1のステージと第2のステージとを提供するステップであって、前記第1のステージは電圧入力を受け、且つ、N個の容量を含む容量性アナログ/デジタルコンバータを含む、該ステップと、
第1のフェーズ中に前記N個の容量の第2の端部を電圧入力に選択的に接続するステップと、
第2のフェーズ中に前記N個の容量の前記第2の端部のうち一つを前記増幅器の出力部に選択的に接続するステップと、
前記第2のフェーズ中に前記N個の容量の前記第2の端部のうち他の端部を電圧基準および基準電位の一方に選択的に接続するステップと、
前記N個の容量の前記第1の端部を増幅器入力部に選択的に接続するステップと、
増幅器出力部を前記第2のステージに接続するステップと、
を含む方法。 - 前記第1のフェーズがサンプリングフェーズであり、前記第2のフェーズが残差増幅フェーズである、請求項7に記載の方法。
- 前記入力電圧が、ゼロと前記N個の容量のうち第1の容量を前記N個の容量の合計により除した第1の比との間にある場合、前記第2のフェーズ中に、前記N個の容量のうち前記第1の容量を前記増幅器の前記出力部に、前記N個の容量のうち他の容量を前記基準電位に、選択的に接続するステップを更に備える、請求項7に記載の方法。
- 前記入力電圧が、前記第1の比と、前記N個の容量のうち前記第1の容量および第2の容量の合計を前記N個の容量の合計により除した第2の比との間にある場合、前記第2のフェーズ中に、前記N個の容量のうち前記第1の容量を前記電圧基準に、前記N個の容量のうち前記第2の容量を前記増幅器の前記出力部に、前記N個の容量のうち他の容量を前記基準電位に、選択的に接続するステップを更に備える、請求項9に記載の方法。
- 前記入力電圧が、前記第2の比と、前記N個の容量のうち前記第1の容量、前記第2の容量および第3の容量の合計を前記N個の容量の合計により除した第3の比との間にある場合、前記第2のフェーズ中に、前記N個の容量のうち前記第1および前記第2の容量を前記電圧基準に、前記N個の容量のうち前記第3の容量を前記増幅器の前記出力部に、前記N個の容量のうち他の容量を前記基準電位に、選択的に接続するステップを更に備える、請求項10に記載の方法。
- 前記N個の容量の容量値が実質的に等しくなるように選択するステップを更に備える、請求項7に記載の方法。
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