JP5276782B2 - 容量性デジタル/アナログおよびアナログ/デジタルコンバータ - Google Patents
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Description
を与える。VRDACC1と等しいコンデンサC1上に電荷が蓄積される。ここで、VRDACは抵抗部120により与えられる電圧である。
Qr=VCf=VRDACC1;
V=VRDACC1/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。上記の例では、
である。分かるように、この値は、スイッチSW1LSB、SW2LSBまたはSW3LSBをそれぞれ選択することにより、VRDAC=0、
または
にも調整可能である。倍率変更は、Cfの値をC1、C2、C3およびC4に対して調整することによって実行可能である。例えば、Cf=C1+C2+C3+C4の場合、出力は本例の0〜4Vref付近よりも0〜Vref付近の範囲となる。
を与える。VRDACC2と等しいコンデンサC2上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。VrefC1と等しいコンデンサC1上にも電荷が蓄積される。
Qr=VCf=VRDACC2+VrefC1;
V=VRDACC2/Cf+VrefC1/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1およびC2が同じ場合、V=VRDAC+Vrefである。
を与える。VRDACC3と等しいコンデンサC3上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。Vref(C1+C2)と等しいコンデンサC1およびC2上にも電荷が蓄積される。
Qr=VCf=VRDACC3+Vref(C1+C2);
V=VRDACC3/Cf+Vref(C1+C2)/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1、C2およびC3が同じ場合、V=VRDAC+2Vrefである。
を与える。VRDACC4と等しいコンデンサC4上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。Vref(C1+C2+C3)と等しいコンデンサC1、C2およびC3上に電荷が蓄積される。
Qr=VCf=VRDACC4+Vref(C1+C2+C3);
V=VRDACC4/Cf+Vref(C1+C2+C3)/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1、C2、C3およびC4が同じ場合、V=VRDAC+3Vrefである。
Qr=VCr=VrefC1L=V(C1L+C2L+C3L+C4L);
V=VrefC1L/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
Qr=VCr=Vref(C1L+C2L)=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L)/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
Qr=VCr=Vref(C1L+C2L+C3L)=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L+C3L)/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
Qr=VCr=Vref(C1L+C2L+C3L+C4L)
=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L+C3L+C4L)/(C1L+C2L+C3L+C4L)
(図12Dの「A」)の間のVinについての図12Bの残差増幅ステージでは、スイッチ16を開とし、コンデンサC1をフィードバック構成で接続する。コンデンサC2、C3およびC4を基準電位と接続する。真理値表を図12Dに示す。
と
(図12Dの「B」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC2をフィードバック構成で接続し、コンデンサC1をVrefと接続する。コンデンサC3およびC4を基準電位と接続する。
と
(図12Dの「C」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC3をフィードバック構成で接続し、コンデンサC1およびC2をVrefと接続する。コンデンサC4を基準電位と接続する。
とVref(図12Dの「D」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC4をフィードバック構成で接続し、コンデンサC1、C2およびC3をVrefと接続する。残差増幅中にフィードバックコンデンサとして別のコンデンサを用いるので、残ゲインがコンデンサの不整合を完璧に追従可能であることに留意されたい。ここで、残電圧は図16に示したようになっている。不定の中間ゲインとほぼ一定の最大残電圧がある。
Claims (11)
- デジタル/アナログコンバータ(DAC)であって、
並列接続され、第1の端部と第2の端部を有し、Nが1より大きい整数であるN個の第1の容量と、
サンプリングフェーズ中に、前記N個の第1の容量の前記第2の端部のうち選択された1つを共通ノードと接続すると同時に、前記N個の第1の容量の前記第2の端部のうち残余の端部を電圧基準および基準電位の一方と接続し、且つ、前記サンプリングフェーズに続く積分フェーズ中に、前記N個の第1の容量の前記第2の端部のうち前記選択された1つを前記電圧基準および前記基準電位の一方と接続すると同時に、前記N個の第1の容量の前記第2の端部のうち前記残余の端部を前記電圧基準および前記基準電位の一方と接続するN個の第1のスイッチと、
入力部および出力部を有する増幅器と、を備え、
前記N個の第1の容量の容量値がほぼ等しく、
前記サンプリングフェーズ中に、前記第1の端部が、前記基準電位に接続されるとともに、前記増幅器の前記入力部には接続されず、
前記積分フェーズ中に、前記第1の端部が、前記増幅器の前記入力部に接続されるとともに、前記基準電位には接続されない、第1の容量性DACと、
前記共通ノードと通信する第2のDACと、を備える、DAC。 - Nビットデジタルワードをアナログ出力信号に変換する、請求項1に記載のDAC。
- 前記増幅器の前記入力部および前記出力部と通信するフィードバック容量と、をさらに備える、請求項1に記載のDAC。
- 前記第2のDACが抵抗性DACを含む、請求項1に記載のDAC。
- 前記抵抗性DACが、
前記電圧基準と前記基準電位の間に直列接続されたN個の抵抗と、
前記N個の抵抗のうち選択された抵抗と前記基準電位の間にあるN個のノードと、
前記共通ノードを前記N個のノードに選択的に接続するN個の第2のスイッチと、を備える、請求項4に記載のDAC。 - 本質的に単調性である、請求項1に記載のDAC。
- 前記N個の第1のスイッチおよび前記第2のDACを制御するための切り換え信号を選択的に生成する制御モジュールをさらに備える、請求項1に記載のDAC。
- 前記第2のDACが第2の容量性DACを含む、請求項1に記載のDAC。
- 前記第2の容量性DACが、
入力部および前記共通ノードと通信する出力部を有する第2の増幅器と、
並列接続され、第1の端部と第2の端部を有し、前記第2の容量性DACの第1のフェーズ中に前記第1の端部が基準電位と選択的に通信し、前記第2の容量性DACの第2のフェーズ中に前記第1の端部が前記増幅器の前記入力部と選択的に通信する、N個の第2の容量と、
前記第2の容量性DACの前記第1のフェーズ中に前記N個の第2の容量の前記第2の端部を前記電圧基準および前記基準電位の一方と選択的に接続し、前記第2の容量性DACの前記第2のフェーズ中に前記N個の第2の容量の前記第2の端部を前記出力部と選択的に接続する、N個の第2のスイッチと、を備える、請求項8に記載のDAC。 - 前記第1の容量性DACの前記サンプリングおよび積分フェーズが、前記第2の容量性DACの前記第1および第2のフェーズに対して重ならない、請求項9に記載のDAC。
- 前記第1の容量性DACの前記サンプリングフェーズが、前記第2の容量性DACの前記第2のフェーズと少なくとも部分的に重なる、請求項9に記載のDAC。
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