JP2003243986A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速・高精度でかつ小型なＡ／Ｄ変換器を提
供する。 【解決手段】 上位ビットを求めるための初段セルの変
換ビット数が下位ビットを求めるための後段セルの変換
ビット数より多いパイプライン型Ａ／Ｄ変換器と、各セ
ルのＡ／Ｄ変換器のデジタル出力からアナログ入力信号
に対応したデジタルコードを決定する誤差修正する手段
を有した加算器と、構成部品としてシリコン半導体（10
0）面および（110）面の（110）方向の2方向にゲート形
成され、絶縁膜に窒化膜およびＳＯＩ基板を用いたBala
nced CMOS回路を有することを特徴とする回路を設ける
こととする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログ入力信号を
デジタル出力信号に変換するＡ／Ｄ変換装置に関する。

【０００２】

【従来の技術】従来よく知られているＡ／Ｄ変換装置の
１つとして、パイプライン型Ａ／Ｄ変換装置が知られて
いる。この従来のＡ／Ｄ変換装置は、入力信号をサンプ
ル・ホールドするサンプル・ホールド回路と、サンプル
・ホールド回路の出力をＡ／Ｄ変換してデジタル出力を
求めるＡ／Ｄ変換器と、このＡ／Ｄ変換器の変換結果を
再びアナログ信号に変換するＤ／Ａ変換器と、入力信号
とＤ／Ａ変換器の出力の差をとる誤差増幅回路とをセル
とした縦続接続であり、Ａ／Ｄ変換器のデジタル出力か
らアナログ入力信号に対応するデジタルコード出力を決
定する加算器とから構成される。

【０００３】このＡ／Ｄ変換装置の誤差増幅回路は、一
般的にＭＯＳＦＥＴの差動増幅器を利用したものが使用
され、Ａ／Ｄ変換セルの変換ビット数をＮ１（Ｎ１は自
然数）としたとき誤差増幅回路の増幅率ＧはＧ＝２^N1で
ある。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
パイプライン型Ａ／Ｄ変換装置は、分解能を高くする
と、縦続接続の段数が増えるために誤差増幅回路に要求
される精度が厳しくなり性能がボトルネックになるこ
と、さらにＡ／Ｄ変換セルに要求される精度が厳しくな
るためＡ／Ｄ変換セルの動作速度が遅くなり、結果とし
てこのＡ／Ｄ変換装置の変換速度が遅くなることが問題
になる。そこで、本発明は高速・高精度でかつ小型なＡ
／Ｄ変換器を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明のＡ／Ｄ変換装置
は、アナログ入力信号をＡ／Ｄ変換してＮビット（Ｎは
自然数）のデジタル出力信号を出力するＡ／Ｄ変換装置
であって、入力信号をＡ／Ｄ変換してデジタル出力信号
を出力する並列型Ａ／Ｄ変換器と、前記デジタル出力信
号をＤ／Ａ変換するＤ／Ａ変換器と、前記入力信号と前
記Ｄ／Ａ変換器の出力との誤差分増幅を行う誤差増幅回
路とで構成される回路を単位セルとしたパイプライン型
Ａ／Ｄ変換器で構成され、初段セルのＡ／Ｄ変換器の変
換ビット数Ｎ１（Ｎ１は自然数）と後段セルのＡ／Ｄ変
換器の変換ビット数Ｎ２（Ｎ２は自然数）との関係がＮ
１＞Ｎ２であるパイプライン型Ａ／Ｄ変換器を備えるこ
とを特徴とする。

【０００６】また、本発明のＡ／Ｄ変換装置は、初段の
Ａ／Ｄ変換器の変換ビット数Ｎ１（Ｎ１は自然数）と前
記アナログ減算回路の誤差増福率Ｇとの関係がＧ＜２^N1
であっても良い。

【０００７】またさらに、前記パイプライン型Ａ／Ｄ変
換器の各セルのＡ／Ｄ変換器は入力電圧をホールドする
サンプル・ホールド回路と基準値電圧をホールドするサ
ンプル・ホールド回路と比較器とで構成され、入力電圧
をホールドするサンプル・ホールド回路にホールドされ
た入力電圧値と前記基準値電圧をホールドするサンプル
・ホールド回路にホールドされた基準値電圧との合成を
行い、その合成した信号を比較器の入力信号とする回路
を２^N1-1個配列して構成するようにしても良い。

【０００８】前記サンプル・ホールド回路、前記比較器
および前記アナログ加算器は構成部品としてシリコン半
導体（１００）面および（１１０）面の（１１０）方向
の２方向にゲート形成され、絶縁膜に窒化膜を用いた１
／ｆ雑音が少ないＢａｌａｎｃｅｄ ＣＭＯＳ回路を有
するようにしても良い。

【０００９】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００１０】（１−１ Ａ／Ｄ変換の概念）Ａ／Ｄ変換
およびＤ／Ａ変換とは、時間や空間において連続である
物理量の世界とビット列や数といった抽象的、離散的領
域の間の接点を形成するものである。一般にある時刻に
おける信号を標本化し、標本化された信号をデジタル値
に量子化する機構を備えたのがＡ／Ｄ変換器、逆にデジ
タル値から変換単位を用いて信号を再現するのがＤ／Ａ
変換器であり、その変換の過程によって、いくつかの主
要な機能が識別できる（表２−１）。

【００１１】Ａ／Ｄ変換およびＤ／Ａ変換ともに変換単
位（conversion unit）への参照が必要となる。デジタ
ル量は物理的信号値と変換単位の比であり、Ａ／Ｄまた
はＤ／Ａ変換の動作において単位は細分、複製、拡大さ
れ、これが様々な誤差をもたらす。

【００１２】アナログからデジタルへの変換過程の中で
振幅ならびに時間についての離散化において量子化と信
号攪乱が支配的である。少数の量子化レベルしかないＡ
／Ｄ変換での量子化誤差は奇数次高調波信号を発生させ
る。信号がより多数の量子化レベル（Ｎ＞６bit）で量
子化されるならば、信号に対する達成可能な最大のＳ／
Ｎ比は

【００１３】

【数１】

【００１４】と一様分散誤差で近似される。この量子化
雑音以上の誤差によって変換器の精度が決定される。以
下では、フラッシュ型Ａ／Ｄコンバータ、逐次比較型Ａ
／Ｄコンバータ、パイプライン型Ａ／Ｄコンバータの3
種類の手法について説明した後、高速高精度Ａ／Ｄ変換
に用いられるパイプラインＡ／Ｄコンバータの手法を取
り上げ、この手法について解析を行い、導き出される条
件について説明する。

【００１５】

【表１】

【００１６】（１−２ Ａ／Ｄ変換の手法）現在におい
て、Ａ／Ｄ変換器は様々な種類が存在するが、表２−１
における変換単位によって3種類に大別される。変換単
位が入力信号値との絶対値比較であるフラッシュ型Ａ／
Ｄコンバータ、逐次比較型Ａ／Ｄコンバータ、パイプラ
イン型Ａ／Ｄコンバータのグループ。変換単位が入力信
号の積微分の時間値である積分型Ａ／Ｄコンバータ。そ
して、変換単位が入力信号値との予測差分値であるオー
バーサンプリング方式のΔ変調Ａ／ＤコンバータとΔΣ
変調Ａ／Ｄコンバータのグループの３種類である。本発
明の実施形態によるＡ／Ｄ変換装置では、技術開発ター
ゲットとして変換単位が入力信号値との絶対値比較のＡ
／Ｄコンバータを選択した。

【００１７】（１−２−１ フラッシュ型Ａ／Ｄコンバ
ータ）図１に２ｂｉｔフラッシュ型Ａ／Ｄコンバータの
概念図を示す。時間および空間で連続な信号は、サンプ
ル・ホールド回路１０（Ｓ／Ｈ回路）を通してその時刻
における瞬時値を保持する。この値を比較器１１〜１３
において抵抗分割された参照信号と比較を行い、各々の
比較器１１〜１３で得られた出力に応じたデジタル出力
を行う。1回のサンプル・ホールドで結果が得られるこ
とからフラッシュＡ／Ｄコンバータと呼ばれる。このフ
ラッシュＡ／Ｄコンバータの特徴として、 比較器と抵抗だけの構造で理解および設計がしやす
い。が挙げられる。これまでに例えば６ｂｉｔ、５００
ＭＳ／ｓのフラッシュ型Ａ／Ｄコンバータが報告されて
いる。

【００１８】一般にＮｂｉｔの精度を得るのに必要な比
較器の個数は２^N−１である。このとき抵抗分割された
参照電圧の最小差分はＶ_LSBと呼ばれ

【００１９】

【数２】

【００２０】となる。入力信号が１Ｖｐｐ（peak-to-pe
ak）のとき１６ｂｉｔの精度を得ようとするとＬＳＢは
１５．２５９[μV]となり、以下のような問題をもつ。 超並列であるためハードウェアの規模が大きくなりす
ぎる。 製造プロセスで制御しなければならないバラつきが実
現困難な値となる。 以上のことからフラッシュ型Ａ／Ｄコンバータは高速で
あるが、高精度化には向いていないと考えられる。

【００２１】（１−２−２ 逐次比較型Ａ／Ｄコンバー
タ）図２に、逐次比較型Ａ／Ｄコンバータの概念図を示
す。逐次比較型は、基準となるＤ／Ａ変換器の出力電圧
が入力信号に最も近くなるように、デジタルコードを２
分探索法によって求める方式である。比較的遅いクロッ
クで高精度のＡ／Ｄ変換器を実現できるため、近年まで
逐次比較型Ａ／Ｄコンバータを核としたＡ／Ｄ変換器が
主流であった。

【００２２】しかし、逐次比較も加工精度で苦しくな
る。図２の要素回路のうち、例えば１６ｂｉｔのＡ／Ｄ
変換器を実現するためにはＤ／Ａ変換器を１６ｂｉｔの
精度にしないといけない。一般的に、Ｄ／Ａ変換器は多
くのキャパシタで実現する。単位キャパシタを２¹⁶個集
めて１６ｂｉｔのＤ／Ａ変換器を実現するには、単位キ
ャパシタの容量バラつきを０．２％の標準偏差に抑える
必要がある。これもフラッシュ型Ａ／Ｄコンバータ同
様、製造プロセスで制御しなければならないバラつきが
実現困難な値となる。仮に実現できたとしても、１６ｂ
ｉｔの精度を得るまで比較を繰り返すため、サンプリン
グ周波数をｆ_sample、同期クロック周波数をｆ_clkとす
ると、

【００２３】

【数３】

【００２４】となる。すなわち、１６ｂｉｔの精度を得
るまで２分探索によって、一点の入力信号を１６回比較
を繰り返すため、速度の面で大いに不利であることが予
想される。逐次比較型は高精度化には向くが高速化は望
めないと考えられる。

【００２５】（１−２−３ パイプライン型Ａ／Ｄコン
バータ）図３にＮｂｉｔパイプライン型Ａ／Ｄコンバー
タの概念図を示す。サンプル・ホールド後、１ｂｉｔの
Ａ／Ｄ変換を行い、その結果を用いて参照電圧と信号と
の差分を取り増幅するのを1ステージ構成としたパイプ
ライン接続である。Ｎ段接続することによりＮｂｉｔの
精度を得ることが可能である。パイプライン型Ａ／Ｄコ
ンバータの特徴として、 ステージ構成が理解しやすい。 高スループットである。 比較器の出力がそのままデジタル出力である。 ことが挙げられる。において、フラッシュ型Ａ／Ｄコ
ンバータの次に高速化が可能であり、プロセスによる比
較器のばらつきはフラッシュ型ほど精度を要求されな
い。例えば１０ｂｉｔ、２０ＭＳ/ｓ、３５ｍＷのパイ
プラインＡ／Ｄコンバータ、１．５Ｖ、１０ｂｉｔ、１
４．３ＭＳ/ｓのパイプライン型Ａ／Ｄコンバータが報
告されている。一方、 ステージ間の増幅器に性能を左右される。 単純なパイプライン処理であり、改良の余地がある。 などの問題点もある。パイプライン型Ａ／Ｄコンバータ
は、高速高精度化に向くと考えられる。以下では、パイ
プライン型Ａ／Ｄコンバータを中心により具体的に説明
する。

【００２６】（１−３ パイプライン型Ａ／Ｄコンバー
タアーキテクチャ）（１−２−３）で述べたとおり、パ
イプライン型Ａ／Ｄコンバータは単純なパイプライン処
理であり、改善の余地があると考えられる。以下では従
来のパイプライン型Ａ／Ｄコンバータの中で最も基本的
な１ｂｉｔ／１ステージ構成について解析を行う。解析
結果から条件を導出し、どのような問題点があるか考察
する。

【００２７】１ｂｉｔ／１ステージ構成のパイプライン
Ａ／Ｄコンバータにおける、ステージの動作を図４に示
す。図４中のサンプル・ホールド回路（Sampled and Ho
ldedCircuits：Ｓ／Ｈ回路）およびΣ記号は、実際はス
イッチトキャパシタ技法を用いたチョッパ型比較器と演
算増幅器の容量である。クロック位相において 時刻ｔ_n位相φ１においてＳ／Ｈ回路に入力信号もし
くは前段の差分信号が転送される。（図４（ａ）） 時刻ｔ_n位相φ２でＳ／Ｈ回路で保持された信号Ｓ／
Ｎを比較器によって参照電圧より大きいか小さいかを判
断し、Ａ／Ｄ変換値Ｄ_nを出力する。（図４（ｂ）） の間、信号Ｓ／Ｎを演算増幅器に転送する。 時刻ｔ_n+1位相φ１において演算増幅器で入力電圧を
２倍し、前時刻ｔ_nのビット情報Ｄ_nを参照して、もし１
ならば１／２Ｖｐｐを減算し、０ならば１／２Ｖｐｐを
加算する。からの動作を１クロックで完了すること
から高スループットであることがわかる。また、１ステ
ージで得られる信号の入出力特性は図４（ｃ）のように
なる。この入出力特性は次式で表される。

【００２８】

【数４】

【００２９】式２−４は理想的なものであり、ここに様
々な非線形要因が加わり、パイプライン型Ａ／Ｄコンバ
ータの精度に影響をおよぼす。パイプライン構成で問題
となるのは誤差の伝播であり、特にパイプライン型Ａ／
Ｄコンバータはその誤差を増幅して後段に送るため、初
段のステージの精度がそのＡ／Ｄコンバータの精度を決
定付ける。ここで、ＮｂｉｔパイプラインＡ／Ｄコンバ
ータの入力換算誤差は次式で表される。

【００３０】

【数５】

【００３１】この精度を決定する要因として、以下が考
えられる。 ｋＴ／ｃ雑音 演算増幅器の有限利得 回路のセトリング誤差 に関してはＳＮＲを満たすＳ／Ｈ回路、に関しては
ステージ間の増幅器の精度、そしてに関しては増幅器
のＳ／Ｈ回路を駆動する能力をそれぞれ決定する必要が
ある。次項ではそれぞれの現象を解析していく。

【００３２】（１−３−１ 演算増幅器に要求される利
得）図５にパイプライン１ステージの構成を示す。パイ
プラインＡ／Ｄコンバータのステージの動作は前項の通
りである。Σ記号、増幅器および次段Ｓ／Ｈ回路はスイ
ッチトキャパシタ回路（Switched Capacitor Circuit
s：ＳＣ回路）を用いた演算増幅器で構成される。アナ
ログ入力信号あるいは前段からの信号とそのステージで
得られた量子化基準との差分を増幅して後段のＳ／Ｈ回
路に転送するその役割は、後段の比較器の精度および量
子化基準を緩和する効果がある。しかし、この演算増幅
器が所望の増幅を行えないと、前述の差分信号が不正確
になる。これがＳ／Ｎ比に大きく影響してくる。従っ
て、パイプラインＡ／Ｄコンバータにおいて増幅器の効
果は重要である。この項では、演算増幅器に求められる
利得に関して解析を行う。

【００３３】演算増幅器の動作を図６に示す。クロック
位相において 位相φ１において、Ｓ／Ｈ回路の入力容量Ｃ_Sおよび
帰還容量Ｃ_Fに入力信号または前段の信号の電荷Ｑ_S・Ｑ
_Fが保持される。 位相φ２において、Ｃ_Sにおいて保持された電荷Ｑ_S'
は仮想接地によりＣ_Fに移動する。このときの出力Ｖ_out
は演算増幅器が理想のものであり、開ループ利得が無限
大であると仮定すると次式で表される。

【００３４】

【数６】

【００３５】このときＣ_F＝Ｃ_SであるとするとＶ_out＝
２Ｖ_in−Ｖ_refとなり、理想の差分信号を得ることがで
きる。しかし、実際は開ループ利得は有限であり、利得
をＫとすると

【００３６】

【数７】

【００３７】と表される。ここでｆはフィードバックフ
ァクターと呼ばれ、開ループ利得を下げる原因となる。
Ｃ_F＝Ｃ_Sであるとして、式２−７と式２−８から演算増
幅器の誤差εを求めると次式で表される。

【００３８】

【数８】

【００３９】ここで（１−３）にて述べた式２−６にε
を適用し、全演算増幅器がすべて同じ利得をもつという
仮定のもと、ＮｂｉｔパイプラインＡ／Ｄコンバータの
精度を得るためには、式２−２および、式２−６から式
２−１１が成り立つ。

【００４０】

【数９】

【００４１】式２−１１において、等式もしくは不等号
が逆転することは、有効ｂｉｔ数が１ｂｉｔ落ちること
を意味している。式２−１１をグラフ化したものを図７
に示す。図７より、１６ｂｉｔの精度を得るには後段１
５ｂｉｔが式２−１１の関係を満たさなければならず、
このときの開ループ利得は

【００４２】

【数１０】

【００４３】となる。また式２−１１および図７は、演
算増幅器に要求される開ループ利得は入力信号の大きさ
によらず後段で確保したいｂｉｔ数にのみ依存している
ことも示している。

【００４４】（１−３−２ Ａ／ＤコンバータのＳ／Ｈ
容量に対する要求）Ａ／ＤコンバータのＳ／Ｈ回路には
主としてＳＣ回路が用いられるのは（１−３−１）にて
説明したとおりである。ＳＣ回路はアナログサンプル値
回路であるから、Ａ／Ｄコンバータだけでなく、通信伝
送路等に挿入され、フィルタの他に等化器にも用いられ
る。ＳＣ回路において問題となるのが雑音である。ＳＣ
回路はRCアクティブ回路のような連続値を扱う通常のア
ナログ回路では起こらない高周波雑音の折り返しによる
低周波への落ち込みが起こり、帯域内の雑音を増幅させ
Ｓ／Ｎ比の劣化を招く。雑音を小さくし、高Ｓ／Ｎ化を
図ることが重要である。この項ではＳ／Ｈ回路の容量値
と雑音について解析を行う。図８（ａ）にＳ／Ｈ回路を
示す。

【００４５】雑音の要因には ＭＯＳＦＥＴスイッチの熱雑音 ＭＯＳ演算増幅器の熱雑音、１／ｆ雑音 クロック信号の漏れ が考えられる。演算増幅器自身は雑音を発生させず、ク
ロック信号の漏れがないと仮定して、この項ではに特
化して考える。ＭＯＳＦＥＴスイッチのオン抵抗をＲと
すると熱雑音は４ｋＴＲΔｆで表される。（ｋはボルツ
マン定数、Ｔは絶対温度）このスイッチを介して容量Ｃ
に充電するＳＣ回路を考えると、ＲＣの並列された雑音
となる（図８（ｂ））。

【００４６】このとき以下の式が成り立つ。

【００４７】

【数１１】

【００４８】式２−１３に式２−１２を代入すると次の
関係が得られる。

【００４９】

【数１２】

【００５０】式２−１４はｋＴ／Ｃ雑音と呼ばれ、ＭＯ
ＳＦＥＴのオン抵抗や帯域に依存しないためＳＣ回路の
みでなく、容量を扱う問題はほぼすべてｋＴ／Ｃ雑音で
考えることができる。

【００５１】ここで、（１−３−１）で述べた式２−６
に式２−１４を適用し、全ステージがすべて同じ容量を
もつという仮定のもと、ＮｂｉｔパイプラインＡ／Ｄコ
ンバータの精度を得るためには、式２−２から式２−１
５が成り立つ。

【００５２】

【数１３】

【００５３】ここで、式２−１で与えられるＳ／Ｎ比に
式２−１５を適用することで式２−１６が得られる。

【００５４】

【数１４】

【００５５】式２−１６をグラフ化したものを図９にし
めす。図９は、入力信号が１ＶｐｐのときのＳ／Ｈ容量
とＡ／ＤコンバータのＳ／Ｎ比をプロットしている。右
横軸はＳ／Ｎ比における有効ｂｉｔ数を示している。１
６ｂｉｔのパイプラインＡ／Ｄコンバータを実現するた
めには、有効ｂｉｔ数が１５ｂｉｔ以上ないといけな
い。このときの容量限界は、２３．５[pF]となる。ま
た、この値は式２−１５からＬＳＢを満足する最小のキ
ャパシタを求めることでも与えられる。

【００５６】

【数１５】

【００５７】容量２３．５[pF]がどの程度の大きさにな
るかは製造プロセスに依存する。０．６μmプロセスで
は、およそ２００×２００μmになる。最小のＭＯＳＦ
ＥＴトランジスタが０．６×１．８μmの大きさである
とすると、３．７×１０⁴倍の大きさとなる。従来は初
段で求められる容量値をパイプライン全段において使用
してきたが、この大きさの容量を同じに利用するのは非
現実的である。従って2段目以降は容量が小さくなるよ
う構成を多少変更する必要がある。ここで式２−６およ
び式２−１５をもう一度振り返る。式２−６において初
段容量における熱雑音ｅ₁と２段目以降の総熱雑音ｅ₂〜
ｅ_Nによって式２−１５は次のように変形される。

【００５８】

【数１６】

【００５９】ここで初段ｋＴ／Ｃ雑音と、２段目以降の
総ｋＴ／Ｃ雑音は初段ステージのＡ／Ｄ変換において因
果関係はなく、独立させて考えることができる。すなわ
ち、ＬＳＢに影響するのは式２−１８右辺の第２項だけ
であり、２段目以降の容量Ｃ ₂はＣ₁の１／４の大きさに
することが可能である。このとき２段目以降の容量限界
は５．８６[pF]となり、同時に全体も１／４の大きさと
なる。従って、２段目以降の容量は５．８６[pF]（以
上）を選択すべきと考えられる。

【００６０】（１−３−３ Ｓ／Ｈ回路のセトリング時
間に対する要求）演算増幅器の利得の有限性に関しては
（１−３−１）で述べたとおりである。しかしこれはＤ
Ｃ利得、すなわち静的特性である。クロック周波数が十
分に小さく、容量を充電する時間が無視できる場合は有
効であるが、実際はそれを考慮した過渡現象から問題を
解決しなければならない（図１０）。

【００６１】図１０より、演算増幅器のセトリング時間
をτ_t、サンプリング時間をτ_sとすると演算増幅器の伝
達関数は以下の式で与えられる。

【００６２】

【数１７】

【００６３】このときの理想との誤差をεとすると式２
−１０同様、

【００６４】

【数１８】

【００６５】全演算増幅器がすべて同じ特性をもつとい
う仮定のもと、ＮｂｉｔパイプラインＡ／Ｄコンバータ
の精度を得るためには、式２−１１同様 式２−２１が
成り立つ。

【００６６】

【数１９】

【００６７】式２−２０および式２−２１は、開ループ
利得およびセトリング時間の二つのパラメータが演算増
幅器の精度を決定することを表している。Ａ／Ｄコンバ
ータの仕様を示す項目として、微分非線形性（differen
tial nonlinearity、DNL）および積分非線形性（integr
al nonlinearity、INL）がある。微分非線形性とは２つ
の隣接したデジタルコードの物理領域での相関関係を表
す。すなわちＶ_LSBからの偏移が微分非線形性であり、
その曲線は

【００６８】

【数２０】

【００６９】である。ここで、Ｖ_jはデジタルコードjに
対応する物理量の値を示す。一方積分非線形性は実際の
変換値の理想的な変換値からの（ＬＳＢで測った）偏移

【００７０】

【数２１】

【００７１】で定義される。ここで、Ｖ₀はゼロのコー
ドに対応する値である。Ａ／ＤおよびＤ／Ａ変換器につ
いて、ＤＮＬとＩＮＬは全コードに渡るグラフもしくは
レンジ全域での最大値を示す数値として明記される。

【００７２】パイプラインＡ／Ｄコンバータにおいて問
題となるのは誤差伝播であると（１−３）で述べた。
（１−３−２）で与えられたＳ／Ｈ回路の容量限界式２
−１５は熱雑音の性質上ランダム誤差であることからＤ
ＮＬに影響を与えると考えられる。式２−２１は演算増
幅器の系統誤差であるためＩＮＬに影響を与えると考え
られる。ここで、式２−２１を式２−２３に代入すると

【００７３】

【数２２】

【００７４】となる。式２−２４は、演算増幅器の開ル
ープ利得とセトリング時間によって生じる最大誤差が誤
差伝播で蓄積された結果を意味する。これをグラフ化し
たものを図１１に示す。図１１は式２−２４におけるセ
トリング時間とサンプリング時間の比exp（-τ_s／τ_t）
をパラメータとしている。

【００７５】図１１より従来のパイプラインＡ／Ｄコン
バータの手法で１６ｂｉｔ・１００ＭＳ／ｓを実現する
には、比exp（-τ_s／τ_t）が最低でも２×１０^-5以下で
なければならない事がわかる。このとき演算増幅器の増
幅率２におけるカットオフ周波数は２．１６４[GHz]で
ある。しかし、このとき演算増幅器の開ループ利得が１
１０[dB]以上であってもＩＮＬは０．８[LSB]前後であ
ることをグラフは示している。逆に、開ループ利得が式
２−１１で得られる理論限界９７．６[dB]であるとする
と、カットオフ周波数が３[GHz]以上あってもＩＮＬは
１以下にならない。

【００７６】このように演算増幅器の開ループ利得とセ
トリング時間の関係は一種のトレードオフの状態にあ
り、一方の仕様を緩めるともう一方に要求される仕様が
厳しくなる。そして、一般的なトレードオフとの違いは
どちらも限界値であってはならないことである。クリテ
ィカルな仕様を避け、ＩＮＬを０．３ＬＳＢに決定する
と、開ループ利得は１２０[dB]、カットオフ周波数が
２．５[GHz]前後の演算増幅器を設計しなくてはならな
い。

【００７７】（１−１）〜（１−３−３）では、従来型
のパイプラインＡ／Ｄコンバータのアーキテクチャにつ
いて解析を行い、分解能１６ｂｉｔ、サンプリング周波
数１００ＭＳ／ｓにおける条件を示した。まとめたもの
を表２−２に示す。

【００７８】

【表２】

【００７９】従来技術のパイプラインＡ／Ｄコンバータ
の解析をとおして以下の問題点が浮かびあがった。パイ
プラインＡ／Ｄコンバータで構成において、ステージ間
の差分信号増幅に用いられる演算増幅器の性能がＡ／Ｄ
コンバータ全体の精度をおおきく左右する。すなわち、
パイプライン型Ａ／Ｄコンバータにおいて問題となるの
は誤差の増幅伝播であり、その誤差を所望の大きさに抑
えるために初段のＳ／Ｈ回路の容量、および差分信号の
増幅のための演算増幅器に求められる条件を解析した。
演算増幅器の性能とは、すなわち開ループ利得とセトリ
ング時間であり、開ループ利得が小さいと差分信号の伝
播が不正確になり、セトリング時間が大きいと所定の時
間（サンプリング時間）内に後段のＳ／Ｈ容量に十分な
電荷転送が行えず、開ループ利得が十分に大きくてもや
はり差分信号の伝播が不正確になる。また、演算増幅器
において要求される開ループ利得は入力信号の大きさに
よらず、後段で確保したいｂｉｔ数にのみ依存している
ことを示した。また、従来のパイプラインＡ／Ｄコンバ
ータの手法で１６ｂｉｔ・１００ＭＳ／ｓを実現するに
は、セトリング時間比exp（-τ_s／τ_t）が最低でも２×
１０^-4以下でなければならず、このとき演算増幅器の増
幅率２におけるカットオフ周波数は２．１６４[GHz]で
あることを示した。周波数特性における傾きを一般的な
１[1/logHz]とすると、このときのユニティゲイン周波
数は４．３３[GHz]となる。クリティカルな仕様を避
け、ＩＮＬを０．３ＬＳＢに決定すると、開ループ利得
は１２０[dB]、カットオフ周波数が２．５[GHz]前後の
演算増幅器を設計しなくてはならない。このときの演算
増幅器に要求されるユニティゲイン周波数は５[GHz]と
非常に大きな値となる。

【００８０】このように、問題となる誤差伝播を解決す
るために特に演算増幅器に非常に厳しい条件が求められ
る。しかし上記の仕様を満たすＡ／Ｄコンバータはおろ
か、演算増幅器でさえも報告がない。前述の１０ｂｉ
ｔ、２０ＭＳ／ｓ、３５ｍＷのパイプラインＡ／Ｄコン
バータはＳＮＤＲが５８．７[dB]、ＩＮＬが０．６ＬＳ
Ｂと演算増幅器の精度が問題となっていると考えられ
る。

【００８１】ＭＯＳデバイスの微細化にともない、容量
における面積は減少可能であり、カットオフ周波数の問
題は解決できるが、利得は減少する傾向にある。ＭＯＳ
ＦＥＴを用いた演算増幅器は以降にて説明するが、表２
−２の条件を満たす演算増幅器の設計は困難であり非現
実的である。演算増幅器に要求される性能を緩和する必
要があることが考えられる。

【００８２】（２−１ パイプライン型Ａ／Ｄコンバー
タ手法の拡張）（１−１）〜（１−３−３）では従来技
術におけるパイプライン型Ａ／Ｄコンバータについて解
析を行い、問題点を指摘した。すなわち、初段Ａ／Ｄ変
換後の演算増幅器の精度と後段のパイプラインの段数で
ある。式２−１１、式２−２１で与えられるとおり、求
められる条件は２^Nに比例して指数関数的に大きくな
る。そこで、従来の技術において１ステージの処理ｂｉ
ｔ数を増やすことによって、初段における精度の確保お
よびパイプラインの段数を減少させ、誤差伝播の改善の
効果を調べる。

【００８３】（１−１）〜（１−３−３）では、１段１
ｂｉｔ処理のパイプライン型Ａ／Ｄコンバータを扱った
が、これを拡張して１段Ｂｂｉｔ処理におけるＮｂｉｔ
パイプライン型Ａ／Ｄコンバータを考えてみる。図１２
に１段Ｂｂｉｔ処理のパイプライン型Ａ／Ｄコンバータ
を示す。１段Ｂｂｉｔ処理でＭ段接続とし、このときＢ
×Ｍ=Ｎｂｉｔとする。ＢｂｉｔのＡ／Ｄコンバータは
フラッシュと同じ構成になる。図１２において、入力換
算誤差である式２−６を拡張すると以下の式３−１にな
る。

【００８４】

【数２３】

【００８５】このときの初段のＳ／Ｈ回路の容量限界値
（式２−１７）、演算増幅器の開ループ利得（式２−１
１）およびセトリング時間（式２−２４）に要求される
条件は以下のように拡張される。

【００８６】

【数２４】

【００８７】この３つの式（式３−２〜４）においてＢ
＝１のとき、これまで解析してきた式２−１１、式２−
１７、式２−２４となる。この３式において重要となる
係数２^2B／（２^2B−１）はＢが大きいほど１に漸近して
いくことがわかる。Ｓ／Ｈの容量限界および演算増幅器
の開ループ利得において式からは、Ｎｂｉｔの精度を得
るには、１段で処理するｂｉｔ数に関わらず一見２^Nの
みに比例する事がわかる。

【００８８】一方、セトリング時間においては、式上は
一見緩和されるように考えられる。しかし、１段１ｂｉ
ｔ処理において要求されるカットオフ周波数は増幅度が
２のときのそれである。１段Ｂｂｉｔ処理において要求
されるカットオフ周波数は増幅度が２^Bのときのそれで
ある。これを図にすると図１３になる。

【００８９】係数２^2B／（２^2B−１）によって、カット
オフ周波数はある値に、すなわち式３−４において係数
２^2B／（２^2B−１）を１にしたときの大きさに収束し、
さらに１／２^B培の値となる。より明確にすると、１段
１ｂｉｔ処理の時に必要とされるカットオフ周波数から
ln（（3/4）^1/2/2^B)≒-（0.13+B×0.693）を差し引いた
値に収束する。しかし、ユニティゲイン周波数において
は、周波数特性における傾きを一般的な１[1/logHz]と
すると、２^B培しなければならない。１６ｂｉｔ・１０
０ＭＳ／ｓのＡ／Ｄ変換を実現するのに、１段１ｂｉｔ
処理のパイプラインＡ／Ｄコンバータにおける最低カッ
トオフ周波数が２．１６４[GHz]であったことから、ユ
ニティゲイン周波数は４．３３[GHz]となる。１段Ｂｂ
ｉｔ処理においてＢを２としたときのユニティゲイン周
波数の収束値は７．８[GHz]と逆に速度を上げてしまう
ことになるのである。

【００９０】従来のパイプライン型Ａ／Ｄコンバータに
おいて１ステージの処理ｂｉｔ数を増やしてパイプライ
ンのステージ数を減らしたところで、Ｓ／Ｈ容量は係数
２^2B／（２^2B−１）に応じた改善の効果が得られること
がわかり、最大２５％の改善の効果が得られることがわ
かる。しかし演算増幅器においては、開ループ利得はほ
とんど緩和されず、逆にユニティゲイン周波数を大きく
あげてしまう。一般的に演算増幅器の評価は、開ループ
利得と、ユニティゲイン周波数である。ユニティゲイン
周波数を大きくするにはデバイスを微細化するか消費電
力をあげる方法が考えられるが、この二者は矛盾する。

【００９１】（２−２ Ａ／Ｄ変換の手法と演算増幅器
に要求される性能の緩和）（２−１）では従来技術にお
けるパイプライン型Ａ／Ｄコンバータについて１ステー
ジにおける処理ｂｉｔ数を増やすことによって、改善を
試みた。初段で処理するｂｉｔ数が増えることによっ
て、後段のパイプラインステージ数が減少するため、初
段Ｓ／Ｈ容量は３／４の大きさになるが、信号をもとの
大きさに増幅するため、演算増幅器の改善の効果はほと
んど得られなかった。ただし、初段で多ｂｉｔのＡ／Ｄ
変換をおこない最初に精度を確保するぶんには、いい構
成と考えられる。したがって、前節の初段のＡ／Ｄ変換
はＢｂｉｔであるが、後段は増幅度を抑えることによ
り、演算増幅器に要求される性能を緩和する構成を考え
る必要がある。

【００９２】そこで、初段に６ｂｉｔフラッシュ型Ａ／
Ｄコンバータを採用し、後段パイプラインステージ数を
１段１ｂｉｔ処理の１０ステージとし、初段と次段の間
の増幅率を２とした複合パイプラインＡ／Ｄコンバータ
を提案する（図１４）。

【００９３】図１４の構成は以下の利点に基づいたコン
セプトである。 初段で６ｂｉｔを１度に変換することにより、最初に
精度を確保する。フラッシュ型で６ｂｉｔ程度は設計が
容易であり、速度を犠牲にしてフラッシュＡＤＣの精度
をあげることも可能である。 後段１０ｂｉｔのパイプラインステージも精度は確保
できる。 初段ステージと次段ステージの間の増幅率を２に抑え
ることにより、初段の演算増幅器に要求される利得とセ
トリング時間を緩和する。 一方、次のような問題点もある。 初段ステージと次段ステージの間の増幅率を２に抑え
るため、入力信号振幅が初段と次段で異なり、１／２⁵
（１／３２）となる。

【００９４】以降、次世代Ａ／Ｄコンバータを作成する
手法として、図１４の構成によって演算増幅器に求めら
れる性能を検討し、それによって得られる条件について
従来型と比較する。

【００９５】（２−３ 複合型パイプラインＡ／Ｄコン
バータアーキテクチャ） （２−３−１ 初段６ｂｉｔフラッシュステージとＳ／
Ｈ容量に対する要求）パイプラインＡ／Ｄコンバータに
おいて、式２−６で与えられるように初段のＡ／Ｄ変換
の精度は最も重要である。初段のＡ／Ｄ変換の精度が悪
いと、その誤差は後段パイプラインステージによって増
幅を繰り返し、結果としてＳＩＮＡＤに大きな影響を与
える。そこで初段で６ｂｉｔのＡ／Ｄ変換を行うことに
より、５段分の誤差伝播を解決し精度を確保することを
考えた。

【００９６】ところで、（２−１）でも触れたが、一般
的には初段で６ｂｉｔの変換を行った後の差分信号は１
／２⁶（１／６４）となるため、２⁶培の増幅を行い、次
段以降の入力信号を初段と同じスケールに戻すことを考
える。しかし、式３−３で与えられる演算増幅器の有限
利得を考慮した静的な入出力特性において、入力容量Ｃ
_Sは帰還容量Ｃ_Fに対して２⁶-１倍の大きさを用意しない
といけない。このときのフィードバックファクターｆは
１／２⁶となる。式２−１１、式３−３で与えられるよ
うに、演算増幅器の開ループ利得は入力信号の大きさに
は依存しないことから、提案する構成において、初段と
次段の増幅度を２⁶培として後段１０ｂｉｔの精度を得
るには

【００９７】

【数２５】

【００９８】となり、１６ｂｉｔを得るために必要な精
度と変わらなくなる。演算増幅器に要求される精度を緩
和するという前提条件と矛盾してしまう。故に初段と次
段の間の増幅度を２に抑えるのである。

【００９９】従来型のパイプラインＡ／Ｄコンバータと
提案するフラッシュ複合型パイプラインＡ／Ｄコンバー
タにおいて、（１−３−２）同様、Ｓ／Ｈ回路に要求さ
れる精度を考えてみる。初段のＳ／Ｈの容量限界値が従
来型・提案型ともに同じ２３．５[pF]であることは、式
２−１７から即座に推察できる。問題は次段以降に要求
される容量値である。初段ｋＴ／Ｃ雑音と、２段目以降
の総ｋＴ／Ｃ雑音は初段ステージのＡ／Ｄ変換において
因果関係はなく、独立させて考えることができることを
（１−３−２）で述べた。そしてこのときのｋＴ／Ｃ雑
音は式２−１８で与えられる。

【０１００】１６ｂｉｔパイプライン型Ａ／Ｄコンバー
タにおいて、従来型の後段１５ｂｉｔ入力信号１Ｖｐｐ
と提案型の後段１０ｂｉｔ入力信号１／２⁵Ｖｐｐ（31.
25mVpp）における２段目Ｓ／Ｈ容量をプロットしたもの
を図１５に示す。

【０１０１】図１５において、従来型と比較して、提案
型は初段において５ｂｉｔ分の精度を確保したことによ
り、後段パイプラインステージにおけるＳ／Ｎ比は１０
ｂｉｔ分の６２[dB]となる。しかし、ｋＴ／Ｃ雑音で要
求される容量値は変わらないことがわかる。これは初段
と次段の間の増福率を２に抑えたためで当然の結果と考
えられる。しかし、容量はプロセスの微細化・薄膜化に
よって、簡単に面積を小さくすることができるため、あ
まり大きな問題ではない。

【０１０２】（２−３−２ 演算増幅器に要求される利
得の緩和）初段以降のパイプラインステージ数を１５段
から１０段に抑え、初段と次段の間の増幅率を２に抑え
たことにより、演算増幅器の開ループに求められる利得
限界は、式２−１１より２⁵（３０[dB]）緩和されるこ
とがわかる。一方、式２−１１は演算増幅器の利得が入
力信号振幅に依存しないことを示しているため、信号振
幅が小さくなったことによる問題点はここでは見出せな
い。逆に線形性がよくなり高調波歪が減ることを以下に
述べる。

【０１０３】（２−３−３ セトリング時間に対する要
求の緩和）（２−３−２）の通り、初段において多ｂｉ
ｔ変換することによって、演算増幅器に求められる開ル
ープ利得は緩和される。一方、セトリング時間も同様に
式２−２４から緩和されることが容易に想像がつく。初
段以降のパイプラインステージ数において１５段のＩＮ
Ｌと１０段に抑えたＩＮＬの比較を図１６に示す。

【０１０４】図１６より従来のパイプラインＡ／Ｄコン
バータの手法で１６ｂｉｔ・１００ＭＳ／ｓを実現する
には、セトリング時間比exp（-τ_s／τ_t）が最低でも２
×１０^-5以下でなければならないのに対して、提案型の
パイプラインＡ／Ｄコンバータにおいては６×１０^-4と
なり、２／３の大きさに改善される。このとき演算増幅
器の増幅率２におけるカットオフ周波数は１．４８４[G
Hz]である。１段多ｂｉｔ処理において最大１３％程度
の改善であったのに比較して、２０％以上の改善効果が
ある。ＩＮＬを０．３ＬＳＢに決定すると、従来技術で
は、開ループ利得が１２０[dB]、カットオフ周波数が
２．５[GHz]前後の演算増幅器を設計しなくてはならな
いのに対して、開ループ利得は８５[dB]、カットオフ周
波数が１．８[GHz]前後になる。

【０１０５】（２−１）〜（２−３−２）においては、
従来技術の拡張から初段多ｂｉｔ変換の利点を得、次世
代の高速高精度Ａ／Ｄ変換の手法を提案し、この手法に
ついて解析を行った。以下表３−１に分解能１６ｂｉ
ｔ、サンプリング周波数１００ＭＳ／ｓにおける条件を
示す。

【０１０６】

【表３】

【０１０７】１６ｂｉｔ、１００ＭＳ／ｓのＡ／Ｄコン
バータを従来技術で構成するには、その演算増幅器の性
能が、開ループ利得が９７．６[dB]以上、増幅度２にお
けるカットオフ周波数が２．１６４[GHz]以上必要であ
るのだが、現状ではそのような演算増幅器は報告されて
いない。さらに、従来技術をそのまま適用していくとさ
らに高速高精度なＡ／Ｄコンバータの設計は不可能であ
ると考えられる。

【０１０８】そこで、その問題を解決する方法として、
まず従来のパイプラインＡ／Ｄコンバータを１段多ｂｉ
ｔ変換する拡張を考えた。しかし、１ステージの処理ｂ
ｉｔ数をＢｂｉｔに増やしてパイプラインのステージ数
を減らしたところで、Ｓ／Ｈ容量は係数２^2B/（２^2B−
１）に応じ、最大２５％の改善の効果が得られることが
確認できた。しかし演算増幅器においては、開ループ利
得はほとんど緩和されず、ユニティゲイン周波数は逆に
大きくなってしまうことを確認した。

【０１０９】そこで、初段と次段の間の増幅率を２に抑
えたフラッシュ複合パイプラインＡ／Ｄコンバータを提
案した。後段を１段１ｂｉｔ処理の１０ステージとし、
初段を６ｂｉｔのフラッシュＡ／Ｄコンバータを採用し
て最初に精度を確保する。後段が１５ステージから１０
ステージに抑えられることによって、初段のＳ／Ｎ比を
劣化させることなく後段パイプラインに要求されるＳ／
Ｎ比が改善されることを示した。ステージ間の演算増幅
器に対する条件は増幅率を２に抑えたことによって、開
ループ利得が９７．６[dB]から６７．５[dB]へ、カット
オフ周波数は２．１６４[GHz]から１．４８４[GHz]へ、
それぞれ２／３の値に改善されることを示した。図１７
に各パイプライン型Ａ／Ｄコンバータの比較を示す。

【０１１０】図１７のそれぞれは、１段１ｂｉｔ処理の
パイプラインＡ／Ｄコンバータを１として１段多ｂｉｔ
処理のパイプラインＡ／Ｄコンバータおよび、（２−
３）で提案したフラッシュ複合型パイプラインＡ／Ｄコ
ンバータのそれぞれを正規化してあり、特にカットオフ
周波数およびユニティゲイン周波数は、サンプリング時
間も用いて正規化してある。１段多ｂｉｔ処理が演算増
幅器において、開ループ利得がほとんど改善されず、一
見カットオフ周波数は改善されるように思われてもユニ
ティゲイン周波数は大きくなってしまう。一方、（２−
３）で提案した複合型パイプラインＡ／Ｄコンバータで
は、Ｓ／Ｈ容量の改善は見られなかったが、思惑通りに
演算増幅器に対する利得、カットオフ周波数、ユニティ
ゲイン周波数すべてにおいて改善の効果が確認された。
開ループ利得は３０％、カットオフ周波数とユニティゲ
イン周波数ともに約２０％の改善の効果があることが示
された。

【０１１１】（３−１ ＭＯＳＦＥＴを用いた高精度演
算増幅器）（２−１）〜（２−３−２）での議論は、モ
デル化した回路構成から、ｋＴ／Ｃ雑音や演算増幅器の
非線形要因を解析的な式で検討した。さらに、回路はそ
れ自身で雑音を発生させず、ミスマッチなどもゼロと仮
定した上での議論であった。しかし、これだけでは実際
の回路は実現できない。これらのアナログ回路を実際の
ＣＭＯＳ集積回路にのせるためには、ＭＯＳＦＥＴの動
作を理解する必要がある。つまり実際の集積回路を設計
するには、（２−１）〜（２−３−２）で説明した理論
性能のほかに演算増幅器や比較器などの個別回路を構成
するＭＯＳＦＥＴが、どれだけの性能をもっていれば必
要とされる性能を実現できるのかを、ＭＯＳＦＥＴの特
性をモデリングし、非線形要因や制約を検討する必要が
ある。

【０１１２】長年にわたってＩＣ設計用のＭＯＳＦＥＴ
モデリングはデジタル回路シミュレーションの要請によ
り発展してきた。従来のＩＣ用のＭＯＳＦＥＴモデリン
グは、デジタル回路設計に必要なゲートサイズにおいて
補償されている程度で、様々なゲートサイズを用いるこ
とが考えられるアナログ回路では必ずしも正確な結果を
反映しない。また、条件をある程度絞り込まないと、膨
大な量のシミュレーションが必要になる。アナログ・デ
ジタル回路が混載されたチップの重要性が増していく流
れの中でアナログ設計にも適用できるＭＯＳＦＥＴモデ
ルの開発を行う必要がある。しかしモデルの開発は容易
ではない。まず、アナログ回路を設計する上で重要とな
る性能を、個別に特徴のみを抽出したモデリングを行う
必要があると考えられる。この特徴のみを抽出したモデ
リングから、アナログ回路設計の指針を確立し、アナロ
グ回路設計の容易化とシミュレーションの回数を減らす
技術の開発が急務であると考えられる。

【０１１３】以降では、ＭＯＳＦＥＴの基本特性からＡ
／Ｄコンバータを設計する上で必要とされる条件を解析
によって導出し、ＳＰＩＣＥをベースとした回路シミュ
レータを用いて検証する。

【０１１４】（３−１−１ 信号バイアスに対する要
求）デジタル回路は、ゲート電圧が閾値より高いか低い
かによって、出力信号をＬｏｗもしくはＨｉｇｈの2値
を一意的に決定する。出力値はある時間内にＬｏｗもし
くはＨｉｇｈに近い値をとればよく、ほとんど精度は要
求されず、むしろ速度が重要視される。一方、アナログ
回路は入出力の線形性が重要視される。非線形性の問題
は（２−１）〜（２−３−２）で述べたとおりである。
線形性を得るためにアナログデバイスはＭＯＳＦＥＴの
飽和領域で動作させる必要がある。ＭＯＳＦＥＴにおい
て、飽和領域のドレイン電流はゲート電圧バイアスによ
って決まり、

【０１１５】

【数２６】

【０１１６】と表される。μは移動度、C_oxはゲート容
量、Wはゲート幅、Lはゲート長である。λ（V）はチャ
ネル長変調係数と呼ばれ、ドレインに加えられた電圧に
よって、ドレイン拡散層とチャネル近傍の基板界面で形
成される空乏層幅が変化し、チャネル長が変化する現象
で、次式で表される。

【０１１７】

【数２７】

【０１１８】式４−２中におけるε_siはSiの誘電率、q
は電荷量、N_chは基板（チャネル）濃度、V_biは基板と拡
散層のバリアハイト、ψ_sはチャネルの表面ポテンシャ
ルである。チャネルの表面ポテンシャルはフェルミ関数
で表される。チャネル長変調係数はゲート電圧とドレイ
ン電圧によって変化することを示しているが、ドレイン
電圧を一定とするとその変化はゲート電圧によってのみ
決まる。

【０１１９】このときＭＯＳＦＥＴの電流駆動能力（g
m）および、ドレイン−ソース間抵抗（r_DS）は

【０１２０】

【数２８】

【０１２１】と定義され、ＭＯＳＦＥＴの単体の利得は
gm*r_DSと表される。

【０１２２】

【数２９】

【０１２３】式４−５は単体の利得は、ゲート電圧とチ
ャネル長変調係数のみによって決まることを意味する。
式４−２同様、ドレイン電圧を一定にすれば、利得はゲ
ート電圧によってのみ定まり、ゲート電圧に反比例する
ことがわかる。

【０１２４】図１８はVgeffにおけるＭＯＳＦＥＴ単体
の利得を示している。ＭＯＳＦＥＴモデルはBSIM3v3.2
である。tox=9[nm]、Nch=2.498×10¹⁷[1/cm³]、ドレイ
ン電圧Vddが1[V]のとき、ゲート長Lをパラメータとして
0.35、0.45、0.6、0.8、1.0、1.2[μm]、W/L比を10とし
てSilvaco社 SmartSpice^TMにて回路シミュレーションを
行った。従来、入力振幅1[V]で動作させるために、Vgef
fは0.6[V]程度必要だったのに対し、入力振幅を31.25[m
V]にしたことにより、Vgeffはより小さい0.2[V]を選択
することが可能となる。このとき、利得差は10[dB]以上
であることが読み取れる。また、Vgeffを固定すると利
得はLだけで決まり、Vgeff=0.2[V]において45[dB@1.2μ
m]、30[dB@0.35μm]である。残りの利得はカスコード化
で稼ぐが、これは後述する。

【０１２５】（３−１−２ ピーク遮断周波数）ＭＯＳ
ＦＥＴの真性カットオフ周波数（f_T）は以下の式で表さ
れる。

【０１２６】

【数３０】

【０１２７】C_GSはゲート-ソース間容量であり、ゲート
容量LWC_oxとオーバーラップ容量C_{GS 0}を加算した値に等
しい。

【０１２８】ここで演算増幅器の構成を図１９（ａ）に
示す。この演算増幅器を1Trで構成したとし（ｂ）、容
量だけを抽出した微小信号等価回路を（ｃ）に示す。図
１９（ｂ）（ｃ）において、C_DB=αC_GSはドレインに印
加される電圧によって生じるドレイン−基板間寄生容量
である。このとき、1Trで等価された、演算増幅器のユ
ニティゲイン周波数は次式で表される。

【０１２９】

【数３１】

【０１３０】式４−７においてドレイン側から見た総容
量Cとフィードバックファクターfは

【０１３１】

【数３２】

【０１３２】で与えられる。ここで、式４−６と式４−
７の比をとると、

【０１３３】

【数３３】

【０１３４】式４−９において、C_S=γC_F、C_L=βC_Fとし
て、CFにおいて正規化時定数をプロットしたものを、図
２０に示す。図２０は、γ=2、β=4としてBSIM3v3.2モ
デルを用いた。tox=9[nm]、Nch=2.498×10¹⁷[1/cm^3]、
L=0.35[μm]である。式４−９と図２０の意味するとこ
ろは、一定のバイアス条件のもとでC_GSとC_DBを除いた総
負荷はf_Tに対して最適なゲート容量とバイアス電流値が
存在するということである。すなわち総負荷を高速に駆
動するためにバイアス電流を増幅するが、バイアス一定
の条件のもとでバイアス電流を増幅するということは、
ゲート幅Wを増やすことである。こうしてバイアスを増
やす一方で、寄生容量C_DBもゲート幅（およびバイアス
電圧）に依存するため、値が増加していく。Wがある値
に達したところで、寄生容量を駆動する電流が総負荷を
上回り、速度は減少方向に転じると考えられる。

【０１３５】つまり時定数はピークを持っており、ピー
ク時の式４−７は式４−３を用いて

【０１３６】

【数３４】

【０１３７】となる。式４−１０においてチャネル長変
調係数λは式４−２で与えられる。このとき表面ポテン
シャルψsは、フェルミ関数で与えられるが、V_geffが十
分に小さいとしたとき（チャネルが弱反転状態にあると
き）以下のボルツマン近似式が成り立つ。

【０１３８】

【数３５】

【０１３９】また、V_geffが十分大きいとき（チャネル
が強反転状態にあるとき）は真性キャリア濃度n_iと基板
濃度より以下の式が成り立つ。

【０１４０】

【数３６】

【０１４１】ここで、式４−１１で与えられるFは

【０１４２】

【数３７】

【０１４３】と与えられる。W_SおよびW_Dはソースおよび
ドレイン拡散直下の空乏層幅であり、次式で与えられ
る。

【０１４４】

【数３８】

【０１４５】y_Sおよびy_Dはチャネルと各エリアの間の空
乏層幅であり、次式で与えられる。

【０１４６】

【数３９】

【０１４７】W_S、W_D、y_S、y_Dのそれぞれの空乏層を図２
１に示す。式４−１１中のａはゲート絶縁膜と表面空乏
層の容量比であり、

【０１４８】

【数４０】

【０１４９】で与えられる。L_Dはデバイ長である。ま
た、式４−１１、式４−１２および式４−１６中のβは
q/kTであり、式４−１０のβとは異なる。このときの寄
生容量C_DBとゲート容量C_GSには以下の近似式が成り立
つ。

【０１５０】

【数４１】

【０１５１】式４−１７のλは最小プロセスルールと呼
ばれる。式４−１０より導出したピーク曲線と、シミュ
レーションによって得られた点をプロットしたものを図
２２に示す。図中の点線は微細化を進めた際のピーク値
を線形近似によって予測したものである。図２２におい
て、導出に用いたパラメータはγ=2、β=4としてBSIM3v
3.2モデルを用いた。tox=9[nm]、Nch=2.498×10^{1 7}[1/cm
³]、L=0.35[μm]である。ゲートバイアス電圧をパラメ
ータとして、0.2、0.4、0.8[V]において、導出を行っ
た。導出における表面ポテンシャルはVgeff=0.2[V]のと
きは式４−１１を、Vgeff=0.8[V]のときは式４−１２
を、Vgeff=0.4[V]のときは中間遷移状態と考え式４−１
１と式４−１２の和平均を用いた。

【０１５２】V_DS=V_BS=V_geff、N_A=Nchとして式４−１１
〜１３を式４−１０に与えた。シミュレーションはSilv
aco社 SmartSpice^TMにて行った。図２２からわかること
は、式４−１０とシミュレーションの結果は、ズレこそ
あるものの傾向は同じである。すなわち、最適化された
ユニティゲイン周波数は、1/Lに比例するということで
ある。また、ゲートバイアス電圧にも依存するのが読み
取れる。

【０１５３】（２−１）〜（２−３−２）において説明
した、従来型パイプラインＡ／Ｄコンバータでは、増幅
度2におけるカットオフ周波数が2.164[GHz]以上必要で
あった。また信号振幅が1VppであることからVgeffに0.8
[V]以上を選択する必要があり、この条件を満たすため
には、0.35[μm]のゲート長での最適化ユニティゲイン
周波数5.087[GHz]を選択しなければならないと考えられ
る。スロープファクターが一般的な値4/3であったとし
て、このときのカットオフ周波数は、3.391[GHz]であ
る。しかしこのときの単体のＭＯＳＦＥＴ利得は前項よ
り18[dB]であり、カスコード化しても97.6[dB]を得るの
は困難と予想される。一方、提案しているフラッシュ複
合Ａ／Ｄコンバータは振幅の小ささゆえ、Vgeff=0.2[V]
を選択することが可能で、このときのゲート長0.35[μ
m]における最適化ユニティゲイン周波数は、2.429[GHz]
であり、カットオフ周波数は1.619[GHz]である。また、
単体のＭＯＳＦＥＴ利得は前項より30[dB]である。カス
コード化で67.5[dB]の利得は容易であると考えられる。

【０１５４】図２２において、式４−１０とシミュレー
ション結果はLが大きくなるほどズレが生じ、最大で50%
のずれが生じた。これには様々な原因が考えられるが、
式４−１０はデバイス物理に基づいて理論的に導いた式
であるが、式４−１１のような近似式が存在したこと
や、ドレイン拡散層をグラデーション分布ではなくジャ
ンクションとして扱ったこと、移動度を固定で扱ったこ
とが主に挙げられる。ドレイン電圧一定の条件下でゲー
ト長が大きくなると横方向電界が劣化する。横方向電界
の劣化による移動度の劣化がひとつの原因と考えられ
る。

【０１５５】移動度やグラデーション分布などにおい
て、BSIM3v3.2は400もの様々なフィッティングパラメー
タを用いて、微細化を進めた際の問題を解決している
が、それゆえ難解になってしまっている。

【０１５６】（３−１−３ 信号振幅に対する要求）よ
く知られた望まれない成分のひとつに全高調波歪率（to
tal harmonic distortion、THD）というのがある。これ
は信号とその高調波の比率である。サンプリング周波数
で決まるナイキスト周波数以上の成分がアナログ入力信
号に存在すると、Ａ／Ｄ変換することによって折り返し
雑音が混入する。通常、5次ないしは10次高調波までがT
HDに勘定され、より高次の成分ならびに折り返し雑音は
SINＡ／Ｄへの寄与に勘定される（図２３）。高調波歪
が起こる原因は、演算増幅器のチャネル長変調効果によ
って生じる利得の変動や、入出力間の相変化による出力
値のズレが考えられる。

【０１５７】このようなTHDおよび折り返し雑音はＳ／
Ｎを著しく損ねる。これを防ぐために、演算増幅器を設
計およびバイアスを決定する必要がある。図２４（ａ）
に基本的な差動型演算増幅器を示す。この演算増幅器に
おいて電圧フォロアの構成をとり（ｂ）、過渡解析を行
う。過渡解析結果を用いて高速フーリエ変換（Fast fou
rier transfer、FFT）を行い、THDを求める。このこと
により、理想的であれば入出力信号が一致するため歪は
発生せずTHDは0になるはずであるが、前述のように入出
力に変化が現れ、歪が発生するものと考えられる。THD
の逆数から信号/歪比（Signal to distortion ratio、S
DR）が算出される。SDRを求めたものを図２５に示す。

【０１５８】図２５において、ＭＯＳＦＥＴモデルはBS
IM3v3.2である。tox=9[nm]、Nch=2.498×10¹⁷[1/cm³]、
負荷C_L=27.35[pF]、n-MOSのゲート幅W_n=17.824[mm]、p-
MOSのゲート幅W_p=3W_n、L=0.35[μm]である。V_geff=V_DS=
0.2[V]になるように、電源電圧V_dd=1.3582[V]とし、入
力信号振幅vppをパラメータとして31.25、62.5、125、2
50[mV]においてSilvaco社 SmartSpice^TMにて回路シミュ
レーションを行った。

【０１５９】図２５は、SDRが入力信号振幅に依存する
ことを示している。１６ｂｉｔ、100MS/sのパイプライ
ンＡ／Ｄを設計するにあたって、ナイキストレートまで
の周波数帯域においてSDR≧SNRを必要とする。従来方式
ではSDRが92.06[dB]以上が要求されるが、図２５はその
要求を満たせないことを示している。一方、提案型では
SDRが61.96[dB]まで抑えられることを（２−１）〜（２
−３−２）において説明した。図２５はvpp=31.25[mV]
において、ナイキストレートまでその要求を満たしてい
ることを示している。

【０１６０】（３−１−４ カスコード演算増幅器）
（３−１−１）で述べているように、高利得を得るには
カスコード化が必須である。カスコードとは（ａ）に示
すようなトランジスタをドレイン−ソースで縦積みする
構成のことを言う。この構成の特徴は出力抵抗が非常に
高く、C_GDによる出力から入力への高周波での帰還がな
いことである。

【０１６１】図２６にカスコード演算増幅器の基本構成
とその等価回路を示す。この構成における開ループ利得
は、

【０１６２】

【数４２】

【０１６３】となり、このときの最大の利得は

【０１６４】

【数４３】

【０１６５】と入力ゲートの利得とカスコードゲートの
利得の乗算で表される。以降は式４−１９を中心として
考える。

【０１６６】分解能１６ｂｉｔのパイプライン型Ａ／Ｄ
コンバータにおいて、従来技術では97.6[dB]の開ループ
利得を必要とすることは（１−３−１）で説明した。こ
こで（３−１−２）で説明したように、入力信号のゲー
ト長に0.35[μm]を選択したとすると、入力ゲートが単
体で得られる利得は18[dB]である。式４−１９から考え
れば、カスコードのゲートは80[dB]もの単体利得を得な
ければならない。ところで、（３−１−１）にて説明し
たように、利得はゲート長と信号バイアスに依存する。
そこでカスコードのゲートにおいて利得を得るためにゲ
ート長を大きくする必要がある。ここで、式４−１で与
えられるバイアス電流を一定にするために、ゲート電圧
を上げてはならない。せっかくゲート長で利得を得て
も、ゲート電圧で下がってしまう。つまり、ゲート幅W
を大きくすることになる。ところでカスコードのゲート
長に10[μm]を選択してもこのときの単体利得は60[dB]
である。合計しても80[dB]弱である。このときのゲート
幅は30倍にも及ぶ。大きさも非現実的であるが、式４−
１７で与えられるように寄生容量は約3倍になり、結果
として式４−１０で与えられるユニティゲイン周波数は
30%小さい3.5[GHz]となり、所望の帯域を得られなくな
る。帯域を上げるために入力ゲートをさらに微細化した
ところで、微細化とともに単体利得も減少するため、ま
すます所望の利得は得られないのである。従来型で実現
不可能な理由はここにある。

【０１６７】一方、（２−３）で提案した複合型パイプ
ラインＡ／Ｄコンバータにおいては同じ0.35[μm]で
も、低バイアス化によって単体利得は30[dB]である。こ
のときカスコードの単体利得は40〜50[dB]も得れば十分
であり、45[dB@1.2μm]を選択しても寄生容量はほとん
ど増加せず、入力ゲートの寄生容量と同等の大きさであ
りユニティゲイン周波数もそのままであることがわか
る。以上のことから、複合型パイプラインＡ／Ｄコンバ
ータと低バイアス化の組み合わせは十分実現しうる解で
あることが考えられる。

【０１６８】（３−２ パイプラインＡ／Ｄコンバータ
の開発）これまで次世代型Ａ／Ｄコンバータとして、
（２−３）において複合型パイプラインＡ／Ｄコンバー
タを提案し、理論に基づき様々な観点から解析を行って
きた。本節ではこれまでの解析に基づいたパイプライン
Ａ／Ｄコンバータを設計した。

【０１６９】使用したプロセスはROHM社CMOS0.6μm2層
ポリ3層メタル9m角である。0.6[μm]で得られるピーク
のユニティゲイン周波数fu#peakはおよそ1.2[GHz]であ
り、増幅率2におけるカットオフ周波数は700[MHz]程度
である。プロトタイプの試作は14bit 50MS/sとした。プ
ロトタイプであることと、１６ｂｉｔであると絶縁膜が
およそ13.5[nm]であるため、１６ｂｉｔにおける初段入
力容量23.5[pF]はおよそ200×200μmになり面積コスト
がかかりすぎることが理由である。

【０１７０】全体のアーキテクチャを図２７に示す。入
力信号1Vppとし、初段を4bitのフラッシュ型Ａ／Ｄ、後
段を10bitのパイプラインＡ／Ｄコンバータとした。こ
のときの初段直後の差分信号は62.5mVppとなる。増幅率
を2に抑えているため2段目以降の信号振幅は125mVppと
なる。また、10bitパイプライン型Ａ／Ｄコンバータに
おいて1.5bit/1ステージの構成をとり、デジタルエラー
コレクション（Digitalerror collection logic、DEC
L）のアルゴリズムを採用した。デジタルエラーコレク
ションとは1bitの信号を1.5bitに冗長することにより、
コンパレータミスマッチと、信号のオーバーレンジに対
して高い耐性をもったアルゴリズムのことである。結果
としてＳ／Ｎ比やINL、DNLなどの評価項目の大幅な向上
をもたらすことで知られている。なお、試作範囲にはデ
ジタルディレイロジック（Digital delay login、DDL）
は含まれるが、DECLは含まれていない。

【０１７１】

【表４】

【０１７２】表４−１に試作に用いられる仕様を示す。
従来型では50MS/sでサンプリングは不可能だが、提案型
においては可能であると考えられる。

【０１７３】回路シミュレーションには、Silvaco社Sma
rtSpice^TMを用いた。レイアウトおよび検証にはCＡ／Ｄ
ence社のicfbを利用した。回路シミュレーションにおい
てパイプラインが正しく動作することを確認した。図２
８に演算増幅器のSDRを、図２９に試作におけるレイア
ウトを示す。

【０１７４】図２８において信号振幅125mVにおけるSDR
は、68[dB]となり、10bitのパイプラインＡ／Ｄにおけ
るＳ／ＮR62[dB]に対して、十分に大きい。また、ナイキ
ストレート近傍においても、ほぼ平坦なSDRを得られる
ことが確認できた。

【０１７５】図２９において、パイプラインＡ／Ｄコン
バータのコアサイズは16.94[mm]となった。一概に比較
はできないが、従来型のパイプラインＡ／Ｄがその2倍
以上なると思われる。

【０１７６】（３−１）〜（３−２）では、ＭＯＳＦＥ
Ｔの基本特性を解析し、パイプラインＡ／Ｄコンバータ
を設計する上で必要となる条件を検討した。これまでの
コンセプトと解析条件を用いて、パイプラインＡ／Ｄコ
ンバータを設計した。シミュレーションではパイプライ
ンが動作することを確認し、また演算増幅器のSDRも精
度を得るのに十分であることを確認した。

【０１７７】次世代Ａ／Ｄ変換器に対し従来以上の分解
能を実現し、大規模LSIの一つのセルとしてＡ／Ｄ変換
をまとめたいという要請に答えるには様々な問題があり
困難である。

【０１７８】パイプライン型Ａ／Ｄコンバータを中心
に、より具体的な解析をシステムレベルにおいて検証し
た。従来のパイプラインＡ／Ｄコンバータにおいて問題
なのは誤差の増幅伝播であり、ステージ間の演算増幅器
の性能がＡ／Ｄコンバータ全体の性能を決定付ける。演
算増幅器の性能とはすなわち、開ループ利得とカットオ
フ周波数であり、この2者はトレードオフの関係にある
ため、現状技術では将来的により高速高精度なＡ／Ｄコ
ンバータを実現するのは不可能であることを示唆した。

【０１７９】従来のパイプラインＡ／Ｄコンバータにお
いて誤差の増幅伝播が問題であることから、1段多bit処
理でパイプラインステージ数を減らすことから検証を行
った。そこで、初段で多bit変換の利点をしめし、一方
で増幅率とカットオフ周波数の問題がある。すなわち、
パイプラインステージ数を減らしたところで、ステージ
間増幅率が増加しているため結果必要となる開ループ利
得は変わらず、カットオフ周波数は減少するように見え
るが、増幅率におけるカットオフ周波数であり、総合的
なユニティゲイン周波数は逆に増加してしまう。

【０１８０】そこで、初段と次段の増幅率を2に抑えか
つ、初段は多bit変換を行う複合型のパイプラインＡ／
Ｄコンバータを提案した。増幅率を抑えた結果、開ルー
プ利得およびカットオフ周波数は従来と比較して20%程
度減少することを示した。

【０１８１】LSIの一つのセルとしてまとめるために、
ＭＯＳＦＥＴデバイスの観点から次世代パイプラインＡ
／Ｄコンバータを実現するために必要となる性能を検証
した。従来技術では、１６ｂｉｔ 100MS/sのパイプライ
ンＡ／Ｄを実現するには、0.35[μm]以下の世代が必要
で、それでも開ループ利得97.6[dB]以上、カットオフ周
波数2.164[GHz]以上を同時に実現するのはデバイスサイ
ズを考慮しても非現実的であり、また不可能であること
をしめした。一方で第3章で提案した複合型パイプライ
ンＡ／Ｄコンバータは0.35[μm]で十分に実現できる。

【０１８２】（４−１ ゲートサイズの微小化）アナロ
グ回路を実際のCMOS集積回路にのせるためには、アナロ
グ回路のコアサイズも重要なファクターとなる。理論
上、どんなに高速化・高精度化の設計がなされてもその
アナログ回路がチップ上に集積できなければ意味はな
く、集積するためにパイプラインを折り返した場合はク
ロックスキューやクロックツリーの問題が新たに発生す
る。チップ上にパイプラインが直線状に配置されるのが
望ましい。

【０１８３】演算増幅器において、駆動負荷に対し最も
最適な消費電力や正規化時定数が存在するのは、（３−
１）〜（３−２）で述べたとおりである。このとき最適
化されたゲート容量Cgsは以下の式で与えられる。

【０１８４】

【数４４】

【０１８５】αはドレインに印加される電圧によって生
じるドレイン-基板間寄生容量とゲート容量の比で、β
はS/H回路の入力容量C_Sと帰還容量C_Fの比である。γは
駆動容量C_Lと帰還容量C_Fの比である。C_GSはゲート-ソー
ス間容量であり，ゲート容量LWC_oxとオーバーラップ容
量C_GS0を加算した値に等しいことを（３−１）〜（３−
２）で述べた。ここでオーバーラップ容量を無視して，
式B-1は以下の式に展開される。

【０１８６】

【数４５】

【０１８７】式B-2により通常のゲート絶縁膜が酸化膜
におけるゲートサイズは，t_OX=9[nm]，ε_OXは3.9，ε₀
は8.854×10^-12[F/m²]，α=1，β=4，γ=2，C_F=5.86[p
F]を用いて，LW=5715[μm²]となり小型であるとは言え
ない。

【０１８８】そこでゲート絶縁膜として，酸化膜の代わ
りに窒化膜を用いることにより消費電力はそのままにゲ
ートサイズの微小化を図る。窒化膜の比誘電率はε_r=7.
5であり，酸化膜の比誘電率の約2倍である。このときゲ
ートサイズは酸化膜に対して，約1/2のLW=2972[μm²]と
なる。一方，ドレイン-基板間寄生容量とゲート容量の
比αも約1/2となるため，デバイスサイズは最適から外
れるものの，多少速度が上がる。

【０１８９】（４−２ Ｂａｌａｎｃｅｄ ＣＭＯＳに
よる高速化・小型化）一般的に演算増幅器は図２４で示
される差動増幅器で構成される。従来はn-MOSトランジ
スタもp-MOSトランジスタもSi(100)面に形成されてい
て，このときn-MOSとp-MOSの移動度が1:2.5〜3であるた
め，n-MOSと同等にするためにp-MOSのデバイスサイズを
3倍程度にする必要があった。

【０１９０】そこで，Balanced CMOSを用いることによ
りn-MOSとp-MOSの移動度を同等にすることにより，p-MO
Sのデバイスサイズが1/3となるためドレイン-基板間寄
生容量も減少し，さらに高速に動作することができる。
もしくは速度を抑えるように設計すれば，デバイスの小
型化と低消費電力化を図ることができる。

【０１９１】（４−２−１ Ｂａｌａｎｃｅｄ ＣＭＯ
Ｓと窒化膜とＳＯＩ基板の併用による高速化・小型化）
（４−２）で示した通り，ゲート絶縁膜を酸化膜から窒
化膜に変えることにより，デバイスサイズを約1/2にす
ることが可能である。また，BalancedCMOSではp-MOSの
デバイスサイズを1/3にすることができる。この2者を組
み合わせることによりさらに高速化することができると
考えられる。また，SOI基板を用いることによりドレイ
ン-基板間寄生容量を無視することでき，結果としてよ
り高速化を図ることができる。図３０に式4-10を用いた
それぞれのプロットを示す。図３０より，窒化膜・Bala
ncedCMOS・SOI基板をすべて用いることにより従来より2
培の高速化が可能となることがわかる。逆に速度が同一
になるように設計すれば，消費電力は1/2に，デバイス
サイズは1/4になることがわかる。

【０１９２】

【発明の効果】以上説明したように、本発明によれば、
アナログ入力信号をＡ／Ｄ変換してデジタル出力信号を
出力する並列型Ａ／Ｄ変換器と、前記デジタル出力信号
をＤ／Ａ変換するＤ／Ａ変換器と、前記アナログ入力信
号と前記Ｄ／Ａ変換器の出力との誤差分増幅を行う誤差
増幅回路とで構成される回路を単位セルとし、初段セル
の変換ビット数が後段セルの変換ビット数より多いパイ
プライン型Ａ／Ｄ変換器により、高速・高精度でかつ小
型なＡ／Ｄ変換器を提供することができる。

【図面の簡単な説明】

【図１】フラッシュ型Ａ／Ｄコンバータの構成例を示す
図である。

【図２】逐次比較型Ａ／Ｄコンバータの構成例を示す図
である。

【図３】パイプライン型Ａ／Ｄコンバータの構成例を示
す図である。

【図４】パイプライン型Ａ／Ｄコンバータの動作タイミ
ング例を示す図である。

【図５】ステージ間の増幅器の構成例を示す図である。

【図６】演算増幅器の動作例を示す図である。

【図７】演算増幅器に要求される利得を示す図である。

【図８】サンプル・ホールド回路の構成例を示す図であ
る。

【図９】Ａ／ＤコンバータのＳＮＲを示す図である。

【図１０】演算増幅器の過渡現象を説明するための図で
ある。

【図１１】演算増幅器の性能と積分非線形性の関係を示
す図である。

【図１２】パイプライン型Ａ／Ｄコンバータの構成例を
示す図である。

【図１３】カットオフ周波数とユニティゲイン周波数と
を示す図である。

【図１４】パイプライン型Ａ／Ｄコンバータの他の構成
例を示す図である。

【図１５】次段ＳＨ容量とＳＮＲとの関係を示す図であ
る。

【図１６】演算増幅器と積分非線形性の関係を示す図で
ある。

【図１７】パイプライン型Ａ／Ｄコンバータの比較を示
す図である。

【図１８】ＭＯＳトランジスタ単体の利得を示す図であ
る。

【図１９】パイプライン型Ａ／Ｄコンバータのステージ
間演算増幅器の構成を示す図である。

【図２０】正規化時定数を示す図である。

【図２１】ＭＯＳＦＥＴの各空乏層を説明するための図
である。

【図２２】最適化されたユニティゲイン周波数と１／Ｌ
の関係を示す図である。

【図２３】折り返し雑音を説明するための図である。

【図２４】差動型演算増幅器の構成例を示す図である。

【図２５】電圧フォロア構成の演算増幅器のＳＤＲを示
す図である。

【図２６】カスコード演算増幅器の構成例を示す図であ
る。

【図２７】パイプライン型Ａ／Ｄコンバータのアーキテ
クチャを示す図である。

【図２８】電圧フォロア構成の演算増幅器のＳＤＲを示
す図である。

【図２９】パイプライン型Ａ／Ｄコンバータのレイアウ
トを示す図である。

【図３０】ユニティゲイン周波数を示す図である。

【符号の説明】

１０ サンプル・ホールド回路 １１〜１３ 比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 Ｆターム(参考） 5J022 AA15 AB01 BA01 BA05 BA06 CA10 CB06 CF02 CG01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号をＡ／Ｄ変換してＮビ
   ット（Ｎは自然数）のデジタルコード信号を出力するＡ
   ／Ｄ変換装置であって、 前記アナログ入力信号をＡ／Ｄ変換してデジタル出力信
   号を出力する並列型Ａ／Ｄ変換器と、 前記デジタル出力信号をＤ／Ａ変換するＤ／Ａ変換器
   と、 前記アナログ入力信号と前記Ｄ／Ａ変換器の出力との誤
   差分増幅を行う誤差増幅回路とで構成される回路を単位
   セルとしたパイプライン型Ａ／Ｄ変換器で構成され、 初段セルのＡ／Ｄ変換器の変換ビット数Ｎ１（Ｎ１は自
   然数）と後段セルのＡ／Ｄ変換器の変換ビット数Ｎ２
   （Ｎ２は自然数）との関係がＮ１＞Ｎ２であることを特
   徴とするＡ／Ｄ変換装置。
2. 【請求項２】 アナログ入力信号をＡ／Ｄ変換してＮビ
   ット（Ｎは自然数）のデジタルコード信号を出力するＡ
   ／Ｄ変換装置であって、 パイプライン型Ａ／Ｄ変換器で構成され、初段のＡ／Ｄ
   変換器の変換ビット数Ｎ１（Ｎ１は自然数）と誤差増幅
   回路の誤差増福率Ｇとの関係がＧ＜２^N1であることを特
   徴とするＡ／Ｄ変換装置。
3. 【請求項３】 前記パイプライン型Ａ／Ｄ変換器の各セ
   ルのＡ／Ｄ変換器は、アナログ入力電圧をホールドする
   サンプル・ホールド回路と、 基準値電圧をホールドするサンプル・ホールド回路と、 比較器とで構成され、 前記アナログ入力電圧をホールドするサンプル・ホール
   ド回路にホールドされた入力電圧値と、前記基準値電圧
   をホールドするサンプル・ホールド回路にホールドされ
   た基準値電圧との合成を行い、合成した信号を比較器の
   入力信号とする回路を２^N1-1個配列して構成されること
   を特徴とする請求項１または２に記載のＡ／Ｄ変換装
   置。
4. 【請求項４】 前記サンプル・ホールド回路、前記比較
   器および前記アナログ加算器は構成部品としてシリコン
   半導体（１００）面と（１１０）面の（１１０）方向の
   ２方向にゲート形成され、絶縁膜に窒化膜およびＳＯＩ
   基板を用いたＢａｌａｎｃｅｄ ＣＭＯＳ回路を有する
   ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
5. 【請求項５】 前記パイプライン型Ａ／Ｄ変換器の各セ
   ルのＡ／Ｄ変換器は、各セルのＡ／Ｄ変換器のデジタル
   出力からアナログ入力信号に対応したデジタルコードを
   決定するための誤差修正を行う手段を有する加算器を備
   えることを特徴とする請求項１〜４の何れか１項に記載
   のＡ／Ｄ変換装置。