JP4965185B2 - 容量性デジタル/アナログおよびアナログ/デジタルコンバータ - Google Patents
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Description
を与える。VRDACC1と等しいコンデンサC1上に電荷が蓄積される。ここで、VRDACは抵抗部120により与えられる電圧である。
Qr=VCf=VRDACC1;
V=VRDACC1/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。上記の例では、
である。分かるように、この値は、スイッチSW1LSB、SW2LSBまたはSW3LSBをそれぞれ選択することにより、VRDAC=0、
または
にも調整可能である。倍率変更は、Cfの値をC1、C2、C3およびC4に対して調整することによって実行可能である。例えば、Cf=C1+C2+C3+C4の場合、出力は本例の0〜4Vref付近よりも0〜Vref付近の範囲となる。
を与える。VRDACC2と等しいコンデンサC2上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。VrefC1と等しいコンデンサC1上にも電荷が蓄積される。
Qr=VCf=VRDACC2+VrefC1;
V=VRDACC2/Cf+VrefC1/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1およびC2が同じ場合、V=VRDAC+Vrefである。
を与える。VRDACC3と等しいコンデンサC3上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。Vref(C1+C2)と等しいコンデンサC1およびC2上にも電荷が蓄積される。
Qr=VCf=VRDACC3+Vref(C1+C2);
V=VRDACC3/Cf+Vref(C1+C2)/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1、C2およびC3が同じ場合、V=VRDAC+2Vrefである。
を与える。VRDACC4と等しいコンデンサC4上に電荷が蓄積される。ここで、VRDACは抵抗部により与えられる電圧である。Vref(C1+C2+C3)と等しいコンデンサC1、C2およびC3上に電荷が蓄積される。
Qr=VCf=VRDACC4+Vref(C1+C2+C3);
V=VRDACC4/Cf+Vref(C1+C2+C3)/Cf
Cfの値はC1、C2、C3およびC4と等しく設定することも可能であるし、またはC1、C2、C3およびC4と等しくなく出力電圧の倍率変更に使用することが可能である。Cf、C1、C2、C3およびC4が同じ場合、V=VRDAC+3Vrefである。
Qr=VCr=VrefC1L=V(C1L+C2L+C3L+C4L);
V=VrefC1L/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
Qr=VCr=Vref(C1L+C2L)=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L)/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
Qr=VCr=Vref(C1L+C2L+C3L)=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L+C3L)/(C1L+C2L+C3L+C4L)
C1L、C2L、C3LおよびC4Lが等しいとすると、
Qr=VCr=Vref(C1L+C2L+C3L+C4L)
=V(C1L+C2L+C3L+C4L);
V=Vref(C1L+C2L+C3L+C4L)/(C1L+C2L+C3L+C4L)
(図12Dの「A」)の間のVinについての図12Bの残差増幅ステージでは、スイッチ16を開とし、コンデンサC1をフィードバック構成で接続する。コンデンサC2、C3およびC4を基準電位と接続する。真理値表を図12Dに示す。
と
(図12Dの「B」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC2をフィードバック構成で接続し、コンデンサC1をVrefと接続する。コンデンサC3およびC4を基準電位と接続する。
と
(図12Dの「C」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC3をフィードバック構成で接続し、コンデンサC1およびC2をVrefと接続する。コンデンサC4を基準電位と接続する。
とVref(図12Dの「D」)の間のVinについての残差増幅ステージでは、スイッチ16を開とし、コンデンサC4をフィードバック構成で接続し、コンデンサC1、C2およびC3をVrefと接続する。残差増幅中にフィードバックコンデンサとして別のコンデンサを用いるので、残ゲインがコンデンサの不整合を完璧に追従可能であることに留意されたい。ここで、残電圧は図16に示したようになっている。不定の中間ゲインとほぼ一定の最大残電圧がある。
Claims (7)
- 互いに直列接続されており、Xが1より大きい整数であるX個の第1の容量性デジタル/アナログコンバータであって、該X個の第1の容量性デジタル/アナログコンバータのそれぞれが、
Mが1よりも大きい整数であるM個の第1のスイッチと、
前記第1の容量性デジタル/アナログコンバータの容量部に信号を入力する信号入力部と、
前記第1の容量性デジタル/アナログコンバータの前記容量部からの信号を出力する信号出力部と、
前記M個の第1のスイッチにそれぞれ通じており、第1および第2の端部を有すると共に実質的に等しい容量値を有するM個の容量と、を備え、
第2のスイッチは、前記M個の容量の前記第1の端部を前記信号出力部に選択的に接続し、
前記M個の第1のスイッチは、前記M個の容量のうちの一つの容量の前記第2の端部を前記信号入力部に接続すると共に、前記M個の容量のうちの残余の容量の前記第2の端部を前記信号入力部に接続しない、
該第1の容量性デジタル/アナログコンバータと、
前記X個の第1の容量性デジタル/アナログコンバータのうち一つの容量性デジタル/アナログコンバータの前記信号入力部に通じる信号出力部を有する第2の容量性デジタル/アナログコンバータと、
を備える、デジタル/アナログコンバータ。 - 入力部および出力部を有する増幅器と、
前記増幅器の前記入力部および前記出力部に通じるフィードバック容量と、
を更に備え、
前記X個の第1の容量性デジタル/アナログコンバータのうち他の一つの容量性デジタル/アナログコンバータの前記M個の容量の前記第1の端部が、前記X個の第1の容量性デジタル/アナログコンバータのうち前記他の一つの容量性デジタル/アナログコンバータの第1のフェーズ中に、基準電位に通じ、
前記増幅器の前記入力部が、前記X個の容量性デジタル/アナログコンバータのうち前記他の一つの容量性デジタル/アナログコンバータの前記M個の容量の前記第1の端部に、前記X個の容量性デジタル/アナログコンバータのうち前記他の一つの容量性デジタル/アナログコンバータの第2のフェーズ中に、選択的に通じる、請求項1に記載のデジタル/アナログコンバータ。 - 前記X個の第1の容量性デジタル/アナログコンバータのうち前記他の一つの容量性デジタル/アナログコンバータの前記M個の容量の前記第2の端部が、前記X個の第1の容量性デジタル/アナログコンバータのうち前記他の一つの容量性デジタル/アナログコンバータの前記第2のフェーズ中に、前記増幅器の前記出力部に通じる、請求項2に記載のデジタル/アナログコンバータ。
- 前記第2の容量性デジタル/アナログコンバータが、Yがゼロより大きい整数であるY個の抵抗性デジタル/アナログコンバータを備える、請求項1に記載のデジタル/アナログコンバータ。
- 前記X個の第1の容量性デジタル/アナログコンバータおよび前記第2の容量性デジタル/アナログコンバータを制御するための切り換え信号を選択的に生成する制御モジュールを更に備える、請求項1に記載のデジタル/アナログコンバータ。
- 請求項1に記載のデジタル/アナログコンバータを備える、逐次近似型アナログ/デジタルコンバータ。
- 前記第2の容量性デジタル/アナログコンバータが、
入力部、および前記信号出力部に通じる出力部を有する増幅器と、
並列接続されており、第1の端部と第2の端部とを有しているM個の第2の容量であって、前記第1の端部が前記第2の容量性デジタル/アナログコンバータの第1のフェーズ中に基準電位に選択的に通じ、前記第1の端部が前記第2の容量性デジタル/アナログコンバータの第2のフェーズ中に前記増幅器の前記入力部に選択的に通じる、該M個の第2の容量と、
前記第2の容量性デジタル/アナログコンバータの前記第1のフェーズ中に前記M個の第2の容量の前記第2の端部を電圧基準および前記基準電位の一方に選択的に接続し、前記第2の容量性デジタル/アナログコンバータの前記第2のフェーズ中に前記M個の第2の容量の前記第2の端部を前記出力部に選択的に接続する、M個の第2のスイッチと、
を備える、請求項1に記載のデジタル/アナログコンバータ。
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