JP3850359B2 - Ａ／ｄ変換器、及びその制御方法 - Google Patents
Ａ／ｄ変換器、及びその制御方法 Download PDFInfo
- Publication number
- JP3850359B2 JP3850359B2 JP2002278266A JP2002278266A JP3850359B2 JP 3850359 B2 JP3850359 B2 JP 3850359B2 JP 2002278266 A JP2002278266 A JP 2002278266A JP 2002278266 A JP2002278266 A JP 2002278266A JP 3850359 B2 JP3850359 B2 JP 3850359B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pipeline
- partial
- bit number
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄ変換器、及びその制御方法に関し、特にパイプライン処理を行うＡ／Ｄ変換器において、分解能を可変とする構成を有するものに関するものである。
【０００２】
【従来の技術】
情報通信分野における信号処理のディジタル化、高速化、情報通信機器の小型化、軽量化に伴い、ディジタル信号処理のキーデバイスとなるＡ／Ｄ変換器においても、高速化、低消費電力化が要求されている。近年ではこの要求を解決するためにＡ／Ｄ変換器の構成法として、パイプラインＡ／Ｄ変換器が用いられることが多い。最初に、従来のパイプラインＡ／Ｄ変換器の構成および動作について説明する。
【０００３】
図１７は、１．５ビット出力のパイプラインステージを３つ、最終段に２ビット出力のパイプラインステージを１つ用いた、一般的な５ビット出力のパイプラインＡ／Ｄ変換器の構成図を示している（例えば、特許文献１、特許文献２、及び非特許文献１参照）。
【０００４】
パイプラインＡ／Ｄ変換器は、入力としてアナログ入力信号１が与えられ、ディジタル出力信号２を出力するものである。部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が、第１のパイプラインステージ３に接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が、第２のパイプラインステージ４に接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が、第３のパイプラインステージ５に接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が、第４のパイプラインステージ６に接続されており、一方、それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４が符号化回路７に接続されている。なお、前記アナログ入力信号１は、サンプリング／ホールド回路（図示せず）を経由した後に、前記第１のパイプラインステージ３に接続されるように構成されていることもある。以上が、パイプラインＡ／Ｄ変換器の構成である。
【０００５】
次に、パイプラインＡ／Ｄ変換器がアナログ電圧値をディジタル値に変換する動作について説明する。前記部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が、前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する前記部分ディジタル値Ｍ１Ｌ１、および前記部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。
【０００６】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである前記部分ディジタル値Ｍ２Ｌ２、および前記部分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回路７、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである前記部分ディジタル値Ｍ３Ｌ３、および前記部分アナログ電圧値Ｐ３を出力し、それぞれ前記符号化回路７、および前記第４のパイプラインステージ６に入力され、さらに、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり最下位ビットを構成する前記部分ディジタル値Ｍ４Ｌ４を出力し、これが前記符号化回路７に入力される。
【０００７】
前記部分ディジタル値Ｌ１と、前記部分ディジタル値Ｍ２、前記部分ディジタル値Ｌ２と、前記部分ディジタル値Ｍ３、前記部分ディジタル値Ｌ３と、前記部分ディジタル値Ｍ４は、変換処理の信頼性を向上させるために、それぞれオーバーラップ部分（ここでは０．５ビット）を持っており、前記符号化回路７において符号化されることにより、結果として２進コードである５ビットの分解能をもつ前記ディジタル出力信号２を出力する。
【０００８】
以上が、パイプラインＡ／Ｄ変換器の動作である。
次に、前記パイプラインＡ／Ｄ変換器を構成している一般的なパイプラインステージの構成および動作について詳細に説明する。
以下、第ｉ（１〜４）のパイプラインステージについて、その構成を説明する。
【０００９】
図１８は図１７の１〜３番目に設けられた第１〜第３のパイプラインステージ３〜５の詳細な構成図を示している。第１〜第３のパイプラインステージ３〜５は、入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。前記第１の部分アナログ電圧値８が第１のオフセット付加器１１に接続され、前記第１のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２に接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３に接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４に接続され、前記第２のオフセット付加器１４の出力と前記第１の部分アナログ電圧値８とが減算器１５に接続され、該減算器１５の出力が演算増幅器１６に接続され、該演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となり、前記部分Ａ／Ｄ変換器１２の出力が前記部分ディジタル値９となる。
【００１０】
一方、図１９は図１７で示した第４のパイプラインステージ６の詳細な構成図を示している。第４のパイプラインステージ６は、入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記第１の部分アナログ電圧値８が部分Ａ／Ｄ変換器１２に接続されている。該部分Ａ／Ｄ変換器１２の出力が前記部分ディジタル値９となる。以上が、前記パイプラインステージの構成である。
【００１１】
以下、第ｉ（１〜４）のパイプラインステージについてその動作を説明する。１〜３番目に設けられた前記第１〜第３のパイプラインステージ３〜５は、入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって、第１のオフセット電圧値１７として、−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０］を出力する。また、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって第２のオフセット電圧値１８として、＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に、前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し、前記第２の部分アナログ電圧値１０であるＰｉを得る。以上が、前記第１〜第３のパイプラインステージ３〜５の動作である。
【００１２】
図２０は第ｉ（１〜３）番目に設けられた前記第１〜第３のパイプラインステージ３〜５の入力である前記第１の部分アナログ電圧値Ｐｉ−１に対する、前記第１〜第３のパイプラインステージ３〜５の出力である前記部分ディジタル値ＭｉＬｉ、および前記第２の部分アナログ電圧値Ｐｉの関係を示したものである。ここで、前記第１および第２の部分アナログ電圧値の基準レベルは、ＧＮＤレベルとしているが、前記第１および第２の部分アナログ電圧値の基準レベルは任意に設定することができる。なお、図中のＦＳは、前記第１〜第３のパイプラインステージ３〜５のフルスケール電圧値を示したものである。
【００１３】
一方、４番目に設けられた前記第４のパイプラインステージ６は、入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。以上が、前記第４のパイプラインステージ６の動作である。
【００１４】
図２１は第ｉ（４）番目に設けられた前記第４のパイプラインステージ６の入力である前記第１の部分アナログ電圧値Ｐｉ−１に対する前記第４のパイプラインステージ６の出力である、前記部分ディジタル値ＭｉＬｉの関係を示したものである。ここで、前記第１の部分アナログ電圧値の基準レベルはＧＮＤレベルとしているが、前記第１〜第３のパイプラインステージ３〜５と同様に、第１の部分アナログ電圧値の基準レベルは任意に設定することができる。なお、図中のＦＳは前記第４のパイプラインステージ６のフルスケール電圧値を示したものである。以上が、パイプラインステージの動作である。
【００１５】
次に、前記パイプラインＡ／Ｄ変換器を構成している一般的な符号化回路の構成および動作について詳しく説明する。
図２２は符号化回路７の構成図を示している。前記符号化回路７は前記第１〜第３のパイプラインステージ３〜５の出力である１．５ビットの２進コードで構成される前記部分ディジタル値Ｍ１Ｌ１〜Ｍ３Ｌ３、および前記第４のパイプラインステージ６の出力である２ビットの２進コードで構成される前記部分ディジタル値Ｍ４Ｌ４を入力として、前記ディジタル出力信号２（Ｄ４〜Ｄ０）を出力する。
【００１６】
前記部分ディジタル値Ｍ１は、半加算器１９の入力端子であるＡ１端子に接続され、前記部分ディジタル値Ｌ１は、全加算器２０の入力端子であるＡ２端子に接続され、前記部分ディジタル値Ｍ２は、前記全加算器２０の入力端子であるＢ２端子に接続され、前記部分ディジタル値Ｌ２は、全加算器２１の入力端子であるＡ３端子に接続され、前記部分ディジタル値Ｍ３は、前記全加算器２１の入力端子であるＢ３端子に接続され、前記部分ディジタル値Ｌ３は、半加算器２２の入力端子であるＡ４端子に接続され、前記部分ディジタル値Ｍ４は、前記半加算器２２の入力端子であるＢ４端子に接続され、前記部分ディジタル値Ｌ４は、前記ディジタル出力信号２の最下位ビットである、Ｄ０となる。
【００１７】
前記半加算器２２の加算結果であるＳ４は、前記ディジタル出力信号２の２ビット目であるＤ１となる。前記半加算器２２のキャリー信号であるＣｏ４は、前記全加算器２１のキャリー信号入力端子であるＣｉ３に接続される。前記全加算器２１の加算結果であるＳ３は、前記ディジタル出力信号２の３ビット目であるＤ２となる。前記全加算器２１のキャリー信号であるＣｏ３は前記全加算器２０のキャリー信号入力端子であるＣｉ２に接続される。前記全加算器２０の加算結果であるＳ２は、前記ディジタル出力信号２の４ビット目であるＤ３となる。前記全加算器２０のキャリー信号であるＣｏ２は前記半加算器１９の入力端子であるＢ１に接続される。前記半加算器１９の加算結果であるＳ１は、前記ディジタル出力信号２の最上位ビットであるＤ４となる。
【００１８】
なお、半加算器および全加算器の入力端子であるＡ１〜Ａ４端子およびＢ１〜Ｂ４端子は置き換え可能であり、必ずしも前記の接続を必要とするものではない。また、本例においては半加算器および全加算器で構成される場合を示したが、他の論理回路でも構成が可能である。以上が符号化回路の構成である。
【００１９】
次に符号化回路７の動作について説明する。前記符号化回路７は、前記部分ディジタル値Ｌ４をディジタル出力信号２の最下位ビットであるＤ０として出力する。また、前記部分ディジタル値Ｍ４と前記部分ディジタル値Ｌ３とを前記半加算器２２で加算した結果をディジタル出力信号２の２ビット目であるＤ１として出力する。この時、桁上げが生じた場合、前記全加算器２１にキャリー信号を伝える。また、前記部分ディジタル値Ｍ３と前記部分ディジタル値Ｌ２と前記半加算器２２のキャリー信号とを前記全加算器２１で加算した結果をディジタル出力信号２の３ビット目であるＤ２として出力する。この時、桁上げが生じた場合、前記全加算器２０にキャリー信号を伝える。また、前記部分ディジタル値Ｍ２と前記部分ディジタル値Ｌ１と、前記全加算器２１のキャリー信号とを前記全加算器２０で加算した結果をディジタル出力信号２の４ビット目であるＤ３として出力する。この時、桁上げが生じた場合、前記半加算器１９にキャリー信号を伝える。また、前記部分ディジタル値Ｍ１と、前記全加算器２０のキャリー信号とを前記半加算器１９で加算した結果をディジタル出力信号２の最上位ビットであるＤ４として出力する。以上が、符号化回路の動作である。
【００２０】
【特許文献１】
特開平６−８５６７２号公報
【特許文献２】
特開平１０−１７３５２８号公報
【非特許文献１】
「CMOS DATA CONVERTERS FOR COMMUNICATIONS」by
Mikael Gustavsson,J.Jacob Wikner,Nianxiong Nick Tan KLUWER
ACADEMIC PUBLISHERS(ISBN-0-7923-7780-X)
【００２１】
【発明が解決しようとする課題】
従来のＡ／Ｄ変換器は以上のように構成されており、例えば、携帯電話等の移動体通信機器は電池等で駆動されるため、ディジタル通信用の通信品質を向上させるための回路などの内部に使用されているＡ／Ｄ変換器は、移動体通信機器の小型化・軽量化および電池等の長時間駆動化のために低消費電力化が要求されている。一方、移動体通信機器が情報を受信する際、建築物等の障害物の影響および基地局から移動体通信機器までの通信距離変化の影響等により、受信する電波の強度が異なるため、移動体通信機器を使用する場所による電波の強度変化に応じてＡ／Ｄ変換器に要求される分解能が変化する。
【００２２】
以上に示した従来のパイプラインＡ／Ｄ変換器は、移動体通信システムが要求する分解能が変化するという場合においても、ディジタル出力のビット数は変化することがなく、全てのパイプラインステージが動作しており、これがＡ／Ｄ変換器の低消費電力化を阻害する原因の１つとなっていた。
【００２３】
一方、このような問題に対して、例えば、特許出願公開番号「特開平６−８５６７２号」に示されるように、与えられる要求信号に応じて、下位ビット決定用のＡ／Ｄ変換器の動作を止めることにより、出力されるディジタル値の分解能を変化させるパイプラインＡ／Ｄ変換器が提案されている。
【００２４】
ところが、上述したように、現在、極めて一般的に使用されているパイプラインＡ／Ｄ変換器の構成においては、各パイプラインステージのディジタル出力は上位のビットを構成するパイプラインステージのディジタル出力とオーバーラップを有するため、下位のビットが決定されるまでは、上位のビットを決定することができない。例えば、図２６（ａ）に示されるように、［Ｍ１Ｌ１、Ｍ２Ｌ２、Ｍ３Ｌ３］が［０１、０１、０１］の場合には演算結果は［０１１１］を出力することとなるが、図２６（ｂ）に示すように、［Ｍ１Ｌ１、Ｍ２Ｌ２、Ｍ３Ｌ３］が［０１、０１、１０］の場合には本来［１０００］となるべき演算結果が、パイプラインステージ５を停止することで、［Ｍ３Ｌ３］が不明となり、［０１１］と演算されてしまうことになる。このように、最上位ビットの出力が最下位ビットの出力によって決定されることもあるため、単に下位決定用のＡ／Ｄ変換器の動作を停止させたとすると、要求された分解能を実現するにいたらないばかりか、Ａ／Ｄ変換器の出力に破綻が生じる可能性がある。
【００２５】
本発明は上記のような問題点に鑑みなされたもので、システムが要求するＡ／Ｄ変換器の分解能が変化した場合に、要求された分解能を実現するために必要なパイプラインステージのみを動作させ、要求された分解能を実現するために不要なパイプラインステージの動作を停止させることにより、低消費電力動作が可能なパイプラインＡ／Ｄ変換器、及びその制御方法を実現することを目的とするとともに、要求された分解能を実現するために不要なパイプラインステージの動作を停止させた時に生じるＡ／Ｄ変換器の出力破綻を防ぐことのできるＡ／Ｄ変換器、及びその制御方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかるＡ／Ｄ変換器は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値として出力する補正用Ａ／Ｄ変換器と、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用Ａ／Ｄ変換器が出力する前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換回路と、から構成されている、ことを特徴とするものである。
【００２８】
また、本発明（請求項２）にかかるＡ／Ｄ変換器は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択手段と、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換回路と、から構成されている、ことを特徴とするものである。
【００２９】
また、本発明（請求項３）にかかるＡ／Ｄ変換器の制御方法は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値とする補正用Ａ／Ｄ変換ステップと、前記補正回路が、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換ステップと、を含む、ことを特徴とするものである。
また、本発明（請求項４）に係るＡ／Ｄ変換器の制御方法は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択ステップと、前記補正回路が、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換ステップと、を含む、ことを特徴とするものである。
【００３０】
【発明の実施の形態】
以下、本発明のＡ／Ｄ変換器の具体的な実施の形態について述べる。
（実施の形態１）
図１は、本発明の実施の形態１にかかるパイプラインＡ／Ｄ変換器であり、ディジタル出力信号の分解能を１〜５ビットの間で変化させることが可能なパイプラインＡ／Ｄ変換器の構成を示している。本実施の形態１であるパイプラインＡ／Ｄ変換器は、入力としてアナログ入力信号１が与えられディジタル出力信号２を出力するように構成されている。すなわち、部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が第１のパイプラインステージ３の入力として接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が、第２のパイプラインステージ４の入力として接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が、第３のパイプラインステージ５の入力として接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が、第４のパイプラインステージ６の入力として接続されている。
【００３１】
それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は、補正用符号変換回路２３に接続され、該補正用符号変換回路２３の出力は符号化回路７に接続されている。一方、ビット数制御信号２４がビット数制御回路２５に接続され、前記ビット数制御回路２５の出力であるビット数選択信号２６が前記第１〜第４のパイプラインステージ３〜６と、補正用Ａ／Ｄ変換器２７と、前記補正用符号変換回路２３と、に接続されている。また、前記部分アナログ電圧値Ｐ０〜Ｐ３は、前記補正用Ａ／Ｄ変換器２７に接続され、該補正用Ａ／Ｄ変換器２７の出力であるＣｏｕｔで示される補正用部分ディジタル値２８は、前記補正用符号変換回路２３に接続されている。以上が本発明の実施の形態１であるパイプラインＡ／Ｄ変換器の構成である。
【００３２】
次に本実施の形態1であるパイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。５ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より、前記第１〜第４のパイプラインステージ３〜６が動作するように、また、前記補正用Ａ／Ｄ変換器２７が停止するように前記ビット数選択信号２６が出力される。
【００３３】
停止した前記補正用Ａ／Ｄ変換器２７は、前記補正用部分ディジタル値Ｃｏｕｔとして［０］もしくは［１］の任意を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３および前記第２のパイプラインステージ４に入力される。
【００３４】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記補正用符号変換回路２３、および前記第４のパイプラインステージ６に入力され、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最下位ビットを構成する部分ディジタル値Ｍ４Ｌ４を出力し、これが前記補正用符号変換回路２３に入力される。
【００３５】
５ビットの分解能をもつディジタル出力信号を出力する際には、前記第１〜第４のパイプラインステージ３〜６の出力である前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４に対して補正を必要としないため、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４をそのまま前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである５ビットの分解能をもつディジタル出力信号２を出力する。以上により、パイプラインＡ／Ｄ変換器は、５ビットの分解能をもつディジタル出力信号を出力することになる。
【００３６】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が４ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。４ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より前記第１〜第３のパイプラインステージ３〜５が動作するように、また、前記第４のパイプラインステージ６が停止するように、かつ、前記補正用Ａ／Ｄ変換器２７が動作するように前記ビット数選択信号２６が出力される。
【００３７】
停止した前記第４のパイプラインステージ６は、前記部分ディジタル値Ｍ４Ｍ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記第２のパイプラインステージ４に入力される。同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記補正用符号変換回路２３、および前記補正用Ａ／Ｄ変換器２７に入力される。
【００３８】
前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って、前記部分アナログ電圧値Ｐ３を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ３に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。
【００３９】
４ビットの分解能をもつディジタル出力信号を出力する際には、前記第４のパイプラインステージ６の出力である前記部分ディジタル値Ｍ４に対して、前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである４ビットの分解能をもつディジタル出力信号２を出力することができる。以上により、本パイプラインＡ／Ｄ変換器は、４ビットの分解能をもつディジタル出力信号を出力することになる。
【００４０】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。３ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より前記第１〜第２のパイプラインステージ３〜４が動作し、前記第３〜第４のパイプラインステージ５〜６が停止するように、また、前記補正用Ａ／Ｄ変換器２７が動作するように、前記ビット数選択信号２６が出力される。
【００４１】
停止した前記第３〜第４のパイプラインステージ５〜６は、前記部分ディジタル値Ｍ３Ｍ３〜Ｍ４Ｍ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記第２のパイプラインステージ４に入力される。同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３、および前記補正用Ａ／Ｄ変換器２７に入力される。
【００４２】
前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って前記部分アナログ電圧値Ｐ２を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ２に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。３ビットの分解能を持つディジタル出力信号を出力する際には、前記第３のパイプラインステージ５の出力である前記部分ディジタル値Ｍ３に対して、前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである３ビットの分解能をもつディジタル出力信号２を出力する。以上により、本パイプラインＡ／Ｄ変換器は、３ビットの分解能をもつディジタル出力信号を出力することになる。
【００４３】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。２ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より、前記第１のパイプラインステージ３が動作するように、かつ、前記第２〜第４のパイプラインステージ４〜６が停止するように、また、前記補正用Ａ／Ｄ変換器２７が動作するように、前記ビット数選択信号２６が出力される。
【００４４】
停止した前記第２〜第４のパイプラインステージ４〜６は、前記部分ディジタル値Ｍ２Ｍ２〜Ｍ４Ｍ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記補正用Ａ／Ｄ変換器２７に入力される。
【００４５】
前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って前記部分アナログ電圧値Ｐ１を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ１に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。２ビットの分解能を持つディジタル出力信号を出力する際には、前記第２のパイプラインステージ４の出力である前記部分ディジタル値Ｍ２に対して前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである２ビットの分解能をもつディジタル出力信号２を出力する。以上により、本パイプラインＡ／Ｄ変換器は、２ビットの分解能をもつディジタル出力信号を出力することになる。
【００４６】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が１ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。１ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より前記第１〜第４のパイプラインステージ３〜６が停止するように、また、前記補正用Ａ／Ｄ変換器２７が動作するように、前記ビット数選択信号２６が出力される。
【００４７】
停止した前記第１〜第４のパイプラインステージ３〜６は、前記部分ディジタル値Ｍ１Ｍ１〜Ｍ４Ｍ４として［００］を出力することとする。前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って前記部分アナログ電圧値Ｐ０を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ０に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。１ビットの分解能を持つディジタル出力信号を出力する際には、前記第１のパイプラインステージ３の出力である前記部分ディジタル値Ｍ１に対して前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである１ビットの分解能をもつディジタル出力信号２を出力する。以上により本パイプラインＡ／Ｄ変換器は、１ビットの分解能をもつディジタル出力信号を出力することになる。
【００４８】
図２は上記実施の形態１のパイプラインＡ／Ｄ変換器に用いられるビット数制御回路の詳細な構成を示している。前記ビット数制御信号２４のうち、ビット数制御信号Ａ０が、第１の否定論理回路と、第１、第３、第５の否定論理和回路の１入力端子とに接続され、前記ビット数制御信号２４のうちビット数制御信号Ａ１が、第２の否定論理回路と、第１、第２、第５の否定論理和回路の一入力端子とに接続され、前記ビット数制御信号２４のうちビット数制御信号Ａ２が、第３の否定論理回路と、第１、第２、第３、第４の否定論理和回路の一入力端子とに接続されている。また、前記第１の否定論理回路の出力が、第２、第４の否定論理和回路の一入力端子とに接続され、第２の否定論理回路の出力が、第３、第４の否定論理和回路の一入力端子とに接続され、第３の否定論理回路の出力が、第５の否定論理和回路の一入力端子に接続され、第１の否定論理和回路の出力がB１で示されるビット選択信号２６として出力され、第２の否定論理和回路の出力がB２で示されるビット選択信号２６として出力され、第３の否定論理和回路の出力がB３で示されるビット選択信号２６として出力され、第４の否定論理和回路の出力がB４で示されるビット選択信号２６として出力され、第５の否定論理和回路の出力がB５で示されるビット選択信号２６として出力されるように構成されている。
【００４９】
次に上記ビット数制御回路２５の動作について説明する。前記ビット数制御信号Ａ２〜Ａ０に［０００］が入力されると、前記第１の否定論理和回路の出力のみが１レベルとなり、前記第２〜第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［００００１］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［００１］が入力されると、前記第２の否定論理和回路の出力のみが１レベルとなり、前記第１および第３〜第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［０００１０］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［０１０］が入力されると、前記第３の否定論理和回路の出力のみが１レベルとなり、前記第１〜第２および第４〜第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［００１００］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［０１１］が入力されると、前記第４の否定論理和回路の出力のみが１レベルとなり、前記第１〜第３および第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［０１０００］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［１００］が入力されると、前記第５の否定論理和回路の出力のみが１レベルとなり、前記第１〜４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［１００００］が出力される。
【００５０】
前記ビット数選択信号Ｂ５が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、本実施の形態１であるパイプラインＡ／Ｄ変換器は、５ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、４ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、３ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、２ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ１が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、１ビット精度の分解能をもつＡ／Ｄ変換器として働く。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５の動作である。
【００５１】
なお、図２における前記ビット数制御回路２５では、否定論理回路および否定論理和回路を用いた場合の構成について述べたが、他の論理回路を用いても同様の効果が得られることは明らかである。
また、図２における構成では、前記ビット数制御信号Ａ２〜Ａ０の論理状態が［０００］,［００１］,［０１０］,［０１１］,［１００］のときに、前記ビット数選択信号Ｂ５〜Ｂ１が、それぞれ［００００１］,［０００１０］,［００１００］,［０１０００］,［１００００］と出力されるものとして述べたが、同等の効果が得られるように、前記ビット数選択信号Ｂ５〜Ｂ１が、前記ビット数制御信号Ａ２〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数制御信号Ａ２〜Ａ０の論理状態は任意に選択することが可能であることは言うまでもない。
【００５２】
さらに、図２における構成では、前記ビット数選択信号Ｂ５〜Ｂ１のうち１つの選択信号のみが１レベル、他の４つの選択信号が０レベルとして出力されると述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ５〜Ｂ１が前記ビット数制御信号Ａ２〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数選択信号Ｂ５〜Ｂ１のうち１つの選択信号のみが０レベル、他の４つの選択信号が１レベルとして出力する、あるいは、前記ビット数選択信号Ｂ５〜Ｂ１は任意の論理状態を出力するとしても同等の効果を得ることが可能であることは言うまでもない。
【００５３】
以下、上述した第ｉ（１〜４）のパイプラインステージについてその構成を詳細に説明する。図３は、本実施の形態１で示したパイプラインＡ／Ｄ変換器に用いられる第１〜第３のパイプラインステージ３〜５の構成図を示している。この第１〜第３のパイプラインステージ３〜５は入力として、Ｐｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９、およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。また、入力として上記図２で説明したビット数制御回路２５によって出力されたビット数選択信号Ｂ１〜Ｂｉが与えられ、これに従って、各パイプラインステージが、一連のパイプライン動作を行うか、一連のパイプライン動作を停止させるか、が決定される。
【００５４】
前記第1の部分アナログ電圧値８が第1のオフセット付加器１１の入力として接続され、前記第1のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力として接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４の入力として接続され、前記第２のオフセット付加器１４の出力と前記第１の部分アナログ電圧値８とが減算器１５の入力として接続され、前記減算器１５の出力が演算増幅器１６の入力として接続され、前記演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となる。
【００５５】
前記第１のパイプラインステージ３においては、前記ビット数選択信号Ｂ１のみが、また前記第３のパイプラインステージ５においては、前記ビット数選択信号Ｂ１〜Ｂ３が、つまり前記ビット数選択信号Ｂ１〜Ｂｉが各パイプラインステージの論理和回路２６に接続され、前記論理和回路２６の出力であるＩｉが前記第1のオフセット付加器１１，前記部分Ａ／Ｄ変換器１２，前記部分Ｄ／Ａ変換器１３，前記第２のオフセット付加器１４，前記減算器１５，前記演算増幅器１６とに接続される。
【００５６】
一方、図４は最終段のステージである第４のパイプラインステージ６の構成図を示している。第４のパイプラインステージ６は、その入力として、Ｐｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記第1の部分アナログ電圧値８が部分Ａ／Ｄ変換器１２の入力として接続されている。前記ビット数選択信号Ｂ１〜Ｂ４が論理和回路２６に入力され、前記論理和回路２６の出力であるＩｉが前記部分Ａ／Ｄ変換器１２に接続される。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられる各パイプラインステージの構成である。
【００５７】
以下、前記第ｉ（１〜４）のパイプラインステージについて、その動作を説明する。
前記第１〜第３のパイプラインステージ３〜５は、入力される前記ビット数選択信号Ｂ１〜Ｂｉのうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器が（ｉ＋１）ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路２６より出力されるＩｉは０レベルになる。このとき、通常通り、全パイプラインステージが動作する一連のパイプライン動作を行う。入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって第1のオフセット電圧値１７として、−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０］を出力する。
【００５８】
そしてさらに、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって第２のオフセット電圧値１８として、＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し前記第２の部分アナログ電圧値１０であるＰｉを、出力する。
【００５９】
一方、入力される前記ビット数選択信号Ｂ１〜Ｂｉのうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器がｉビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは、１レベルになる。このとき、前記第1のオフセット付加器１１、前記部分Ａ／Ｄ変換器１２、前記部分Ｄ／Ａ変換器１３、前記第２のオフセット付加器１４、前記減算器１５、及び前記演算増幅器１６は、その動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。
【００６０】
また、前記第４のパイプラインステージ６は、入力される前記ビット数選択信号Ｂ１〜Ｂ４のうち全てが０レベル、つまり、パイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合と同様、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、該第４のパイプラインステージ６は、通常通り一連のパイプライン動作を行う。即ち、入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【００６１】
一方、入力される前記ビット数選択信号Ｂ１〜Ｂ４のうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは１レベルになる。このとき、前記部分Ａ／Ｄ変換器１２はその動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられるパイプラインステージの動作である。
【００６２】
図５は、パイプラインＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の詳細な構成図を示している。補正用Ａ／Ｄ変換器２７は、入力として各パイプラインステージの部分アナログ電圧値であるＰ０〜Ｐ３を与え、ビット数選択信号Ｂ５〜Ｂ１に従って前記部分アナログ電圧値であるＰ０〜Ｐ３のうち１つを選択し、電圧比較を行い、この結果、補正用部分ディジタル値２８を出力する構成となっている。
【００６３】
すなわち、入力として与えられる各パイプラインステージの前記部分アナログ電圧値Ｐ０〜Ｐ３が、それぞれスイッチＳＷ１〜ＳＷ４を介して電圧比較器２９の入力電圧端子であるＶｉｎ端子に接続され、前記電圧比較器２９の参照電圧端子であるＶｒｅｆ端子はＧＮＤレベルに接続され、前記電圧比較器２９の電圧比較結果であるＣ端子出力はＣｏｕｔとして示される前記補正用部分ディジタル値２８として出力される。
【００６４】
前記ビット数選択信号２６のうちＢ１〜Ｂ４は、それぞれ前記スイッチＳＷ１〜ＳＷ４に接続され、各スイッチのオン状態およびオフ状態を決定する。また、前記ビット数選択信号２６のうちＢ５は、前記電圧比較器２９のパワーオフ端子であるＰＤ端子に接続される。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の構成である。
【００６５】
次に上記補正用Ａ／Ｄ変換器２７の動作について図２３を参照しつつ、詳細に説明する。前記補正用Ａ／Ｄ変換器２７に入力される前記ビット数選択信号Ｂ１〜Ｂ５は、うち１つが１レベル、その他は０レベルである。前記ビット数選択信号Ｂ５が1レベル、その他の前記ビット数選択信号Ｂ１〜Ｂ４が０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ａ）参照）、前記電圧比較器２９は停止する。この時、前記電圧比較器２９である前記補正用部分ディジタル値Ｃｏｕｔは０レベル、もしくは１レベルの任意を出力するとする。
【００６６】
次に前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｂ）参照）、前記スイッチＳＷ４がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ４を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ３と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、その比較結果として１ビット出力に相当する２進コードを前記補正用部分ディジタル値Ｃｏｕｔとして出力する。以下同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベル、つまり３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｃ）参照）、前記スイッチＳＷ３がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ３を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ２と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベル、つまり２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｄ）参照）、前記スイッチＳＷ２がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ２を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ１と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、前記ビット数選択信号Ｂ１が１レベル、その他の前記ビット数選択信号が０レベル、つまり１ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｅ）参照）、前記スイッチＳＷ１がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ１を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ０と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、比較結果として１ビット出力に相当する２進コードを前記補正用部分ディジタル値Ｃｏｕｔとして出力する。
【００６７】
以上が、本実施の形態１であるパイプラインＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の動作である。
なお、本実施の形態では図５において、スイッチを用いて前記部分アナログ電圧値Ｐ０〜Ｐ３を選択すると述べたが、電圧値を選択する回路であれば他回路でも構成が可能である。
【００６８】
また、本実施の形態では、図５の電圧比較器において、ＧＮＤレベルとの比較を行うと述べたが、前記部分アナログ電圧値Ｐ０〜Ｐ３の基準レベルは任意に設定することができるため、ＧＮＤレベルとの比較に限定するものではなく、前記部分アナログ電圧値Ｐ０〜Ｐ３の基準レベルとの比較を行う構成であればよい。
【００６９】
図６は、パイプラインＡ／Ｄ変換器に用いられる補正用符号変換回路２３と前記符号化回路７の詳細な構成図を示している。補正用符号変換回路２３は、前記第１〜第４のパイプラインステージ３〜６それぞれが出力する前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４と、前記補正用Ａ／Ｄ変換器２７によって出力される前記補正用部分ディジタル値Ｃｏｕｔと、前記ビット数選択信号Ｂ１〜Ｂ４（２６）とが与えられ、前記ビット数選択信号Ｂ１〜Ｂ４に従って、前記補正用部分ディジタル値Ｃｏｕｔを用いて前記部分ディジタル値の上位ビットであるＭ１〜Ｍ４を補正した部分ディジタル値ｍ１〜ｍ４を出力する。スイッチＳＷ１１〜ＳＷ４１の一端は、それぞれスイッチＳＷ１２〜ＳＷ４２の一端に接続されており、接続された側のスイッチの一端はそれぞれ部分ディジタル値ｍ１〜ｍ４として出力され、前記符号化回路７に接続される。
【００７０】
前記部分ディジタル値Ｍ１〜Ｍ４は、それぞれ前記スイッチＳＷ１２〜ＳＷ４２と接続されていない側の前記スイッチＳＷ１１〜ＳＷ４１に接続される。一方、前記部分ディジタル値Ｌ１〜Ｌ４は、補正用符号変換回路２３を介さずに、そのまま前記符号化回路７に接続される。前記補正用部分ディジタル値Ｃｏｕｔは前記スイッチＳＷ１１〜ＳＷ４１と接続されていない側のスイッチＳＷ１２〜ＳＷ４２に接続される。前記ビット数選択信号Ｂ１〜Ｂ４（２６）は、それぞれ前記スイッチＳＷ１１〜ＳＷ４１とそれぞれ前記スイッチＳＷ１２〜ＳＷ４２とに接続され、各スイッチのオン状態およびオフ状態を決定する。
【００７１】
次に、前記補正用符号変換回路２３の動作について説明する。前記補正用符号変換回路２３に入力される前記ビット数選択信号Ｂ１〜Ｂ４（２６）は、全てが０レベルもしくは、うち１つが１レベルで、その他は０レベルである。前記ビット数選択信号Ｂ１〜Ｂ４全てが０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１〜ＳＷ４１がオン状態、前記スイッチＳＷ１２〜ＳＷ４２がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ４はそれぞれ前記スイッチＳＷ１１〜ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ１〜Ｍ４は補正されずに前記符号化回路７に入力される。
【００７２】
また、前記ビット数選択信号Ｂ４が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１〜ＳＷ３１、ＳＷ４２がオン状態、前記スイッチＳＷ１２〜ＳＷ３２、ＳＷ４１がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ３、および前記補正用部分ディジタル値Ｃｏｕｔはそれぞれ前記スイッチＳＷ１１〜ＳＷ３１、ＳＷ４２を介して出力され、前記部分ディジタル値Ｍ４に対して補正が加えられ、前記符号化回路７に入力される。
【００７３】
同様に、前記ビット数選択信号Ｂ３が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１〜ＳＷ２１、ＳＷ３２、ＳＷ４１がオン状態、前記スイッチＳＷ１２〜ＳＷ２２、ＳＷ３１、ＳＷ４２がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ２と前記補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ４とは、それぞれ前記スイッチＳＷ１１〜ＳＷ２１、ＳＷ３２、ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ３に対して補正が加えられ、前記符号化回路７に入力される。
【００７４】
同様に、前記ビット数選択信号Ｂ２が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１、ＳＷ２２、ＳＷ３１〜ＳＷ４１がオン状態、前記スイッチＳＷ１２、ＳＷ２１、ＳＷ３２〜ＳＷ４２がオフ状態となり、前記部分ディジタル値Ｍ１と前記補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ３〜Ｍ４とは、それぞれ前記スイッチＳＷ１１、ＳＷ２２、ＳＷ３１〜ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ２に対して補正が加えられ、前記符号化回路７に入力される。
【００７５】
さらに、同様に、前記ビット数選択信号Ｂ１が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が１ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１２、ＳＷ２１〜ＳＷ４１がオン状態、前記スイッチＳＷ１１、ＳＷ２２〜ＳＷ４２がオフ状態となり、前記補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ２〜Ｍ４とは、それぞれ前記スイッチＳＷ１２、ＳＷ２１〜ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ１に対して補正が加えられ、前記符号化回路７に入力される。
【００７６】
一方、前記部分ディジタル値Ｌ１〜Ｌ４は、前記ビット数選択信号Ｂ１〜Ｂ４（２６）がいかなる場合においても、そのまま前記符号化回路７に入力される。なお、本実施の形態では、図６において、スイッチを用いて前記部分ディジタル値Ｍ１〜Ｍ４を選択する構成を例にあげて述べたが、ディジタル値を選択する回路であればスイッチを用いる以外の他の回路でも構成が可能である。
【００７７】
以上に述べたように、本実施の形態１に示したパイプラインＡ／Ｄ変換器によれば、システムが要求するディジタル出力信号の分解能が１〜５ビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を停止させることが可能であり、パイプラインＡ／Ｄ変換器の低消費電力化が可能であると同時に、上記のように出力すべきディジタル値を構成するために必要でない前記部分ディジタル値を出力する前記パイプラインステージに対して、ビット数選択信号２６によって一連のパイプライン動作を停止させた場合においても、補正用Ａ／Ｄ変換器２７によって最下位のビットを確定するための補償ビットＣｏｕｔが作成され、これが補正用符号変換回路２３によって所要のビットに加算されるので、出力すべきディジタル値の分解能を補償することが可能である。
【００７８】
なお、本実施の形態１ではディジタル出力信号の分解能が１〜５ビットに変化するパイプラインＡ／Ｄ変換器について例をあげて説明を示したが、ディジタル出力のビット数は任意の設定が可能であることは言うまでもない。
【００７９】
また、本実施の形態１では、各パイプラインステージが出力する部分ディジタル値が１．５ビットおよび２ビットの場合のＡ／Ｄ変換器についての説明を示したが、各パイプラインステージが出力する部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【００８０】
さらに、本実施の形態１では、補正用Ａ／Ｄ変換器の分解能は１ビットである場合のＡ／Ｄ変換器についての説明を示したが、前記補正用Ａ／Ｄ変換器が出力する補正用部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【００８１】
（実施の形態２）
図７は、本発明の実施の形態２であるパイプラインＡ／Ｄ変換器の構成を示すブロック図であり、図１と同一符号は同一、または相当部分を示し、ディジタル出力信号の分解能を２〜５ビットに変化させることが可能なパイプラインＡ／Ｄ変換器の構成を示している。
【００８２】
本実施の形態２のパイプラインＡ／Ｄ変換器は、入力としてアナログ入力信号１が与えられディジタル出力信号２を出力する。部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が第１のパイプラインステージ３の入力として接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が第２のパイプラインステージ４の入力として接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が第３のパイプラインステージ５の入力として接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が第４のパイプラインステージ６の入力として接続されている。
【００８３】
それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は、補正用符号変換回路２３ａに接続され、前記補正用符号変換回路２３ａの出力は符号化回路７に接続されている。一方、ビット数制御信号２４がビット数制御回路２５ａに接続され、前記ビット数制御回路２５ａの出力であるビット数選択信号２６が前記第１〜第４のパイプラインステージ３〜６と前記補正用符号変換回路２３ａに接続されている。また、Ｐ０〜Ｐ２で示される前記部分アナログ電圧値は、前記第４のパイプラインステージ６に接続されている。
【００８４】
次に図２４を参照しつつ動作について説明する。まず、パイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。５ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第１〜第４のパイプラインステージ３〜６が動作するように前記ビット数選択信号２６が出力される。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記第２のパイプラインステージ４に入力される。
【００８５】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第４のパイプラインステージ６に入力され、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最下位ビットを構成する部分ディジタル値Ｍ４Ｌ４を出力し、これが前記補正用符号変換回路２３ａに入力される。
【００８６】
５ビットの分解能を持つディジタル出力信号を出力する際には、前記第１〜第４のパイプラインステージ３〜６の出力である、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４に対して補正を必要としないため、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４をそのまま前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである５ビットの分解能をもつディジタル出力信号２を出力する（図２４（ａ）参照）。以上が、本パイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００８７】
次にパイプラインＡ／Ｄ変換器が４ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。４ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第１〜第２、第４のパイプラインステージ３〜４、６が動作するように、かつ、前記第３のパイプラインステージ５が停止するように、前記ビット数選択信号２６が出力される。停止した前記第３のパイプラインステージ５は、前記部分ディジタル値Ｍ３Ｌ３として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第２のパイプラインステージ４に入力される。
【００８８】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて、１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第４のパイプラインステージ６に入力される。前記部分アナログ電圧値Ｐ２が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ２に応じて２ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力される。
【００８９】
４ビットの分解能を持つディジタル出力信号を出力する際には、前記第３のパイプラインステージ５の出力である前記部分ディジタル値Ｍ３Ｌ３に対して、前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである４ビットの分解能をもつディジタル出力信号２を出力することができる（図２４（ｂ）参照）。以上が、本パイプラインＡ／Ｄ変換器が４ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００９０】
次にパイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。３ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第１、第４のパイプラインステージ３、６が動作するように、また、前記第２〜第３のパイプラインステージ４〜５が停止するように、前記ビット数選択信号２６が出力される。停止した前記第２〜第３のパイプラインステージ４〜５は前記部分ディジタル値Ｍ２Ｌ２〜Ｍ３Ｌ３として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第４のパイプラインステージ６に入力される。前記部分アナログ電圧値Ｐ１が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ１に応じて２ビット分の情報をもつ２進コードである部分ディジタル値Ｍ４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力される。３ビットの分解能を持つディジタル出力信号を出力する際には、前記第２のパイプラインステージ４の出力である前記部分ディジタル値Ｍ２Ｌ２に対して、前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである３ビットの分解能をもつディジタル出力信号２を出力する（図２４（ｃ）参照）。以上が、本パイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００９１】
次にパイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。２ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第４のパイプラインステージ６が動作するように、また、前記第１〜第３のパイプラインステージ３〜５が停止するように、前記ビット数選択信号２６が出力される。停止した前記第１〜第３のパイプラインステージ３〜５は、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ３Ｌ３として［００］を出力することとする。この時、前記部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１を前記第４のパイプラインステージ６に入力する。前記部分アナログ電圧値Ｐ０が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ０に応じて２ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力される。２ビットの分解能をもつディジタル出力信号を出力する際には、前記第１のパイプラインステージ３の出力である前記部分ディジタル値Ｍ１Ｌ１に対して前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである２ビットの分解能をもつディジタル出力信号２を出力する（図２４（ｄ）参照）。以上が、本パイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００９２】
図８は本実施の形態２のパイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５ａの詳細な構成を示している。前記ビット数制御信号Ａ０が、第１の否定論理回路と、第１、第３の否定論理和回路の一入力端子とに接続され、前記ビット数制御信号Ａ１が、第２の否定論理回路と、第１、第２の否定論理和回路の１入力端子とに接続され、第１の否定論理回路の出力が、第２、第４の否定論理和回路の一入力端子に接続され、第２の否定論理回路の出力が、第３、第４の否定論理和回路の一入力端子に接続されている。そして、第１の否定論理和回路の出力がB２で示されるビット選択信号２６として出力され、第２の否定論理和回路の出力がB３で示されるビット選択信号２６として出力され、第３の否定論理和回路の出力がB４で示されるビット選択信号２６として出力され、第４の否定論理和回路の出力がB５で示されるビット選択信号２６として出力される。以上が、本実施の形態２のパイプラインＡ／Ｄ変換器に用いられるビット数制御回路の構成である。
【００９３】
次に上記ビット数制御回路２５ａの詳細な動作について説明する。前記ビット数制御信号Ａ１〜Ａ０に［００］が入力されると、前記第１の否定論理和回路の出力のみが１レベルとなり、前記第２〜第４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［０００１］が出力される。そして、前記ビット数制御信号Ａ１〜Ａ０に［０１］が入力されると、前記第２の否定論理和回路の出力のみが１レベルとなり、前記第１および第３〜第４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［００１０］が出力される。また、前記ビット数制御信号Ａ１〜Ａ０に［１０］が入力されると、前記第３の否定論理和回路の出力のみが１レベルとなり、前記第１〜第２および第４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［０１００］が出力される。そして、前記ビット数制御信号Ａ１〜Ａ０に［１１］が入力されると、前記第４の否定論理和回路の出力のみが１レベルとなり、前記第１〜第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［１０００］が出力される。
【００９４】
前記ビット数選択信号Ｂ５が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、本実施の形態２のパイプラインＡ／Ｄ変換器は５ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、４ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、３ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、２ビット精度の分解能をもつＡ／Ｄ変換器として働く。
【００９５】
なお、上記図８においては、否定論理回路および否定論理和回路を用いてビット数制御回路２５ａを構成した例をあげて述べたが、他の論理回路を用いても同様の効果が得られることは明らかである。
【００９６】
また、図８においては、前記ビット数制御信号Ａ１〜Ａ０の論理状態がそれぞれ［００］［０１］［１０］［１１］のときに、前記ビット数選択信号Ｂ５〜Ｂ２が［０００１］［００１０］［０１００］［１０００］と出力されるとして述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ５〜Ｂ２が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ２を受ける回路が対応してさえいれば、前記ビット数制御信号Ａ１〜Ａ０の論理状態は任意に選択することが可能であることは言うまでもない。
【００９７】
さらに、図８においては、前記ビット数選択信号Ｂ５〜Ｂ２のうち１つの選択信号のみが１レベル、他の４つの選択信号が０レベルとして出力されると述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ５〜Ｂ２が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ２を受ける回路が対応してさえいれば、前記ビット数選択信号Ｂ５〜Ｂ２のうち１つの選択信号のみが０レベル、他の４つの選択信号が１レベルとして出力する、あるいは、前記ビット数選択信号Ｂ５〜Ｂ２は任意の論理状態を出力するとしても同等の効果を得ることが可能であることは言うまでもない。
【００９８】
以下、第ｉ（１〜４）のパイプラインステージについてその構成を詳しく説明する。図９は、本実施の形態２のパイプラインＡ／Ｄ変換器に用いられる第１〜第３のパイプラインステージ３〜５の詳細な構成図を示している。前記第１〜第３のパイプラインステージ３〜５は、その入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９、およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。また、入力としてビット数選択信号Ｂ２〜Ｂｉ＋１が与えられ、これに従って、各パイプラインステージが一連のパイプライン動作を行うか、一連のパイプライン動作が停止させるかが決定される。
【００９９】
前記第1の部分アナログ電圧値８が第1のオフセット付加器１１の入力として接続され、前記第1のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力として接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４の入力として接続され、前記第２のオフセット付加器１４の出力と、前記第１の部分アナログ電圧値８とが減算器１５の入力として接続され、前記減算器１５の出力が演算増幅器１６の入力として接続され、前記演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となる。
【０１００】
前記第１のパイプラインステージ３においては、前記ビット数選択信号Ｂ２のみが、前記第３のパイプラインステージ５においては、前記ビット数選択信号Ｂ２〜Ｂ４が、つまり前記ビット数選択信号Ｂ２〜Ｂｉ＋１が論理和回路に接続され、前記論理和回路の出力であるＩｉが前記第1のオフセット付加器１１と前記部分Ａ／Ｄ変換器１２と前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６と、に接続される。
【０１０１】
また、図１０はパイプラインＡ／Ｄ変換器に用いられる第４のパイプラインステージ６の詳細な構成図を示している。前記第４のパイプラインステージ６は、その入力として各パイプラインステージの部分アナログ電圧値であるＰ０〜Ｐ３を与え、ビット数選択信号Ｂ２〜Ｂ５に従って前記部分アナログ電圧値であるＰ０〜Ｐ３のうち１つを選択し、ＭｉＬｉとして示される部分ディジタル値９を出力する。入力として与えられる各パイプラインステージの前記部分アナログ電圧値であるＰ０〜Ｐ３がそれぞれスイッチＳＷ１〜ＳＷ４を介して部分Ａ／Ｄ変換器１２に接続され、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記ビット数選択信号Ｂ２〜Ｂ５は、それぞれ前記スイッチＳＷ１〜ＳＷ４に接続され、各スイッチのオン状態およびオフ状態を決定する。このようにして、該第４パイプラインステージ６において処理されるアナログ電圧値が、ビット数選択信号に応じて選択する選択手段Sが構成されている。
【０１０２】
以下、上記第ｉ（１〜４）のパイプラインステージの動作について詳細に説明する。前記第１〜第３のパイプラインステージ３〜５は、入力される前記ビット数選択信号Ｂ２〜Ｂｉ＋１のうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器が（ｉ＋２）ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、通常通り一連のパイプライン動作を行う。入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって第1のオフセット電圧値１７として−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０］を出力する。また、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって、第２のオフセット電圧値１８として＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し前記第２の部分アナログ電圧値１０であるＰｉを得る。
【０１０３】
また、入力される前記ビット数選択信号Ｂ２〜Ｂｉ＋１のうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器が（ｉ＋１）ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは１レベルになる。このとき、前記第1のオフセット付加器１１と前記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６とは、その動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。
【０１０４】
また、前記第４のパイプラインステージ６は、前記ビット数選択信号Ｂ５が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ４がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ４を介して接続される前記部分アナログ電圧値Ｐ３に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする2進コードである［００、０１、１０、１１］を出力する。
【０１０５】
また、前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ３がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ３を介して接続される前記部分アナログ電圧値Ｐ２に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【０１０６】
また、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ２がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ２を介して接続される前記部分アナログ電圧値Ｐ１に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【０１０７】
さらに、ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ１を介して接続される前記部分アナログ電圧値Ｐ０に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【０１０８】
図１１は、本実施の形態２のパイプラインＡ／Ｄ変換器に用いられる補正用符号変換回路２３ａと、前記符号化回路７の詳細な構成図を示している。補正用符号変換回路２３ａは前記パイプラインステージ３〜６それぞれが出力する前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４と、前記ビット数選択信号Ｂ２〜Ｂ５が与えられ、前記ビット数選択信号Ｂ２〜Ｂ５に従って、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を補正した部分ディジタル値ｍ１ｌ１〜ｍ４ｌ４を出力する。スイッチＳＷ１１１〜ＳＷ４１１の一端はそれぞれスイッチＳＷ１１２〜ＳＷ４１２の一端に接続されており、接続された側のスイッチの一端はそれぞれ部分ディジタル値ｍ１〜ｍ４として出力され、スイッチＳＷ１２１〜ＳＷ４２１の一端はそれぞれスイッチＳＷ１２２〜ＳＷ４２２の一端に接続されており、接続された側のスイッチの一端はそれぞれ部分ディジタル値ｌ１〜ｌ４として出力され、前記符号化回路７に接続される。
【０１０９】
前記部分ディジタル値Ｍ１〜Ｍ３は、それぞれ前記スイッチＳＷ１１２〜ＳＷ３１２と接続されていない側の前記スイッチＳＷ１１１〜ＳＷ３１１に接続される。前記部分ディジタル値Ｍ４は前記スイッチＳＷ４１２と接続されていない側の前記スイッチＳＷ４１１と、前記スイッチＳＷ１１１〜ＳＷ３１１と接続されていない側の前記スイッチＳＷ１１２〜ＳＷ３１２とに接続される。一方、前記部分ディジタル値Ｌ１〜Ｌ３はそれぞれ前記スイッチＳＷ１２２〜ＳＷ３２２と接続されていない側の前記スイッチＳＷ１２１〜ＳＷ３２１に接続される。前記部分ディジタル値Ｌ４は前記スイッチＳＷ４２２と接続されていない側の前記スイッチＳＷ４２１と、前記スイッチＳＷ１２１〜ＳＷ３２１と接続されていない側の前記スイッチＳＷ１２２〜ＳＷ３２２とに接続される。
【０１１０】
また、前記スイッチＳＷ４１１、ＳＷ４２１と接続されていない側の前記スイッチＳＷ４１２〜ＳＷ４２２とにＧＮＤレベルが接続される。前記ビット数選択信号Ｂ２〜Ｂ５はそれぞれ前記スイッチＳＷ１１１〜ＳＷ４１１と、前記スイッチＳＷ１１２〜ＳＷ４１２と、前記スイッチＳＷ１２１〜ＳＷ４２１と、前記スイッチＳＷ１２２〜ＳＷ４２２とに接続され、各スイッチのオン状態およびオフ状態を決定する。
【０１１１】
次に、上記パイプラインＡ／Ｄ変換器に用いられる補正用符号変換回路２３の詳細な動作について説明する。前記補正用符号変換回路２３ａに入力される前記ビット数選択信号Ｂ２〜Ｂ５は、うち１つが１レベル、その他は０レベルである。前記ビット数選択信号Ｂ５が１レベル、他の前記ビット数選択信号が０レベル、つまり、パイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１１〜ＳＷ４１１、ＳＷ１２１〜ＳＷ４２１がオン状態、前記スイッチＳＷ１１２〜ＳＷ４１２、ＳＷ１２２〜ＳＷ４２２がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ４は、それぞれ前記スイッチＳＷ１１１〜ＳＷ４１１を介して出力され、補正されずにそれぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記部分ディジタル値Ｌ１〜Ｌ４はそれぞれ前記スイッチＳＷ１２１〜ＳＷ４２１を介して出力され、補正されずにそれぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１２】
同様に、前記ビット数選択信号Ｂ４が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１１〜ＳＷ２１１、ＳＷ３１２〜ＳＷ４１２、ＳＷ１２１〜ＳＷ２２１、ＳＷ３２２〜ＳＷ４２２がオン状態、前記スイッチＳＷ１１２〜ＳＷ２１２、ＳＷ３１１〜ＳＷ４１１、ＳＷ１２２〜ＳＷ２２２、ＳＷ３２１〜ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ２、Ｍ４はそれぞれ前記スイッチＳＷ１１１〜ＳＷ２１１、ＳＷ３１２を介して出力され、０レベルが前記スイッチＳＷ４１２を介して出力され、前記部分ディジタル値Ｍ１〜Ｍ２は補正されず、前記部分ディジタル値Ｍ３は前記部分ディジタル値Ｍ４によって補正され、前記部分ディジタル値Ｍ４は０レベルに補正され、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化回路７に入力される。前記部分ディジタル値Ｌ１〜Ｌ２、Ｌ４はそれぞれ前記スイッチＳＷ１２１〜ＳＷ２２１、ＳＷ３２２を介して出力され、０レベルが前記スイッチＳＷ４２２を介して出力され、前記部分ディジタル値Ｌ１〜Ｌ２は補正されず、前記部分ディジタル値Ｌ３は前記部分ディジタル値Ｌ４によって補正され、前記部分ディジタル値Ｌ４は０レベルに補正され、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１３】
また、前記ビット数選択信号Ｂ３が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１１、ＳＷ２１２、ＳＷ３１１、ＳＷ４１２、ＳＷ１２１、ＳＷ２２２、ＳＷ３２１、ＳＷ４２２がオン状態、前記スイッチＳＷ１１２、ＳＷ２１１、ＳＷ３１２、ＳＷ４１１、ＳＷ１２２、ＳＷ２２１、ＳＷ３２２、ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ１、Ｍ４、Ｍ３は、それぞれ前記スイッチＳＷ１１１、ＳＷ２１２、ＳＷ３１１を介して出力され、０レベルが前記スイッチＳＷ４１２を介して出力され、前記部分ディジタル値Ｍ１、Ｍ３は補正されず、前記部分ディジタル値Ｍ２は前記部分ディジタル値Ｍ４によって補正され、前記部分ディジタル値Ｍ４は０レベルに補正され、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化回路７に入力される。前記部分ディジタル値Ｌ１、Ｌ４、Ｌ３はそれぞれ前記スイッチＳＷ１２１、ＳＷ２２２、ＳＷ３２１を介して出力され、０レベルが前記スイッチＳＷ４２２を介して出力され、前記部分ディジタル値Ｌ１、Ｌ３は補正されず、前記部分ディジタル値Ｌ２は前記部分ディジタル値Ｌ４によって補正され、前記部分ディジタル値Ｌ４は０レベルに補正され、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１４】
また、前記ビット数選択信号Ｂ２が１レベル、他の前記ビット数選択信号が０レベル、つまり、パイプラインＡ／Ｄ変換器が２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１２、ＳＷ２１１〜ＳＷ３１１、ＳＷ４１２、ＳＷ１２２、ＳＷ２２１〜ＳＷ３２１、ＳＷ４２２がオン状態、前記スイッチＳＷ１１１、ＳＷ２１２〜ＳＷ３１２、ＳＷ４１１、ＳＷ１２１、ＳＷ２２２〜ＳＷ３２２、ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ４、Ｍ２〜Ｍ３はそれぞれ前記スイッチＳＷ１１２、ＳＷ２１１〜ＳＷ３１１を介して出力され、０レベルが前記スイッチＳＷ４１２を介して出力され、前記部分ディジタル値Ｍ２〜Ｍ３は補正されず、前記部分ディジタル値Ｍ１は前記部分ディジタル値Ｍ４によって補正され、前記部分ディジタル値Ｍ４は０レベルに補正され、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化回路７に入力される。前記部分ディジタル値Ｌ４、Ｌ２〜Ｌ３は、それぞれ前記スイッチＳＷ１２２、ＳＷ２２１〜ＳＷ３２１を介して出力され、０レベルが前記スイッチＳＷ４２２を介して出力され、前記部分ディジタル値Ｌ２〜Ｌ３は補正されず、前記部分ディジタル値Ｌ１は前記部分ディジタル値Ｌ４によって補正され、前記部分ディジタル値Ｌ４は０レベルに補正され、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１５】
なお、図１１においては、スイッチを用いて前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を選択する構成を例にあげて述べたが、ディジタル値を選択する回路であれば他回路でも構成が可能である。
【０１１６】
以上に述べたように、本実施の形態２のパイプラインＡ／Ｄ変換器によれば、システムが要求するディジタル出力信号の分解能が２〜５ビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を停止させることが可能であり、パイプラインＡ／Ｄ変換器の低消費電力化が可能であると同時に、出力すべきディジタル値を構成するために必要でない前記部分ディジタル値を出力する前記パイプラインステージに対して一連のパイプライン動作を停止させても、出力すべきディジタル値の分解能を補償することが可能である。
【０１１７】
なお、本実施の形態２では、ディジタル出力信号の分解能が２〜５ビットに変化するパイプラインＡ／Ｄ変換器についての説明を示したが、ディジタル出力のビット数２以上の任意の設定が可能であることは言うまでもない。
【０１１８】
なお、本実施の形態２では各パイプラインステージが出力する部分ディジタル値が１．５ビットおよび２ビットの場合のＡ／Ｄ変換器についての説明を示したが、各パイプラインステージが出力する部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【０１１９】
（実施の形態３）
図１２は、本発明の実施の形態３であるパイプラインＡ／Ｄ変換器の構成図であり、ディジタル出力信号の分解能を１〜３ビットまたは、５ビットに変化させることが可能なパイプラインＡ／Ｄ変換器の構成を示している。本実施の形態３のパイプラインＡ／Ｄ変換器は、その入力としてアナログ入力信号１が与えられディジタル出力信号２を出力する。部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が第１のパイプラインステージ３の入力として接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が第２のパイプラインステージ４の入力として接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が第３のパイプラインステージ５の入力として接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が第４のパイプラインステージ６の入力として接続されている。それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は符号化回路７に接続されている。一方、ビット数制御信号２４がビット数制御回路２５ｂに接続され、前記ビット数制御回路２５ｂの出力であるビット数選択信号２６が前記パイプラインステージ３〜６に接続されている。
【０１２０】
次に本実施の形態３のパイプラインＡ／Ｄ変換器の動作について説明する。まず、パイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。５ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより前記第１〜第４のパイプラインステージ３〜６が動作するように前記ビット数選択信号２６が出力される。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回路７および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記符号化回路７、および前記第４のパイプラインステージ６に入力され、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最下位ビットを構成する部分ディジタル値Ｍ４Ｌ４を出力し、これが前記符号化回路７に入力される。前記符号化回路７において符号化することにより、結果として２進コードである５ビットの分解能をもつディジタル出力信号２を出力する。
【０１２１】
次にパイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。３ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより前記第１〜第３のパイプラインステージ３〜５が動作するように、また、前記第４のパイプラインステージ６が停止するように前記ビット数選択信号２６が出力される。停止した前記第４のパイプラインステージ６は前記部分ディジタル値Ｍ４Ｌ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１および部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。
【０１２２】
前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて、１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ２および部分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回路７、および前記第３のパイプラインステージ５に入力される。前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて、１ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ３を、また部分ディジタル値Ｌ３として０レベルを出力し、前記符号化回路７に入力する。前記第４のパイプラインステージ６は部分ディジタル値Ｍ４Ｌ４として［００］を出力し、前記符号化回路７に入力する。前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１〜Ｍ３Ｌ３を符号化することにより、結果として２進コードである３ビットの分解能をもつディジタル出力信号２を出力する。
【０１２３】
次にパイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。２ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより、前記パイプラインステージ３、４が動作するように、また、前記パイプラインステージ５、６が停止するように前記ビット数選択信号２６が出力される。停止した前記パイプラインステージ５、６は前記部分ディジタル値Ｍ３Ｌ３、Ｍ４Ｌ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。
【０１２４】
前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて、１ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２を、また部分ディジタル値Ｌ２として０レベルを出力し、前記符号化回路７に入力する。前記第４のパイプラインステージ５〜６は部分ディジタル値Ｍ３Ｌ３、Ｍ４Ｌ４として［００］を出力し、前記符号化回路７に入力する。前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１〜Ｍ２Ｌ２を符号化することにより、結果として２進コードである２ビットの分解能をもつディジタル出力信号２を出力する。
【０１２５】
次にパイプラインＡ／Ｄ変換器が１ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。１ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより前記パイプラインステージ３が動作するように、また、前記パイプラインステージ４〜６が停止するように前記ビット数選択信号２６が出力される。停止した前記パイプラインステージ４〜６は、前記部分ディジタル値Ｍ２Ｌ２〜Ｍ４Ｌ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１ビット分の情報をもつ２進コードである部分ディジタル値Ｍ１を、また部分ディジタル値Ｌ１として０レベルを出力し、前記符号化回路７に入力する。前記第４のパイプラインステージ４〜６は部分ディジタル値Ｍ２Ｌ２〜Ｍ４Ｌ４として［００］を出力し、前記符号化回路７に入力する。前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１を符号化することにより、結果として２進コードである１ビットの分解能をもつディジタル出力信号２を出力する。
【０１２６】
図１３は上記パイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５ｂの構成を示している。前記ビット数制御信号Ａ０が、第１の否定論理回路と、第１、第３の否定論理和回路の１入力端子とに接続され、前記ビット数制御信号Ａ１が、第２の否定論理回路と、第１、第２の否定論理和回路の一入力端子とに接続され、第１の否定論理回路の出力が、第２の否定論理和回路の一入力端子に接続され、第２の否定論理回路の出力が、第３の否定論理和回路の一入力端子に接続され、第１の否定論理和回路の出力がＢ１で示されるビット選択信号２６として出力され、第２の否定論理和回路の出力がＢ２で示されるビット選択信号２６として出力され、第３の否定論理和回路の出力がＢ３で示されるビット選択信号２６として出力される。
【０１２７】
次に、上記パイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５ｂの詳細な動作について説明する。前記ビット数制御信号Ａ１〜Ａ０に［００］が入力されると、前記第１の否定論理和回路の出力のみが１レベルとなり、また、前記第２〜第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［００１］が出力される。前記ビット数制御信号Ａ１〜Ａ０に［０１］が入力されると、前記第２の否定論理和回路の出力のみが１レベルとなり、また、前記第１および第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［０１０］が出力される。前記ビット数制御信号Ａ１〜Ａ０に［１０］が入力されると、前記第３の否定論理和回路の出力のみが１レベルとなり、また、前記第１〜第２の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［１００］が出力される。前記ビット数制御信号Ａ１〜Ａ０に［１１］が入力されると、前記第１〜第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［０００］が出力される。
【０１２８】
前記ビット数選択信号Ｂ３〜Ｂ１すべてが０レベルを示すとき、パイプラインＡ／Ｄ変換器は５ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、３ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、２ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ１が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、１ビット精度の分解能をもつＡ／Ｄ変換器として働く。
【０１２９】
なお、図１３においては、否定論理回路および否定論理和回路を用いてビット数制御回路２５ｂを構成した例をあげて述べたが、他の論理回路を用いても同様の効果が得られることは明らかである。
【０１３０】
また、図１３においては、前記ビット数制御信号Ａ１〜Ａ０の論理状態がそれぞれ［００］［０１］［１０］［１１］のときに、前記ビット数選択信号Ｂ３〜Ｂ１が［００１］［０１０］［１００］［０００］と出力されるものとして述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ３〜Ｂ１が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ３〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数制御信号Ａ１〜Ａ０の論理状態は任意に選択することが可能であることは言うまでもない。
【０１３１】
さらに、図１３においては、前記ビット数選択信号Ｂ３〜Ｂ１のうち１つの選択信号のみが１レベル、他の２つの選択信号が０レベルとして出力されると述べたが、同等の効果が得られるように、前記ビット数選択信号Ｂ３〜Ｂ１が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ３〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数選択信号Ｂ３〜Ｂ１のうち１つの選択信号のみが０レベル、他の２つの選択信号が１レベルとして出力する、あるいは、前記ビット数選択信号Ｂ３〜Ｂ１は任意の論理状態を出力するとしても同等の効果を得ることが可能であることは言うまでもない。
【０１３２】
以下、第ｉ（１〜４）のパイプラインステージについてその構成を説明する。図１４は本実施の形態３であるパイプラインＡ／Ｄ変換器に用いられる第１〜第３のパイプラインステージ３〜５の構成図を示している。前記第１〜第３のパイプラインステージ３〜５は入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９、およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。また、入力としてビット数選択信号（２６）Ｂ１〜Ｂｉが与えられ、これに従って一連のパイプライン動作を行うか一連のパイプライン動作を停止させるか、または第１のオフセット電圧値を加えるか加えないかを決定する。前記第1の部分アナログ電圧値８が第1のオフセット付加器１１の入力として接続され、前記第1のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力として接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４の入力として接続され、前記第２のオフセット付加器１４の出力と、前記第１の部分アナログ電圧値８とが減算器１５の入力として接続され、前記減算器１５の出力が演算増幅器１６の入力として接続され、前記演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となる。また、第1のオフセット付加器１１には、ビット選択信号Ｂｉが入力され、これにより、該ビット選択信号Ｂｉに応じてオフセット付加を行うか否かを制御するオフセット制御手段ＯＦＣが構成されている。
【０１３３】
前記第２のパイプラインステージにおいては、前記ビット数選択信号Ｂ１のみが、また、前記第３のパイプラインステージにおいては、前記ビット数選択信号Ｂ１〜Ｂ２が、つまり前記ビット数選択信号Ｂ１〜Ｂｉ−１が論理和回路（２６）に接続され、前記論理和回路（２６）の出力であるＩｉが前記第1のオフセット付加器１１と、前記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６と、に接続され、前記論理和回路の出力であるＩｉによって動作するか動作しないかが決定される。
【０１３４】
なお、前記第１のパイプステージは常に動作するため、前記論理和回路は必要としない。前記ビット数選択信号Ｂｉは前記第1のオフセット付加器１１に接続されている。
【０１３５】
また、図１５は本実施の形態３のパイプラインＡ／Ｄ変換器に用いられる第４のパイプラインステージ６の構成図を示している。前記第４のパイプラインステージ６は、その入力としてＰｉ−１として示される第1の部分アナログ電圧値８、および前記ビット数選択信号（２６）Ｂ１〜Ｂ３が与えられ、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記第1の部分アナログ電圧値８が部分Ａ／Ｄ変換器１２の入力として接続されている。
【０１３６】
以下、上記パイプラインＡ／Ｄ変換器に用いられる第ｉ（１〜４）のパイプラインステージについて、図２５を参照しつつ、その動作を説明する。前記第１のパイプラインステージ３は、前記ビット数選択信号Ｂ１が０レベル、つまりパイプラインＡ／Ｄ変換器が２ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、通常通り一連のパイプライン動作を行い、前記第２〜第３のパイプラインステージ４〜５は、入力される前記ビット数選択信号Ｂ１〜Ｂｉのうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器がｉ＋１ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、通常通り一連のパイプライン動作を行う。入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって第1のオフセット電圧値１７として−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする2進コードである［００、０１、１０］を出力する。
【０１３７】
また、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって第２のオフセット電圧値１８として＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し前記第２の部分アナログ電圧値１０であるＰｉを得る。
【０１３８】
一方、入力される前記ビット数選択信号Ｂ１〜Ｂｉ−１のうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器がｉ―１ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路より出力されるＩｉは１レベルになる。このとき、前記第1のオフセット付加器１１と、前記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６とは、その動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。一方、入力される前記ビット数選択信号Ｂｉが１レベルの時、つまりパイプラインＡ／Ｄ変換器がｉビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、該ビット数選択信号Ｂｉが前記第1のオフセット付加器１１に入力されて、そのオフセット付加動作を停止する。
【０１３９】
これにより、前記第１の部分アナログ電圧値Ｐｉ−１に対する出力である前記部分ディジタル値ＭｉＬｉ、および前記第２の部分アナログ電圧値Ｐｉの関係は、図２０に示される入出力関係に対して、図１６で示されるような入出力関係に変化する。つまり、前記第１の部分アナログ電圧値Ｐｉ−１がＧＮＤレベルより低い場合には、前記部分ディジタル値Ｍｉとして０レベルを、前記第１の部分アナログ電圧値Ｐｉ−１がＧＮＤレベルより高い場合には、前記部分ディジタル値Ｍｉとして１レベルを出力する。このとき、前記部分ディジタル値Ｌｉは０レベルを出力することとすると、第ｉのパイプラインステージの出力である前記部分ディジタル値Ｍｉは、ｉ＋１番目以降に接続されたパイプラインステージが出力する前記部分ディジタル値Ｍｉ＋１Ｌｉ＋１〜Ｍ４Ｌ４とのオーバーラップを持たなくなるため、第ｉのパイプラインステージのみで、ｉビット精度の出力を決定することが可能となる。
【０１４０】
一方、前記第４のパイプラインステージ６は、入力される前記ビット数選択信号Ｂ１〜Ｂ３のうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、通常通り一連のパイプライン動作を行う。前記部分アナログ電圧値Ｐｉ−１に対してＡ／Ｄ変換器を行い前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。また、前記ビット数選択信号Ｂ１〜Ｂ３のうち少なくとも１つが１レベル、つまり、パイプラインＡ／Ｄ変換器が３ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは１レベルになる。このとき、前記部分Ａ／Ｄ変換器１２はその動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。
【０１４１】
以上に述べたように、本実施の形態３に示したパイプラインＡ／Ｄ変換器によれば、システムが要求するディジタル出力信号の分解能が１〜３ビット、もしくは５ビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を停止させることが可能であり、パイプラインＡ／Ｄ変換器の低消費電力化が可能であると同時に、出力すべきディジタル値を構成するために必要でない前記部分ディジタル値を出力する前記パイプラインステージに対して一連のパイプライン動作を停止させても、出力すべきディジタル値の精度を補償することが可能である。
【０１４２】
なお、本実施の形態３ではディジタル出力信号の分解能が１〜３ビットもしくは５ビットに変化するパイプラインＡ／Ｄ変換器についての説明を示したが、ディジタル出力のビット数はパイプラインステージの数を変更することで１〜ｎ−２，ｎビットと任意の設定が可能であることは言うまでもない。
【０１４３】
また、本実施の形態３では各パイプラインステージが出力する部分ディジタル値が１．５ビットおよび２ビットの場合のＡ／Ｄ変換器についての説明を示したが、各パイプラインステージが出力する部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【０１４５】
【発明の効果】
以上のように、本発明（請求項１）にかかるＡ／Ｄ変換器によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値として出力する補正用Ａ／Ｄ変換器と、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用Ａ／Ｄ変換器が出力する前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換回路と、から構成されているものとしたので、システムが要求するディジタル出力信号の分解能が１〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
【０１４６】
また、本発明（請求項２）にかかるＡ／Ｄ変換器によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択手段と、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換回路と、から構成されているものとしたので、システムが要求するディジタル出力信号の分解能が２〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
【０１４７】
また、本発明（請求項３）にかかるＡ／Ｄ変換器の制御方法によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値とする補正用Ａ／Ｄ変換ステップと、前記補正回路が、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換ステップと、を含むものとしたので、システムが要求するディジタル出力信号の分解能が１〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
また、本発明（請求項４）にかかるＡ／Ｄ変換器の制御方法によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択ステップと、前記補正回路が、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換ステップと、を含むものとしたので、システムが要求するディジタル出力信号の分解能が２〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるパイプラインＡ／Ｄ変換器の構成を示す図。
【図２】上記パイプラインＡ／Ｄ変換器を構成するビット数制御回路の構成図。
【図３】上記第１〜第３のパイプラインＡ／Ｄ変換器を構成するパイプラインステージの構成図。
【図４】上記パイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図。
【図５】上記パイプラインＡ／Ｄ変換器を構成する補正用Ａ／Ｄ変換器の構成図。
【図６】上記パイプラインＡ／Ｄ変換器を構成する補正用符号変換回路の構成図。
【図７】本発明の実施の形態２にかかるパイプラインＡ／Ｄ変換器の構成を示す図。
【図８】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成するビット数制御回路の構成図。
【図９】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの構成図。
【図１０】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図。
【図１１】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成する補正用符号変換回路の構成図。
【図１２】本発明の実施の形態３にかかるパイプラインＡ／Ｄ変換器の構成を示す図。
【図１３】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成するビット数制御回路の構成図。
【図１４】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの構成図。
【図１５】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図
【図１６】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの入出力関係図
【図１７】従来のパイプラインＡ／Ｄ変換器の構成を示す図。
【図１８】従来のパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの構成図。
【図１９】従来のパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図。
【図２０】従来のパイプラインＡ／Ｄ変換器による第１〜第３のパイプラインステージの入出力関係を示す図。
【図２１】従来のパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの入出力関係を示す図。
【図２２】従来のパイプラインＡ／Ｄ変換器を構成する符号化回路の構成図。
【図２３】本発明の実施の形態１にかかるＡ／Ｄ変換器を構成する補正用Ａ／Ｄ変換器の動作を説明するための、パイプラインステージ出力と補正用ディジタル値との関係を示す図。
【図２４】本発明の実施の形態２にかかるＡ／Ｄ変換器を構成する補正用Ａ／Ｄ変換器の動作を説明するための、パイプラインステージ出力と補正用ディジタル値との関係を示す図。
【図２５】本発明の実施の形態３にかかるＡ／Ｄ変換器の第1ないし第３のパイプラインステージ入出力関係を示す図。
【図２６】従来のＡ／Ｄ変換器のパイプラインステージ出力による符号化を説明するための図。
【符号の説明】
１ アナログ入力信号
２ ディジタル出力信号
３ 第１のパイプラインステージ
４ 第２のパイプラインステージ
５ 第３のパイプラインステージ
６ 第４のパイプラインステージ
７ 符号化回路
８ 第１の部分アナログ電圧値
９ 部分ディジタル値
１０ 第２の部分アナログ電圧値
１１ 第１のオフセット付加器
１２ 部分Ａ／Ｄ変換器
１３ 部分Ｄ／Ａ変換器
１４ 第２のオフセット付加器
１５ 減算器
１６ 演算増幅器
１７ 第１のオフセット電圧
１８ 第２のオフセット電圧
１９、２２ 半加算器
２０、２１ 全加算器
２３ 補正用符号変換回路
２４ ビット数制御信号
２５ ビット数制御回路
２６ ビット数選択信号
２７ 補正用Ａ／Ｄ変換器
２８ 補正用部分ディジタル値
２９ 電圧比較器
【発明の属する技術分野】
本発明はＡ／Ｄ変換器、及びその制御方法に関し、特にパイプライン処理を行うＡ／Ｄ変換器において、分解能を可変とする構成を有するものに関するものである。
【０００２】
【従来の技術】
情報通信分野における信号処理のディジタル化、高速化、情報通信機器の小型化、軽量化に伴い、ディジタル信号処理のキーデバイスとなるＡ／Ｄ変換器においても、高速化、低消費電力化が要求されている。近年ではこの要求を解決するためにＡ／Ｄ変換器の構成法として、パイプラインＡ／Ｄ変換器が用いられることが多い。最初に、従来のパイプラインＡ／Ｄ変換器の構成および動作について説明する。
【０００３】
図１７は、１．５ビット出力のパイプラインステージを３つ、最終段に２ビット出力のパイプラインステージを１つ用いた、一般的な５ビット出力のパイプラインＡ／Ｄ変換器の構成図を示している（例えば、特許文献１、特許文献２、及び非特許文献１参照）。
【０００４】
パイプラインＡ／Ｄ変換器は、入力としてアナログ入力信号１が与えられ、ディジタル出力信号２を出力するものである。部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が、第１のパイプラインステージ３に接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が、第２のパイプラインステージ４に接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が、第３のパイプラインステージ５に接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が、第４のパイプラインステージ６に接続されており、一方、それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４が符号化回路７に接続されている。なお、前記アナログ入力信号１は、サンプリング／ホールド回路（図示せず）を経由した後に、前記第１のパイプラインステージ３に接続されるように構成されていることもある。以上が、パイプラインＡ／Ｄ変換器の構成である。
【０００５】
次に、パイプラインＡ／Ｄ変換器がアナログ電圧値をディジタル値に変換する動作について説明する。前記部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が、前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する前記部分ディジタル値Ｍ１Ｌ１、および前記部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。
【０００６】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである前記部分ディジタル値Ｍ２Ｌ２、および前記部分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回路７、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである前記部分ディジタル値Ｍ３Ｌ３、および前記部分アナログ電圧値Ｐ３を出力し、それぞれ前記符号化回路７、および前記第４のパイプラインステージ６に入力され、さらに、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり最下位ビットを構成する前記部分ディジタル値Ｍ４Ｌ４を出力し、これが前記符号化回路７に入力される。
【０００７】
前記部分ディジタル値Ｌ１と、前記部分ディジタル値Ｍ２、前記部分ディジタル値Ｌ２と、前記部分ディジタル値Ｍ３、前記部分ディジタル値Ｌ３と、前記部分ディジタル値Ｍ４は、変換処理の信頼性を向上させるために、それぞれオーバーラップ部分（ここでは０．５ビット）を持っており、前記符号化回路７において符号化されることにより、結果として２進コードである５ビットの分解能をもつ前記ディジタル出力信号２を出力する。
【０００８】
以上が、パイプラインＡ／Ｄ変換器の動作である。
次に、前記パイプラインＡ／Ｄ変換器を構成している一般的なパイプラインステージの構成および動作について詳細に説明する。
以下、第ｉ（１〜４）のパイプラインステージについて、その構成を説明する。
【０００９】
図１８は図１７の１〜３番目に設けられた第１〜第３のパイプラインステージ３〜５の詳細な構成図を示している。第１〜第３のパイプラインステージ３〜５は、入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。前記第１の部分アナログ電圧値８が第１のオフセット付加器１１に接続され、前記第１のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２に接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３に接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４に接続され、前記第２のオフセット付加器１４の出力と前記第１の部分アナログ電圧値８とが減算器１５に接続され、該減算器１５の出力が演算増幅器１６に接続され、該演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となり、前記部分Ａ／Ｄ変換器１２の出力が前記部分ディジタル値９となる。
【００１０】
一方、図１９は図１７で示した第４のパイプラインステージ６の詳細な構成図を示している。第４のパイプラインステージ６は、入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記第１の部分アナログ電圧値８が部分Ａ／Ｄ変換器１２に接続されている。該部分Ａ／Ｄ変換器１２の出力が前記部分ディジタル値９となる。以上が、前記パイプラインステージの構成である。
【００１１】
以下、第ｉ（１〜４）のパイプラインステージについてその動作を説明する。１〜３番目に設けられた前記第１〜第３のパイプラインステージ３〜５は、入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって、第１のオフセット電圧値１７として、−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０］を出力する。また、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって第２のオフセット電圧値１８として、＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に、前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し、前記第２の部分アナログ電圧値１０であるＰｉを得る。以上が、前記第１〜第３のパイプラインステージ３〜５の動作である。
【００１２】
図２０は第ｉ（１〜３）番目に設けられた前記第１〜第３のパイプラインステージ３〜５の入力である前記第１の部分アナログ電圧値Ｐｉ−１に対する、前記第１〜第３のパイプラインステージ３〜５の出力である前記部分ディジタル値ＭｉＬｉ、および前記第２の部分アナログ電圧値Ｐｉの関係を示したものである。ここで、前記第１および第２の部分アナログ電圧値の基準レベルは、ＧＮＤレベルとしているが、前記第１および第２の部分アナログ電圧値の基準レベルは任意に設定することができる。なお、図中のＦＳは、前記第１〜第３のパイプラインステージ３〜５のフルスケール電圧値を示したものである。
【００１３】
一方、４番目に設けられた前記第４のパイプラインステージ６は、入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。以上が、前記第４のパイプラインステージ６の動作である。
【００１４】
図２１は第ｉ（４）番目に設けられた前記第４のパイプラインステージ６の入力である前記第１の部分アナログ電圧値Ｐｉ−１に対する前記第４のパイプラインステージ６の出力である、前記部分ディジタル値ＭｉＬｉの関係を示したものである。ここで、前記第１の部分アナログ電圧値の基準レベルはＧＮＤレベルとしているが、前記第１〜第３のパイプラインステージ３〜５と同様に、第１の部分アナログ電圧値の基準レベルは任意に設定することができる。なお、図中のＦＳは前記第４のパイプラインステージ６のフルスケール電圧値を示したものである。以上が、パイプラインステージの動作である。
【００１５】
次に、前記パイプラインＡ／Ｄ変換器を構成している一般的な符号化回路の構成および動作について詳しく説明する。
図２２は符号化回路７の構成図を示している。前記符号化回路７は前記第１〜第３のパイプラインステージ３〜５の出力である１．５ビットの２進コードで構成される前記部分ディジタル値Ｍ１Ｌ１〜Ｍ３Ｌ３、および前記第４のパイプラインステージ６の出力である２ビットの２進コードで構成される前記部分ディジタル値Ｍ４Ｌ４を入力として、前記ディジタル出力信号２（Ｄ４〜Ｄ０）を出力する。
【００１６】
前記部分ディジタル値Ｍ１は、半加算器１９の入力端子であるＡ１端子に接続され、前記部分ディジタル値Ｌ１は、全加算器２０の入力端子であるＡ２端子に接続され、前記部分ディジタル値Ｍ２は、前記全加算器２０の入力端子であるＢ２端子に接続され、前記部分ディジタル値Ｌ２は、全加算器２１の入力端子であるＡ３端子に接続され、前記部分ディジタル値Ｍ３は、前記全加算器２１の入力端子であるＢ３端子に接続され、前記部分ディジタル値Ｌ３は、半加算器２２の入力端子であるＡ４端子に接続され、前記部分ディジタル値Ｍ４は、前記半加算器２２の入力端子であるＢ４端子に接続され、前記部分ディジタル値Ｌ４は、前記ディジタル出力信号２の最下位ビットである、Ｄ０となる。
【００１７】
前記半加算器２２の加算結果であるＳ４は、前記ディジタル出力信号２の２ビット目であるＤ１となる。前記半加算器２２のキャリー信号であるＣｏ４は、前記全加算器２１のキャリー信号入力端子であるＣｉ３に接続される。前記全加算器２１の加算結果であるＳ３は、前記ディジタル出力信号２の３ビット目であるＤ２となる。前記全加算器２１のキャリー信号であるＣｏ３は前記全加算器２０のキャリー信号入力端子であるＣｉ２に接続される。前記全加算器２０の加算結果であるＳ２は、前記ディジタル出力信号２の４ビット目であるＤ３となる。前記全加算器２０のキャリー信号であるＣｏ２は前記半加算器１９の入力端子であるＢ１に接続される。前記半加算器１９の加算結果であるＳ１は、前記ディジタル出力信号２の最上位ビットであるＤ４となる。
【００１８】
なお、半加算器および全加算器の入力端子であるＡ１〜Ａ４端子およびＢ１〜Ｂ４端子は置き換え可能であり、必ずしも前記の接続を必要とするものではない。また、本例においては半加算器および全加算器で構成される場合を示したが、他の論理回路でも構成が可能である。以上が符号化回路の構成である。
【００１９】
次に符号化回路７の動作について説明する。前記符号化回路７は、前記部分ディジタル値Ｌ４をディジタル出力信号２の最下位ビットであるＤ０として出力する。また、前記部分ディジタル値Ｍ４と前記部分ディジタル値Ｌ３とを前記半加算器２２で加算した結果をディジタル出力信号２の２ビット目であるＤ１として出力する。この時、桁上げが生じた場合、前記全加算器２１にキャリー信号を伝える。また、前記部分ディジタル値Ｍ３と前記部分ディジタル値Ｌ２と前記半加算器２２のキャリー信号とを前記全加算器２１で加算した結果をディジタル出力信号２の３ビット目であるＤ２として出力する。この時、桁上げが生じた場合、前記全加算器２０にキャリー信号を伝える。また、前記部分ディジタル値Ｍ２と前記部分ディジタル値Ｌ１と、前記全加算器２１のキャリー信号とを前記全加算器２０で加算した結果をディジタル出力信号２の４ビット目であるＤ３として出力する。この時、桁上げが生じた場合、前記半加算器１９にキャリー信号を伝える。また、前記部分ディジタル値Ｍ１と、前記全加算器２０のキャリー信号とを前記半加算器１９で加算した結果をディジタル出力信号２の最上位ビットであるＤ４として出力する。以上が、符号化回路の動作である。
【００２０】
【特許文献１】
特開平６−８５６７２号公報
【特許文献２】
特開平１０−１７３５２８号公報
【非特許文献１】
「CMOS DATA CONVERTERS FOR COMMUNICATIONS」by
Mikael Gustavsson,J.Jacob Wikner,Nianxiong Nick Tan KLUWER
ACADEMIC PUBLISHERS(ISBN-0-7923-7780-X)
【００２１】
【発明が解決しようとする課題】
従来のＡ／Ｄ変換器は以上のように構成されており、例えば、携帯電話等の移動体通信機器は電池等で駆動されるため、ディジタル通信用の通信品質を向上させるための回路などの内部に使用されているＡ／Ｄ変換器は、移動体通信機器の小型化・軽量化および電池等の長時間駆動化のために低消費電力化が要求されている。一方、移動体通信機器が情報を受信する際、建築物等の障害物の影響および基地局から移動体通信機器までの通信距離変化の影響等により、受信する電波の強度が異なるため、移動体通信機器を使用する場所による電波の強度変化に応じてＡ／Ｄ変換器に要求される分解能が変化する。
【００２２】
以上に示した従来のパイプラインＡ／Ｄ変換器は、移動体通信システムが要求する分解能が変化するという場合においても、ディジタル出力のビット数は変化することがなく、全てのパイプラインステージが動作しており、これがＡ／Ｄ変換器の低消費電力化を阻害する原因の１つとなっていた。
【００２３】
一方、このような問題に対して、例えば、特許出願公開番号「特開平６−８５６７２号」に示されるように、与えられる要求信号に応じて、下位ビット決定用のＡ／Ｄ変換器の動作を止めることにより、出力されるディジタル値の分解能を変化させるパイプラインＡ／Ｄ変換器が提案されている。
【００２４】
ところが、上述したように、現在、極めて一般的に使用されているパイプラインＡ／Ｄ変換器の構成においては、各パイプラインステージのディジタル出力は上位のビットを構成するパイプラインステージのディジタル出力とオーバーラップを有するため、下位のビットが決定されるまでは、上位のビットを決定することができない。例えば、図２６（ａ）に示されるように、［Ｍ１Ｌ１、Ｍ２Ｌ２、Ｍ３Ｌ３］が［０１、０１、０１］の場合には演算結果は［０１１１］を出力することとなるが、図２６（ｂ）に示すように、［Ｍ１Ｌ１、Ｍ２Ｌ２、Ｍ３Ｌ３］が［０１、０１、１０］の場合には本来［１０００］となるべき演算結果が、パイプラインステージ５を停止することで、［Ｍ３Ｌ３］が不明となり、［０１１］と演算されてしまうことになる。このように、最上位ビットの出力が最下位ビットの出力によって決定されることもあるため、単に下位決定用のＡ／Ｄ変換器の動作を停止させたとすると、要求された分解能を実現するにいたらないばかりか、Ａ／Ｄ変換器の出力に破綻が生じる可能性がある。
【００２５】
本発明は上記のような問題点に鑑みなされたもので、システムが要求するＡ／Ｄ変換器の分解能が変化した場合に、要求された分解能を実現するために必要なパイプラインステージのみを動作させ、要求された分解能を実現するために不要なパイプラインステージの動作を停止させることにより、低消費電力動作が可能なパイプラインＡ／Ｄ変換器、及びその制御方法を実現することを目的とするとともに、要求された分解能を実現するために不要なパイプラインステージの動作を停止させた時に生じるＡ／Ｄ変換器の出力破綻を防ぐことのできるＡ／Ｄ変換器、及びその制御方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかるＡ／Ｄ変換器は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値として出力する補正用Ａ／Ｄ変換器と、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用Ａ／Ｄ変換器が出力する前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換回路と、から構成されている、ことを特徴とするものである。
【００２８】
また、本発明（請求項２）にかかるＡ／Ｄ変換器は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択手段と、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換回路と、から構成されている、ことを特徴とするものである。
【００２９】
また、本発明（請求項３）にかかるＡ／Ｄ変換器の制御方法は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値とする補正用Ａ／Ｄ変換ステップと、前記補正回路が、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換ステップと、を含む、ことを特徴とするものである。
また、本発明（請求項４）に係るＡ／Ｄ変換器の制御方法は、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択ステップと、前記補正回路が、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換ステップと、を含む、ことを特徴とするものである。
【００３０】
【発明の実施の形態】
以下、本発明のＡ／Ｄ変換器の具体的な実施の形態について述べる。
（実施の形態１）
図１は、本発明の実施の形態１にかかるパイプラインＡ／Ｄ変換器であり、ディジタル出力信号の分解能を１〜５ビットの間で変化させることが可能なパイプラインＡ／Ｄ変換器の構成を示している。本実施の形態１であるパイプラインＡ／Ｄ変換器は、入力としてアナログ入力信号１が与えられディジタル出力信号２を出力するように構成されている。すなわち、部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が第１のパイプラインステージ３の入力として接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が、第２のパイプラインステージ４の入力として接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が、第３のパイプラインステージ５の入力として接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が、第４のパイプラインステージ６の入力として接続されている。
【００３１】
それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は、補正用符号変換回路２３に接続され、該補正用符号変換回路２３の出力は符号化回路７に接続されている。一方、ビット数制御信号２４がビット数制御回路２５に接続され、前記ビット数制御回路２５の出力であるビット数選択信号２６が前記第１〜第４のパイプラインステージ３〜６と、補正用Ａ／Ｄ変換器２７と、前記補正用符号変換回路２３と、に接続されている。また、前記部分アナログ電圧値Ｐ０〜Ｐ３は、前記補正用Ａ／Ｄ変換器２７に接続され、該補正用Ａ／Ｄ変換器２７の出力であるＣｏｕｔで示される補正用部分ディジタル値２８は、前記補正用符号変換回路２３に接続されている。以上が本発明の実施の形態１であるパイプラインＡ／Ｄ変換器の構成である。
【００３２】
次に本実施の形態1であるパイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。５ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より、前記第１〜第４のパイプラインステージ３〜６が動作するように、また、前記補正用Ａ／Ｄ変換器２７が停止するように前記ビット数選択信号２６が出力される。
【００３３】
停止した前記補正用Ａ／Ｄ変換器２７は、前記補正用部分ディジタル値Ｃｏｕｔとして［０］もしくは［１］の任意を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３および前記第２のパイプラインステージ４に入力される。
【００３４】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記補正用符号変換回路２３、および前記第４のパイプラインステージ６に入力され、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最下位ビットを構成する部分ディジタル値Ｍ４Ｌ４を出力し、これが前記補正用符号変換回路２３に入力される。
【００３５】
５ビットの分解能をもつディジタル出力信号を出力する際には、前記第１〜第４のパイプラインステージ３〜６の出力である前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４に対して補正を必要としないため、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４をそのまま前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである５ビットの分解能をもつディジタル出力信号２を出力する。以上により、パイプラインＡ／Ｄ変換器は、５ビットの分解能をもつディジタル出力信号を出力することになる。
【００３６】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が４ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。４ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より前記第１〜第３のパイプラインステージ３〜５が動作するように、また、前記第４のパイプラインステージ６が停止するように、かつ、前記補正用Ａ／Ｄ変換器２７が動作するように前記ビット数選択信号２６が出力される。
【００３７】
停止した前記第４のパイプラインステージ６は、前記部分ディジタル値Ｍ４Ｍ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記第２のパイプラインステージ４に入力される。同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記補正用符号変換回路２３、および前記補正用Ａ／Ｄ変換器２７に入力される。
【００３８】
前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って、前記部分アナログ電圧値Ｐ３を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ３に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。
【００３９】
４ビットの分解能をもつディジタル出力信号を出力する際には、前記第４のパイプラインステージ６の出力である前記部分ディジタル値Ｍ４に対して、前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである４ビットの分解能をもつディジタル出力信号２を出力することができる。以上により、本パイプラインＡ／Ｄ変換器は、４ビットの分解能をもつディジタル出力信号を出力することになる。
【００４０】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。３ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より前記第１〜第２のパイプラインステージ３〜４が動作し、前記第３〜第４のパイプラインステージ５〜６が停止するように、また、前記補正用Ａ／Ｄ変換器２７が動作するように、前記ビット数選択信号２６が出力される。
【００４１】
停止した前記第３〜第４のパイプラインステージ５〜６は、前記部分ディジタル値Ｍ３Ｍ３〜Ｍ４Ｍ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記第２のパイプラインステージ４に入力される。同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３、および前記補正用Ａ／Ｄ変換器２７に入力される。
【００４２】
前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って前記部分アナログ電圧値Ｐ２を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ２に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。３ビットの分解能を持つディジタル出力信号を出力する際には、前記第３のパイプラインステージ５の出力である前記部分ディジタル値Ｍ３に対して、前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである３ビットの分解能をもつディジタル出力信号２を出力する。以上により、本パイプラインＡ／Ｄ変換器は、３ビットの分解能をもつディジタル出力信号を出力することになる。
【００４３】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。２ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より、前記第１のパイプラインステージ３が動作するように、かつ、前記第２〜第４のパイプラインステージ４〜６が停止するように、また、前記補正用Ａ／Ｄ変換器２７が動作するように、前記ビット数選択信号２６が出力される。
【００４４】
停止した前記第２〜第４のパイプラインステージ４〜６は、前記部分ディジタル値Ｍ２Ｍ２〜Ｍ４Ｍ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記補正用Ａ／Ｄ変換器２７に入力される。
【００４５】
前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って前記部分アナログ電圧値Ｐ１を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ１に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。２ビットの分解能を持つディジタル出力信号を出力する際には、前記第２のパイプラインステージ４の出力である前記部分ディジタル値Ｍ２に対して前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである２ビットの分解能をもつディジタル出力信号２を出力する。以上により、本パイプラインＡ／Ｄ変換器は、２ビットの分解能をもつディジタル出力信号を出力することになる。
【００４６】
次に本実施の形態1のパイプラインＡ／Ｄ変換器が１ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。１ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５に与えられると、前記ビット数制御回路２５より前記第１〜第４のパイプラインステージ３〜６が停止するように、また、前記補正用Ａ／Ｄ変換器２７が動作するように、前記ビット数選択信号２６が出力される。
【００４７】
停止した前記第１〜第４のパイプラインステージ３〜６は、前記部分ディジタル値Ｍ１Ｍ１〜Ｍ４Ｍ４として［００］を出力することとする。前記補正用Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従って前記部分アナログ電圧値Ｐ０を選択し、後述する方法によって、前記部分アナログ電圧値Ｐ０に応じて１ビット分の情報をもつ２進コードであるＣｏｕｔで示される前記補正用部分ディジタル値２８を出力し、これが前記補正用符号変換回路２３に入力される。１ビットの分解能を持つディジタル出力信号を出力する際には、前記第１のパイプラインステージ３の出力である前記部分ディジタル値Ｍ１に対して前記補正用部分ディジタル値２８を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである１ビットの分解能をもつディジタル出力信号２を出力する。以上により本パイプラインＡ／Ｄ変換器は、１ビットの分解能をもつディジタル出力信号を出力することになる。
【００４８】
図２は上記実施の形態１のパイプラインＡ／Ｄ変換器に用いられるビット数制御回路の詳細な構成を示している。前記ビット数制御信号２４のうち、ビット数制御信号Ａ０が、第１の否定論理回路と、第１、第３、第５の否定論理和回路の１入力端子とに接続され、前記ビット数制御信号２４のうちビット数制御信号Ａ１が、第２の否定論理回路と、第１、第２、第５の否定論理和回路の一入力端子とに接続され、前記ビット数制御信号２４のうちビット数制御信号Ａ２が、第３の否定論理回路と、第１、第２、第３、第４の否定論理和回路の一入力端子とに接続されている。また、前記第１の否定論理回路の出力が、第２、第４の否定論理和回路の一入力端子とに接続され、第２の否定論理回路の出力が、第３、第４の否定論理和回路の一入力端子とに接続され、第３の否定論理回路の出力が、第５の否定論理和回路の一入力端子に接続され、第１の否定論理和回路の出力がB１で示されるビット選択信号２６として出力され、第２の否定論理和回路の出力がB２で示されるビット選択信号２６として出力され、第３の否定論理和回路の出力がB３で示されるビット選択信号２６として出力され、第４の否定論理和回路の出力がB４で示されるビット選択信号２６として出力され、第５の否定論理和回路の出力がB５で示されるビット選択信号２６として出力されるように構成されている。
【００４９】
次に上記ビット数制御回路２５の動作について説明する。前記ビット数制御信号Ａ２〜Ａ０に［０００］が入力されると、前記第１の否定論理和回路の出力のみが１レベルとなり、前記第２〜第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［００００１］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［００１］が入力されると、前記第２の否定論理和回路の出力のみが１レベルとなり、前記第１および第３〜第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［０００１０］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［０１０］が入力されると、前記第３の否定論理和回路の出力のみが１レベルとなり、前記第１〜第２および第４〜第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［００１００］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［０１１］が入力されると、前記第４の否定論理和回路の出力のみが１レベルとなり、前記第１〜第３および第５の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［０１０００］が出力される。前記ビット数制御信号Ａ２〜Ａ０に［１００］が入力されると、前記第５の否定論理和回路の出力のみが１レベルとなり、前記第１〜４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［１００００］が出力される。
【００５０】
前記ビット数選択信号Ｂ５が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、本実施の形態１であるパイプラインＡ／Ｄ変換器は、５ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、４ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、３ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、２ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ１が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、１ビット精度の分解能をもつＡ／Ｄ変換器として働く。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５の動作である。
【００５１】
なお、図２における前記ビット数制御回路２５では、否定論理回路および否定論理和回路を用いた場合の構成について述べたが、他の論理回路を用いても同様の効果が得られることは明らかである。
また、図２における構成では、前記ビット数制御信号Ａ２〜Ａ０の論理状態が［０００］,［００１］,［０１０］,［０１１］,［１００］のときに、前記ビット数選択信号Ｂ５〜Ｂ１が、それぞれ［００００１］,［０００１０］,［００１００］,［０１０００］,［１００００］と出力されるものとして述べたが、同等の効果が得られるように、前記ビット数選択信号Ｂ５〜Ｂ１が、前記ビット数制御信号Ａ２〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数制御信号Ａ２〜Ａ０の論理状態は任意に選択することが可能であることは言うまでもない。
【００５２】
さらに、図２における構成では、前記ビット数選択信号Ｂ５〜Ｂ１のうち１つの選択信号のみが１レベル、他の４つの選択信号が０レベルとして出力されると述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ５〜Ｂ１が前記ビット数制御信号Ａ２〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数選択信号Ｂ５〜Ｂ１のうち１つの選択信号のみが０レベル、他の４つの選択信号が１レベルとして出力する、あるいは、前記ビット数選択信号Ｂ５〜Ｂ１は任意の論理状態を出力するとしても同等の効果を得ることが可能であることは言うまでもない。
【００５３】
以下、上述した第ｉ（１〜４）のパイプラインステージについてその構成を詳細に説明する。図３は、本実施の形態１で示したパイプラインＡ／Ｄ変換器に用いられる第１〜第３のパイプラインステージ３〜５の構成図を示している。この第１〜第３のパイプラインステージ３〜５は入力として、Ｐｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９、およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。また、入力として上記図２で説明したビット数制御回路２５によって出力されたビット数選択信号Ｂ１〜Ｂｉが与えられ、これに従って、各パイプラインステージが、一連のパイプライン動作を行うか、一連のパイプライン動作を停止させるか、が決定される。
【００５４】
前記第1の部分アナログ電圧値８が第1のオフセット付加器１１の入力として接続され、前記第1のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力として接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４の入力として接続され、前記第２のオフセット付加器１４の出力と前記第１の部分アナログ電圧値８とが減算器１５の入力として接続され、前記減算器１５の出力が演算増幅器１６の入力として接続され、前記演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となる。
【００５５】
前記第１のパイプラインステージ３においては、前記ビット数選択信号Ｂ１のみが、また前記第３のパイプラインステージ５においては、前記ビット数選択信号Ｂ１〜Ｂ３が、つまり前記ビット数選択信号Ｂ１〜Ｂｉが各パイプラインステージの論理和回路２６に接続され、前記論理和回路２６の出力であるＩｉが前記第1のオフセット付加器１１，前記部分Ａ／Ｄ変換器１２，前記部分Ｄ／Ａ変換器１３，前記第２のオフセット付加器１４，前記減算器１５，前記演算増幅器１６とに接続される。
【００５６】
一方、図４は最終段のステージである第４のパイプラインステージ６の構成図を示している。第４のパイプラインステージ６は、その入力として、Ｐｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記第1の部分アナログ電圧値８が部分Ａ／Ｄ変換器１２の入力として接続されている。前記ビット数選択信号Ｂ１〜Ｂ４が論理和回路２６に入力され、前記論理和回路２６の出力であるＩｉが前記部分Ａ／Ｄ変換器１２に接続される。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられる各パイプラインステージの構成である。
【００５７】
以下、前記第ｉ（１〜４）のパイプラインステージについて、その動作を説明する。
前記第１〜第３のパイプラインステージ３〜５は、入力される前記ビット数選択信号Ｂ１〜Ｂｉのうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器が（ｉ＋１）ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路２６より出力されるＩｉは０レベルになる。このとき、通常通り、全パイプラインステージが動作する一連のパイプライン動作を行う。入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって第1のオフセット電圧値１７として、−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０］を出力する。
【００５８】
そしてさらに、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって第２のオフセット電圧値１８として、＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し前記第２の部分アナログ電圧値１０であるＰｉを、出力する。
【００５９】
一方、入力される前記ビット数選択信号Ｂ１〜Ｂｉのうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器がｉビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは、１レベルになる。このとき、前記第1のオフセット付加器１１、前記部分Ａ／Ｄ変換器１２、前記部分Ｄ／Ａ変換器１３、前記第２のオフセット付加器１４、前記減算器１５、及び前記演算増幅器１６は、その動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。
【００６０】
また、前記第４のパイプラインステージ６は、入力される前記ビット数選択信号Ｂ１〜Ｂ４のうち全てが０レベル、つまり、パイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合と同様、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、該第４のパイプラインステージ６は、通常通り一連のパイプライン動作を行う。即ち、入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【００６１】
一方、入力される前記ビット数選択信号Ｂ１〜Ｂ４のうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは１レベルになる。このとき、前記部分Ａ／Ｄ変換器１２はその動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられるパイプラインステージの動作である。
【００６２】
図５は、パイプラインＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の詳細な構成図を示している。補正用Ａ／Ｄ変換器２７は、入力として各パイプラインステージの部分アナログ電圧値であるＰ０〜Ｐ３を与え、ビット数選択信号Ｂ５〜Ｂ１に従って前記部分アナログ電圧値であるＰ０〜Ｐ３のうち１つを選択し、電圧比較を行い、この結果、補正用部分ディジタル値２８を出力する構成となっている。
【００６３】
すなわち、入力として与えられる各パイプラインステージの前記部分アナログ電圧値Ｐ０〜Ｐ３が、それぞれスイッチＳＷ１〜ＳＷ４を介して電圧比較器２９の入力電圧端子であるＶｉｎ端子に接続され、前記電圧比較器２９の参照電圧端子であるＶｒｅｆ端子はＧＮＤレベルに接続され、前記電圧比較器２９の電圧比較結果であるＣ端子出力はＣｏｕｔとして示される前記補正用部分ディジタル値２８として出力される。
【００６４】
前記ビット数選択信号２６のうちＢ１〜Ｂ４は、それぞれ前記スイッチＳＷ１〜ＳＷ４に接続され、各スイッチのオン状態およびオフ状態を決定する。また、前記ビット数選択信号２６のうちＢ５は、前記電圧比較器２９のパワーオフ端子であるＰＤ端子に接続される。以上が、本発明の実施の形態１であるパイプラインＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の構成である。
【００６５】
次に上記補正用Ａ／Ｄ変換器２７の動作について図２３を参照しつつ、詳細に説明する。前記補正用Ａ／Ｄ変換器２７に入力される前記ビット数選択信号Ｂ１〜Ｂ５は、うち１つが１レベル、その他は０レベルである。前記ビット数選択信号Ｂ５が1レベル、その他の前記ビット数選択信号Ｂ１〜Ｂ４が０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ａ）参照）、前記電圧比較器２９は停止する。この時、前記電圧比較器２９である前記補正用部分ディジタル値Ｃｏｕｔは０レベル、もしくは１レベルの任意を出力するとする。
【００６６】
次に前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｂ）参照）、前記スイッチＳＷ４がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ４を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ３と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、その比較結果として１ビット出力に相当する２進コードを前記補正用部分ディジタル値Ｃｏｕｔとして出力する。以下同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベル、つまり３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｃ）参照）、前記スイッチＳＷ３がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ３を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ２と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベル、つまり２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｄ）参照）、前記スイッチＳＷ２がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ２を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ１と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、前記ビット数選択信号Ｂ１が１レベル、その他の前記ビット数選択信号が０レベル、つまり１ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合（図２３（ｅ）参照）、前記スイッチＳＷ１がオン状態、その他の前記スイッチがオフ状態となり、前記電圧比較器２９は前記スイッチＳＷ１を介してＶｉｎ端子に接続される前記部分アナログ電圧値Ｐ０と、Ｖｒｅｆ端子に接続されるＧＮＤレベルとを比較し、比較結果として１ビット出力に相当する２進コードを前記補正用部分ディジタル値Ｃｏｕｔとして出力する。
【００６７】
以上が、本実施の形態１であるパイプラインＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の動作である。
なお、本実施の形態では図５において、スイッチを用いて前記部分アナログ電圧値Ｐ０〜Ｐ３を選択すると述べたが、電圧値を選択する回路であれば他回路でも構成が可能である。
【００６８】
また、本実施の形態では、図５の電圧比較器において、ＧＮＤレベルとの比較を行うと述べたが、前記部分アナログ電圧値Ｐ０〜Ｐ３の基準レベルは任意に設定することができるため、ＧＮＤレベルとの比較に限定するものではなく、前記部分アナログ電圧値Ｐ０〜Ｐ３の基準レベルとの比較を行う構成であればよい。
【００６９】
図６は、パイプラインＡ／Ｄ変換器に用いられる補正用符号変換回路２３と前記符号化回路７の詳細な構成図を示している。補正用符号変換回路２３は、前記第１〜第４のパイプラインステージ３〜６それぞれが出力する前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４と、前記補正用Ａ／Ｄ変換器２７によって出力される前記補正用部分ディジタル値Ｃｏｕｔと、前記ビット数選択信号Ｂ１〜Ｂ４（２６）とが与えられ、前記ビット数選択信号Ｂ１〜Ｂ４に従って、前記補正用部分ディジタル値Ｃｏｕｔを用いて前記部分ディジタル値の上位ビットであるＭ１〜Ｍ４を補正した部分ディジタル値ｍ１〜ｍ４を出力する。スイッチＳＷ１１〜ＳＷ４１の一端は、それぞれスイッチＳＷ１２〜ＳＷ４２の一端に接続されており、接続された側のスイッチの一端はそれぞれ部分ディジタル値ｍ１〜ｍ４として出力され、前記符号化回路７に接続される。
【００７０】
前記部分ディジタル値Ｍ１〜Ｍ４は、それぞれ前記スイッチＳＷ１２〜ＳＷ４２と接続されていない側の前記スイッチＳＷ１１〜ＳＷ４１に接続される。一方、前記部分ディジタル値Ｌ１〜Ｌ４は、補正用符号変換回路２３を介さずに、そのまま前記符号化回路７に接続される。前記補正用部分ディジタル値Ｃｏｕｔは前記スイッチＳＷ１１〜ＳＷ４１と接続されていない側のスイッチＳＷ１２〜ＳＷ４２に接続される。前記ビット数選択信号Ｂ１〜Ｂ４（２６）は、それぞれ前記スイッチＳＷ１１〜ＳＷ４１とそれぞれ前記スイッチＳＷ１２〜ＳＷ４２とに接続され、各スイッチのオン状態およびオフ状態を決定する。
【００７１】
次に、前記補正用符号変換回路２３の動作について説明する。前記補正用符号変換回路２３に入力される前記ビット数選択信号Ｂ１〜Ｂ４（２６）は、全てが０レベルもしくは、うち１つが１レベルで、その他は０レベルである。前記ビット数選択信号Ｂ１〜Ｂ４全てが０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１〜ＳＷ４１がオン状態、前記スイッチＳＷ１２〜ＳＷ４２がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ４はそれぞれ前記スイッチＳＷ１１〜ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ１〜Ｍ４は補正されずに前記符号化回路７に入力される。
【００７２】
また、前記ビット数選択信号Ｂ４が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１〜ＳＷ３１、ＳＷ４２がオン状態、前記スイッチＳＷ１２〜ＳＷ３２、ＳＷ４１がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ３、および前記補正用部分ディジタル値Ｃｏｕｔはそれぞれ前記スイッチＳＷ１１〜ＳＷ３１、ＳＷ４２を介して出力され、前記部分ディジタル値Ｍ４に対して補正が加えられ、前記符号化回路７に入力される。
【００７３】
同様に、前記ビット数選択信号Ｂ３が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１〜ＳＷ２１、ＳＷ３２、ＳＷ４１がオン状態、前記スイッチＳＷ１２〜ＳＷ２２、ＳＷ３１、ＳＷ４２がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ２と前記補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ４とは、それぞれ前記スイッチＳＷ１１〜ＳＷ２１、ＳＷ３２、ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ３に対して補正が加えられ、前記符号化回路７に入力される。
【００７４】
同様に、前記ビット数選択信号Ｂ２が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１、ＳＷ２２、ＳＷ３１〜ＳＷ４１がオン状態、前記スイッチＳＷ１２、ＳＷ２１、ＳＷ３２〜ＳＷ４２がオフ状態となり、前記部分ディジタル値Ｍ１と前記補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ３〜Ｍ４とは、それぞれ前記スイッチＳＷ１１、ＳＷ２２、ＳＷ３１〜ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ２に対して補正が加えられ、前記符号化回路７に入力される。
【００７５】
さらに、同様に、前記ビット数選択信号Ｂ１が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が１ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１２、ＳＷ２１〜ＳＷ４１がオン状態、前記スイッチＳＷ１１、ＳＷ２２〜ＳＷ４２がオフ状態となり、前記補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ２〜Ｍ４とは、それぞれ前記スイッチＳＷ１２、ＳＷ２１〜ＳＷ４１を介して出力され、前記部分ディジタル値Ｍ１に対して補正が加えられ、前記符号化回路７に入力される。
【００７６】
一方、前記部分ディジタル値Ｌ１〜Ｌ４は、前記ビット数選択信号Ｂ１〜Ｂ４（２６）がいかなる場合においても、そのまま前記符号化回路７に入力される。なお、本実施の形態では、図６において、スイッチを用いて前記部分ディジタル値Ｍ１〜Ｍ４を選択する構成を例にあげて述べたが、ディジタル値を選択する回路であればスイッチを用いる以外の他の回路でも構成が可能である。
【００７７】
以上に述べたように、本実施の形態１に示したパイプラインＡ／Ｄ変換器によれば、システムが要求するディジタル出力信号の分解能が１〜５ビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を停止させることが可能であり、パイプラインＡ／Ｄ変換器の低消費電力化が可能であると同時に、上記のように出力すべきディジタル値を構成するために必要でない前記部分ディジタル値を出力する前記パイプラインステージに対して、ビット数選択信号２６によって一連のパイプライン動作を停止させた場合においても、補正用Ａ／Ｄ変換器２７によって最下位のビットを確定するための補償ビットＣｏｕｔが作成され、これが補正用符号変換回路２３によって所要のビットに加算されるので、出力すべきディジタル値の分解能を補償することが可能である。
【００７８】
なお、本実施の形態１ではディジタル出力信号の分解能が１〜５ビットに変化するパイプラインＡ／Ｄ変換器について例をあげて説明を示したが、ディジタル出力のビット数は任意の設定が可能であることは言うまでもない。
【００７９】
また、本実施の形態１では、各パイプラインステージが出力する部分ディジタル値が１．５ビットおよび２ビットの場合のＡ／Ｄ変換器についての説明を示したが、各パイプラインステージが出力する部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【００８０】
さらに、本実施の形態１では、補正用Ａ／Ｄ変換器の分解能は１ビットである場合のＡ／Ｄ変換器についての説明を示したが、前記補正用Ａ／Ｄ変換器が出力する補正用部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【００８１】
（実施の形態２）
図７は、本発明の実施の形態２であるパイプラインＡ／Ｄ変換器の構成を示すブロック図であり、図１と同一符号は同一、または相当部分を示し、ディジタル出力信号の分解能を２〜５ビットに変化させることが可能なパイプラインＡ／Ｄ変換器の構成を示している。
【００８２】
本実施の形態２のパイプラインＡ／Ｄ変換器は、入力としてアナログ入力信号１が与えられディジタル出力信号２を出力する。部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が第１のパイプラインステージ３の入力として接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が第２のパイプラインステージ４の入力として接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が第３のパイプラインステージ５の入力として接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が第４のパイプラインステージ６の入力として接続されている。
【００８３】
それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は、補正用符号変換回路２３ａに接続され、前記補正用符号変換回路２３ａの出力は符号化回路７に接続されている。一方、ビット数制御信号２４がビット数制御回路２５ａに接続され、前記ビット数制御回路２５ａの出力であるビット数選択信号２６が前記第１〜第４のパイプラインステージ３〜６と前記補正用符号変換回路２３ａに接続されている。また、Ｐ０〜Ｐ２で示される前記部分アナログ電圧値は、前記第４のパイプラインステージ６に接続されている。
【００８４】
次に図２４を参照しつつ動作について説明する。まず、パイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。５ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第１〜第４のパイプラインステージ３〜６が動作するように前記ビット数選択信号２６が出力される。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３、および前記第２のパイプラインステージ４に入力される。
【００８５】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第４のパイプラインステージ６に入力され、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり前記ディジタル出力信号２の最下位ビットを構成する部分ディジタル値Ｍ４Ｌ４を出力し、これが前記補正用符号変換回路２３ａに入力される。
【００８６】
５ビットの分解能を持つディジタル出力信号を出力する際には、前記第１〜第４のパイプラインステージ３〜６の出力である、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４に対して補正を必要としないため、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４をそのまま前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである５ビットの分解能をもつディジタル出力信号２を出力する（図２４（ａ）参照）。以上が、本パイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００８７】
次にパイプラインＡ／Ｄ変換器が４ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。４ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第１〜第２、第４のパイプラインステージ３〜４、６が動作するように、かつ、前記第３のパイプラインステージ５が停止するように、前記ビット数選択信号２６が出力される。停止した前記第３のパイプラインステージ５は、前記部分ディジタル値Ｍ３Ｌ３として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第２のパイプラインステージ４に入力される。
【００８８】
同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて、１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第４のパイプラインステージ６に入力される。前記部分アナログ電圧値Ｐ２が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ２に応じて２ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力される。
【００８９】
４ビットの分解能を持つディジタル出力信号を出力する際には、前記第３のパイプラインステージ５の出力である前記部分ディジタル値Ｍ３Ｌ３に対して、前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである４ビットの分解能をもつディジタル出力信号２を出力することができる（図２４（ｂ）参照）。以上が、本パイプラインＡ／Ｄ変換器が４ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００９０】
次にパイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。３ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第１、第４のパイプラインステージ３、６が動作するように、また、前記第２〜第３のパイプラインステージ４〜５が停止するように、前記ビット数選択信号２６が出力される。停止した前記第２〜第３のパイプラインステージ４〜５は前記部分ディジタル値Ｍ２Ｌ２〜Ｍ３Ｌ３として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３ａ、および前記第４のパイプラインステージ６に入力される。前記部分アナログ電圧値Ｐ１が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ１に応じて２ビット分の情報をもつ２進コードである部分ディジタル値Ｍ４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力される。３ビットの分解能を持つディジタル出力信号を出力する際には、前記第２のパイプラインステージ４の出力である前記部分ディジタル値Ｍ２Ｌ２に対して、前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである３ビットの分解能をもつディジタル出力信号２を出力する（図２４（ｃ）参照）。以上が、本パイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００９１】
次にパイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。２ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５ａに与えられると、前記ビット数制御回路２５ａより前記第４のパイプラインステージ６が動作するように、また、前記第１〜第３のパイプラインステージ３〜５が停止するように、前記ビット数選択信号２６が出力される。停止した前記第１〜第３のパイプラインステージ３〜５は、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ３Ｌ３として［００］を出力することとする。この時、前記部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１を前記第４のパイプラインステージ６に入力する。前記部分アナログ電圧値Ｐ０が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ０に応じて２ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力される。２ビットの分解能をもつディジタル出力信号を出力する際には、前記第１のパイプラインステージ３の出力である前記部分ディジタル値Ｍ１Ｌ１に対して前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化回路７において符号化することにより、結果として２進コードである２ビットの分解能をもつディジタル出力信号２を出力する（図２４（ｄ）参照）。以上が、本パイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作である。
【００９２】
図８は本実施の形態２のパイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５ａの詳細な構成を示している。前記ビット数制御信号Ａ０が、第１の否定論理回路と、第１、第３の否定論理和回路の一入力端子とに接続され、前記ビット数制御信号Ａ１が、第２の否定論理回路と、第１、第２の否定論理和回路の１入力端子とに接続され、第１の否定論理回路の出力が、第２、第４の否定論理和回路の一入力端子に接続され、第２の否定論理回路の出力が、第３、第４の否定論理和回路の一入力端子に接続されている。そして、第１の否定論理和回路の出力がB２で示されるビット選択信号２６として出力され、第２の否定論理和回路の出力がB３で示されるビット選択信号２６として出力され、第３の否定論理和回路の出力がB４で示されるビット選択信号２６として出力され、第４の否定論理和回路の出力がB５で示されるビット選択信号２６として出力される。以上が、本実施の形態２のパイプラインＡ／Ｄ変換器に用いられるビット数制御回路の構成である。
【００９３】
次に上記ビット数制御回路２５ａの詳細な動作について説明する。前記ビット数制御信号Ａ１〜Ａ０に［００］が入力されると、前記第１の否定論理和回路の出力のみが１レベルとなり、前記第２〜第４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［０００１］が出力される。そして、前記ビット数制御信号Ａ１〜Ａ０に［０１］が入力されると、前記第２の否定論理和回路の出力のみが１レベルとなり、前記第１および第３〜第４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［００１０］が出力される。また、前記ビット数制御信号Ａ１〜Ａ０に［１０］が入力されると、前記第３の否定論理和回路の出力のみが１レベルとなり、前記第１〜第２および第４の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［０１００］が出力される。そして、前記ビット数制御信号Ａ１〜Ａ０に［１１］が入力されると、前記第４の否定論理和回路の出力のみが１レベルとなり、前記第１〜第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２［１０００］が出力される。
【００９４】
前記ビット数選択信号Ｂ５が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、本実施の形態２のパイプラインＡ／Ｄ変換器は５ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、４ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、３ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、２ビット精度の分解能をもつＡ／Ｄ変換器として働く。
【００９５】
なお、上記図８においては、否定論理回路および否定論理和回路を用いてビット数制御回路２５ａを構成した例をあげて述べたが、他の論理回路を用いても同様の効果が得られることは明らかである。
【００９６】
また、図８においては、前記ビット数制御信号Ａ１〜Ａ０の論理状態がそれぞれ［００］［０１］［１０］［１１］のときに、前記ビット数選択信号Ｂ５〜Ｂ２が［０００１］［００１０］［０１００］［１０００］と出力されるとして述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ５〜Ｂ２が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ２を受ける回路が対応してさえいれば、前記ビット数制御信号Ａ１〜Ａ０の論理状態は任意に選択することが可能であることは言うまでもない。
【００９７】
さらに、図８においては、前記ビット数選択信号Ｂ５〜Ｂ２のうち１つの選択信号のみが１レベル、他の４つの選択信号が０レベルとして出力されると述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ５〜Ｂ２が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ２を受ける回路が対応してさえいれば、前記ビット数選択信号Ｂ５〜Ｂ２のうち１つの選択信号のみが０レベル、他の４つの選択信号が１レベルとして出力する、あるいは、前記ビット数選択信号Ｂ５〜Ｂ２は任意の論理状態を出力するとしても同等の効果を得ることが可能であることは言うまでもない。
【００９８】
以下、第ｉ（１〜４）のパイプラインステージについてその構成を詳しく説明する。図９は、本実施の形態２のパイプラインＡ／Ｄ変換器に用いられる第１〜第３のパイプラインステージ３〜５の詳細な構成図を示している。前記第１〜第３のパイプラインステージ３〜５は、その入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９、およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。また、入力としてビット数選択信号Ｂ２〜Ｂｉ＋１が与えられ、これに従って、各パイプラインステージが一連のパイプライン動作を行うか、一連のパイプライン動作が停止させるかが決定される。
【００９９】
前記第1の部分アナログ電圧値８が第1のオフセット付加器１１の入力として接続され、前記第1のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力として接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４の入力として接続され、前記第２のオフセット付加器１４の出力と、前記第１の部分アナログ電圧値８とが減算器１５の入力として接続され、前記減算器１５の出力が演算増幅器１６の入力として接続され、前記演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となる。
【０１００】
前記第１のパイプラインステージ３においては、前記ビット数選択信号Ｂ２のみが、前記第３のパイプラインステージ５においては、前記ビット数選択信号Ｂ２〜Ｂ４が、つまり前記ビット数選択信号Ｂ２〜Ｂｉ＋１が論理和回路に接続され、前記論理和回路の出力であるＩｉが前記第1のオフセット付加器１１と前記部分Ａ／Ｄ変換器１２と前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６と、に接続される。
【０１０１】
また、図１０はパイプラインＡ／Ｄ変換器に用いられる第４のパイプラインステージ６の詳細な構成図を示している。前記第４のパイプラインステージ６は、その入力として各パイプラインステージの部分アナログ電圧値であるＰ０〜Ｐ３を与え、ビット数選択信号Ｂ２〜Ｂ５に従って前記部分アナログ電圧値であるＰ０〜Ｐ３のうち１つを選択し、ＭｉＬｉとして示される部分ディジタル値９を出力する。入力として与えられる各パイプラインステージの前記部分アナログ電圧値であるＰ０〜Ｐ３がそれぞれスイッチＳＷ１〜ＳＷ４を介して部分Ａ／Ｄ変換器１２に接続され、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記ビット数選択信号Ｂ２〜Ｂ５は、それぞれ前記スイッチＳＷ１〜ＳＷ４に接続され、各スイッチのオン状態およびオフ状態を決定する。このようにして、該第４パイプラインステージ６において処理されるアナログ電圧値が、ビット数選択信号に応じて選択する選択手段Sが構成されている。
【０１０２】
以下、上記第ｉ（１〜４）のパイプラインステージの動作について詳細に説明する。前記第１〜第３のパイプラインステージ３〜５は、入力される前記ビット数選択信号Ｂ２〜Ｂｉ＋１のうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器が（ｉ＋２）ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、通常通り一連のパイプライン動作を行う。入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって第1のオフセット電圧値１７として−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０］を出力する。また、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって、第２のオフセット電圧値１８として＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し前記第２の部分アナログ電圧値１０であるＰｉを得る。
【０１０３】
また、入力される前記ビット数選択信号Ｂ２〜Ｂｉ＋１のうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器が（ｉ＋１）ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは１レベルになる。このとき、前記第1のオフセット付加器１１と前記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６とは、その動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。
【０１０４】
また、前記第４のパイプラインステージ６は、前記ビット数選択信号Ｂ５が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ４がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ４を介して接続される前記部分アナログ電圧値Ｐ３に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする2進コードである［００、０１、１０、１１］を出力する。
【０１０５】
また、前記ビット数選択信号Ｂ４が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ３がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ３を介して接続される前記部分アナログ電圧値Ｐ２に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【０１０６】
また、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ２がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ２を介して接続される前記部分アナログ電圧値Ｐ１に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【０１０７】
さらに、ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１がオン状態、その他の前記スイッチがオフ状態となり、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ１を介して接続される前記部分アナログ電圧値Ｐ０に対してＡ／Ｄ変換を行い、前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。
【０１０８】
図１１は、本実施の形態２のパイプラインＡ／Ｄ変換器に用いられる補正用符号変換回路２３ａと、前記符号化回路７の詳細な構成図を示している。補正用符号変換回路２３ａは前記パイプラインステージ３〜６それぞれが出力する前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４と、前記ビット数選択信号Ｂ２〜Ｂ５が与えられ、前記ビット数選択信号Ｂ２〜Ｂ５に従って、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を補正した部分ディジタル値ｍ１ｌ１〜ｍ４ｌ４を出力する。スイッチＳＷ１１１〜ＳＷ４１１の一端はそれぞれスイッチＳＷ１１２〜ＳＷ４１２の一端に接続されており、接続された側のスイッチの一端はそれぞれ部分ディジタル値ｍ１〜ｍ４として出力され、スイッチＳＷ１２１〜ＳＷ４２１の一端はそれぞれスイッチＳＷ１２２〜ＳＷ４２２の一端に接続されており、接続された側のスイッチの一端はそれぞれ部分ディジタル値ｌ１〜ｌ４として出力され、前記符号化回路７に接続される。
【０１０９】
前記部分ディジタル値Ｍ１〜Ｍ３は、それぞれ前記スイッチＳＷ１１２〜ＳＷ３１２と接続されていない側の前記スイッチＳＷ１１１〜ＳＷ３１１に接続される。前記部分ディジタル値Ｍ４は前記スイッチＳＷ４１２と接続されていない側の前記スイッチＳＷ４１１と、前記スイッチＳＷ１１１〜ＳＷ３１１と接続されていない側の前記スイッチＳＷ１１２〜ＳＷ３１２とに接続される。一方、前記部分ディジタル値Ｌ１〜Ｌ３はそれぞれ前記スイッチＳＷ１２２〜ＳＷ３２２と接続されていない側の前記スイッチＳＷ１２１〜ＳＷ３２１に接続される。前記部分ディジタル値Ｌ４は前記スイッチＳＷ４２２と接続されていない側の前記スイッチＳＷ４２１と、前記スイッチＳＷ１２１〜ＳＷ３２１と接続されていない側の前記スイッチＳＷ１２２〜ＳＷ３２２とに接続される。
【０１１０】
また、前記スイッチＳＷ４１１、ＳＷ４２１と接続されていない側の前記スイッチＳＷ４１２〜ＳＷ４２２とにＧＮＤレベルが接続される。前記ビット数選択信号Ｂ２〜Ｂ５はそれぞれ前記スイッチＳＷ１１１〜ＳＷ４１１と、前記スイッチＳＷ１１２〜ＳＷ４１２と、前記スイッチＳＷ１２１〜ＳＷ４２１と、前記スイッチＳＷ１２２〜ＳＷ４２２とに接続され、各スイッチのオン状態およびオフ状態を決定する。
【０１１１】
次に、上記パイプラインＡ／Ｄ変換器に用いられる補正用符号変換回路２３の詳細な動作について説明する。前記補正用符号変換回路２３ａに入力される前記ビット数選択信号Ｂ２〜Ｂ５は、うち１つが１レベル、その他は０レベルである。前記ビット数選択信号Ｂ５が１レベル、他の前記ビット数選択信号が０レベル、つまり、パイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１１〜ＳＷ４１１、ＳＷ１２１〜ＳＷ４２１がオン状態、前記スイッチＳＷ１１２〜ＳＷ４１２、ＳＷ１２２〜ＳＷ４２２がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ４は、それぞれ前記スイッチＳＷ１１１〜ＳＷ４１１を介して出力され、補正されずにそれぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記部分ディジタル値Ｌ１〜Ｌ４はそれぞれ前記スイッチＳＷ１２１〜ＳＷ４２１を介して出力され、補正されずにそれぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１２】
同様に、前記ビット数選択信号Ｂ４が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１１〜ＳＷ２１１、ＳＷ３１２〜ＳＷ４１２、ＳＷ１２１〜ＳＷ２２１、ＳＷ３２２〜ＳＷ４２２がオン状態、前記スイッチＳＷ１１２〜ＳＷ２１２、ＳＷ３１１〜ＳＷ４１１、ＳＷ１２２〜ＳＷ２２２、ＳＷ３２１〜ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ１〜Ｍ２、Ｍ４はそれぞれ前記スイッチＳＷ１１１〜ＳＷ２１１、ＳＷ３１２を介して出力され、０レベルが前記スイッチＳＷ４１２を介して出力され、前記部分ディジタル値Ｍ１〜Ｍ２は補正されず、前記部分ディジタル値Ｍ３は前記部分ディジタル値Ｍ４によって補正され、前記部分ディジタル値Ｍ４は０レベルに補正され、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化回路７に入力される。前記部分ディジタル値Ｌ１〜Ｌ２、Ｌ４はそれぞれ前記スイッチＳＷ１２１〜ＳＷ２２１、ＳＷ３２２を介して出力され、０レベルが前記スイッチＳＷ４２２を介して出力され、前記部分ディジタル値Ｌ１〜Ｌ２は補正されず、前記部分ディジタル値Ｌ３は前記部分ディジタル値Ｌ４によって補正され、前記部分ディジタル値Ｌ４は０レベルに補正され、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１３】
また、前記ビット数選択信号Ｂ３が１レベル、他の前記ビット数選択信号が０レベル、つまりパイプラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１１、ＳＷ２１２、ＳＷ３１１、ＳＷ４１２、ＳＷ１２１、ＳＷ２２２、ＳＷ３２１、ＳＷ４２２がオン状態、前記スイッチＳＷ１１２、ＳＷ２１１、ＳＷ３１２、ＳＷ４１１、ＳＷ１２２、ＳＷ２２１、ＳＷ３２２、ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ１、Ｍ４、Ｍ３は、それぞれ前記スイッチＳＷ１１１、ＳＷ２１２、ＳＷ３１１を介して出力され、０レベルが前記スイッチＳＷ４１２を介して出力され、前記部分ディジタル値Ｍ１、Ｍ３は補正されず、前記部分ディジタル値Ｍ２は前記部分ディジタル値Ｍ４によって補正され、前記部分ディジタル値Ｍ４は０レベルに補正され、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化回路７に入力される。前記部分ディジタル値Ｌ１、Ｌ４、Ｌ３はそれぞれ前記スイッチＳＷ１２１、ＳＷ２２２、ＳＷ３２１を介して出力され、０レベルが前記スイッチＳＷ４２２を介して出力され、前記部分ディジタル値Ｌ１、Ｌ３は補正されず、前記部分ディジタル値Ｌ２は前記部分ディジタル値Ｌ４によって補正され、前記部分ディジタル値Ｌ４は０レベルに補正され、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１４】
また、前記ビット数選択信号Ｂ２が１レベル、他の前記ビット数選択信号が０レベル、つまり、パイプラインＡ／Ｄ変換器が２ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記スイッチＳＷ１１２、ＳＷ２１１〜ＳＷ３１１、ＳＷ４１２、ＳＷ１２２、ＳＷ２２１〜ＳＷ３２１、ＳＷ４２２がオン状態、前記スイッチＳＷ１１１、ＳＷ２１２〜ＳＷ３１２、ＳＷ４１１、ＳＷ１２１、ＳＷ２２２〜ＳＷ３２２、ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ４、Ｍ２〜Ｍ３はそれぞれ前記スイッチＳＷ１１２、ＳＷ２１１〜ＳＷ３１１を介して出力され、０レベルが前記スイッチＳＷ４１２を介して出力され、前記部分ディジタル値Ｍ２〜Ｍ３は補正されず、前記部分ディジタル値Ｍ１は前記部分ディジタル値Ｍ４によって補正され、前記部分ディジタル値Ｍ４は０レベルに補正され、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化回路７に入力される。前記部分ディジタル値Ｌ４、Ｌ２〜Ｌ３は、それぞれ前記スイッチＳＷ１２２、ＳＷ２２１〜ＳＷ３２１を介して出力され、０レベルが前記スイッチＳＷ４２２を介して出力され、前記部分ディジタル値Ｌ２〜Ｌ３は補正されず、前記部分ディジタル値Ｌ１は前記部分ディジタル値Ｌ４によって補正され、前記部分ディジタル値Ｌ４は０レベルに補正され、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路７に入力される。
【０１１５】
なお、図１１においては、スイッチを用いて前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を選択する構成を例にあげて述べたが、ディジタル値を選択する回路であれば他回路でも構成が可能である。
【０１１６】
以上に述べたように、本実施の形態２のパイプラインＡ／Ｄ変換器によれば、システムが要求するディジタル出力信号の分解能が２〜５ビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を停止させることが可能であり、パイプラインＡ／Ｄ変換器の低消費電力化が可能であると同時に、出力すべきディジタル値を構成するために必要でない前記部分ディジタル値を出力する前記パイプラインステージに対して一連のパイプライン動作を停止させても、出力すべきディジタル値の分解能を補償することが可能である。
【０１１７】
なお、本実施の形態２では、ディジタル出力信号の分解能が２〜５ビットに変化するパイプラインＡ／Ｄ変換器についての説明を示したが、ディジタル出力のビット数２以上の任意の設定が可能であることは言うまでもない。
【０１１８】
なお、本実施の形態２では各パイプラインステージが出力する部分ディジタル値が１．５ビットおよび２ビットの場合のＡ／Ｄ変換器についての説明を示したが、各パイプラインステージが出力する部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【０１１９】
（実施の形態３）
図１２は、本発明の実施の形態３であるパイプラインＡ／Ｄ変換器の構成図であり、ディジタル出力信号の分解能を１〜３ビットまたは、５ビットに変化させることが可能なパイプラインＡ／Ｄ変換器の構成を示している。本実施の形態３のパイプラインＡ／Ｄ変換器は、その入力としてアナログ入力信号１が与えられディジタル出力信号２を出力する。部分アナログ電圧値Ｐ０で示される前記アナログ入力信号１が第１のパイプラインステージ３の入力として接続され、部分アナログ電圧値Ｐ１で示される前記第１のパイプラインステージ３の出力が第２のパイプラインステージ４の入力として接続され、部分アナログ電圧値Ｐ２で示される前記第２のパイプラインステージ４の出力が第３のパイプラインステージ５の入力として接続され、部分アナログ電圧値Ｐ３で示される前記第３のパイプラインステージ５の出力が第４のパイプラインステージ６の入力として接続されている。それぞれのパイプラインステージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は符号化回路７に接続されている。一方、ビット数制御信号２４がビット数制御回路２５ｂに接続され、前記ビット数制御回路２５ｂの出力であるビット数選択信号２６が前記パイプラインステージ３〜６に接続されている。
【０１２０】
次に本実施の形態３のパイプラインＡ／Ｄ変換器の動作について説明する。まず、パイプラインＡ／Ｄ変換器が５ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。５ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が、前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより前記第１〜第４のパイプラインステージ３〜６が動作するように前記ビット数選択信号２６が出力される。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。同様に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回路７および前記第３のパイプラインステージ５に入力され、同様に、前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それぞれ前記符号化回路７、および前記第４のパイプラインステージ６に入力され、前記部分アナログ電圧値Ｐ３が前記第４のパイプラインステージ６に入力されると、前記部分アナログ電圧値Ｐ３に応じて２ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最下位ビットを構成する部分ディジタル値Ｍ４Ｌ４を出力し、これが前記符号化回路７に入力される。前記符号化回路７において符号化することにより、結果として２進コードである５ビットの分解能をもつディジタル出力信号２を出力する。
【０１２１】
次にパイプラインＡ／Ｄ変換器が３ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。３ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより前記第１〜第３のパイプラインステージ３〜５が動作するように、また、前記第４のパイプラインステージ６が停止するように前記ビット数選択信号２６が出力される。停止した前記第４のパイプラインステージ６は前記部分ディジタル値Ｍ４Ｌ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１および部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。
【０１２２】
前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて、１．５ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ２および部分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回路７、および前記第３のパイプラインステージ５に入力される。前記部分アナログ電圧値Ｐ２が前記第３のパイプラインステージ５に入力されると、前記部分アナログ電圧値Ｐ２に応じて、１ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ３を、また部分ディジタル値Ｌ３として０レベルを出力し、前記符号化回路７に入力する。前記第４のパイプラインステージ６は部分ディジタル値Ｍ４Ｌ４として［００］を出力し、前記符号化回路７に入力する。前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１〜Ｍ３Ｌ３を符号化することにより、結果として２進コードである３ビットの分解能をもつディジタル出力信号２を出力する。
【０１２３】
次にパイプラインＡ／Ｄ変換器が２ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。２ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより、前記パイプラインステージ３、４が動作するように、また、前記パイプラインステージ５、６が停止するように前記ビット数選択信号２６が出力される。停止した前記パイプラインステージ５、６は前記部分ディジタル値Ｍ３Ｌ３、Ｍ４Ｌ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１．５ビット分の情報をもつ２進コードであり、前記ディジタル出力信号２の最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、それぞれ前記符号化回路７、および前記第２のパイプラインステージ４に入力される。
【０１２４】
前記部分アナログ電圧値Ｐ１が前記第２のパイプラインステージ４に入力されると、前記部分アナログ電圧値Ｐ１に応じて、１ビット分の情報をもつ２進コードである、部分ディジタル値Ｍ２を、また部分ディジタル値Ｌ２として０レベルを出力し、前記符号化回路７に入力する。前記第４のパイプラインステージ５〜６は部分ディジタル値Ｍ３Ｌ３、Ｍ４Ｌ４として［００］を出力し、前記符号化回路７に入力する。前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１〜Ｍ２Ｌ２を符号化することにより、結果として２進コードである２ビットの分解能をもつディジタル出力信号２を出力する。
【０１２５】
次にパイプラインＡ／Ｄ変換器が１ビットの分解能をもつディジタル出力信号を出力する場合の動作について説明する。１ビットの分解能をもつディジタル出力信号を出力するための前記ビット数制御信号２４が前記ビット数制御回路２５ｂに与えられると、前記ビット数制御回路２５ｂより前記パイプラインステージ３が動作するように、また、前記パイプラインステージ４〜６が停止するように前記ビット数選択信号２６が出力される。停止した前記パイプラインステージ４〜６は、前記部分ディジタル値Ｍ２Ｌ２〜Ｍ４Ｌ４として［００］を出力することとする。この時、前記アナログ入力信号１が前記第１のパイプラインステージ３に入力されると、前記アナログ入力信号１に応じて、１ビット分の情報をもつ２進コードである部分ディジタル値Ｍ１を、また部分ディジタル値Ｌ１として０レベルを出力し、前記符号化回路７に入力する。前記第４のパイプラインステージ４〜６は部分ディジタル値Ｍ２Ｌ２〜Ｍ４Ｌ４として［００］を出力し、前記符号化回路７に入力する。前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１を符号化することにより、結果として２進コードである１ビットの分解能をもつディジタル出力信号２を出力する。
【０１２６】
図１３は上記パイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５ｂの構成を示している。前記ビット数制御信号Ａ０が、第１の否定論理回路と、第１、第３の否定論理和回路の１入力端子とに接続され、前記ビット数制御信号Ａ１が、第２の否定論理回路と、第１、第２の否定論理和回路の一入力端子とに接続され、第１の否定論理回路の出力が、第２の否定論理和回路の一入力端子に接続され、第２の否定論理回路の出力が、第３の否定論理和回路の一入力端子に接続され、第１の否定論理和回路の出力がＢ１で示されるビット選択信号２６として出力され、第２の否定論理和回路の出力がＢ２で示されるビット選択信号２６として出力され、第３の否定論理和回路の出力がＢ３で示されるビット選択信号２６として出力される。
【０１２７】
次に、上記パイプラインＡ／Ｄ変換器に用いられるビット数制御回路２５ｂの詳細な動作について説明する。前記ビット数制御信号Ａ１〜Ａ０に［００］が入力されると、前記第１の否定論理和回路の出力のみが１レベルとなり、また、前記第２〜第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［００１］が出力される。前記ビット数制御信号Ａ１〜Ａ０に［０１］が入力されると、前記第２の否定論理和回路の出力のみが１レベルとなり、また、前記第１および第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［０１０］が出力される。前記ビット数制御信号Ａ１〜Ａ０に［１０］が入力されると、前記第３の否定論理和回路の出力のみが１レベルとなり、また、前記第１〜第２の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［１００］が出力される。前記ビット数制御信号Ａ１〜Ａ０に［１１］が入力されると、前記第１〜第３の否定論理和回路の出力が０レベルとなり、前記ビット数選択信号Ｂ３〜Ｂ１［０００］が出力される。
【０１２８】
前記ビット数選択信号Ｂ３〜Ｂ１すべてが０レベルを示すとき、パイプラインＡ／Ｄ変換器は５ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ３が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、３ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ２が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、２ビット精度の分解能をもつＡ／Ｄ変換器として働き、同様に、前記ビット数選択信号Ｂ１が１レベル、その他の前記ビット数選択信号が０レベルを示すとき、１ビット精度の分解能をもつＡ／Ｄ変換器として働く。
【０１２９】
なお、図１３においては、否定論理回路および否定論理和回路を用いてビット数制御回路２５ｂを構成した例をあげて述べたが、他の論理回路を用いても同様の効果が得られることは明らかである。
【０１３０】
また、図１３においては、前記ビット数制御信号Ａ１〜Ａ０の論理状態がそれぞれ［００］［０１］［１０］［１１］のときに、前記ビット数選択信号Ｂ３〜Ｂ１が［００１］［０１０］［１００］［０００］と出力されるものとして述べたが、同等の効果が得られるように前記ビット数選択信号Ｂ３〜Ｂ１が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ３〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数制御信号Ａ１〜Ａ０の論理状態は任意に選択することが可能であることは言うまでもない。
【０１３１】
さらに、図１３においては、前記ビット数選択信号Ｂ３〜Ｂ１のうち１つの選択信号のみが１レベル、他の２つの選択信号が０レベルとして出力されると述べたが、同等の効果が得られるように、前記ビット数選択信号Ｂ３〜Ｂ１が前記ビット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビット数選択信号Ｂ３〜Ｂ１を受ける回路が対応してさえいれば、前記ビット数選択信号Ｂ３〜Ｂ１のうち１つの選択信号のみが０レベル、他の２つの選択信号が１レベルとして出力する、あるいは、前記ビット数選択信号Ｂ３〜Ｂ１は任意の論理状態を出力するとしても同等の効果を得ることが可能であることは言うまでもない。
【０１３２】
以下、第ｉ（１〜４）のパイプラインステージについてその構成を説明する。図１４は本実施の形態３であるパイプラインＡ／Ｄ変換器に用いられる第１〜第３のパイプラインステージ３〜５の構成図を示している。前記第１〜第３のパイプラインステージ３〜５は入力としてＰｉ−１として示される第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示される部分ディジタル値９、およびＰｉとして示される第２の部分アナログ電圧値１０を出力する。また、入力としてビット数選択信号（２６）Ｂ１〜Ｂｉが与えられ、これに従って一連のパイプライン動作を行うか一連のパイプライン動作を停止させるか、または第１のオフセット電圧値を加えるか加えないかを決定する。前記第1の部分アナログ電圧値８が第1のオフセット付加器１１の入力として接続され、前記第1のオフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力として接続され、前記部分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１４の入力として接続され、前記第２のオフセット付加器１４の出力と、前記第１の部分アナログ電圧値８とが減算器１５の入力として接続され、前記減算器１５の出力が演算増幅器１６の入力として接続され、前記演算増幅器１６の出力が前記第２の部分アナログ電圧値１０となる。また、第1のオフセット付加器１１には、ビット選択信号Ｂｉが入力され、これにより、該ビット選択信号Ｂｉに応じてオフセット付加を行うか否かを制御するオフセット制御手段ＯＦＣが構成されている。
【０１３３】
前記第２のパイプラインステージにおいては、前記ビット数選択信号Ｂ１のみが、また、前記第３のパイプラインステージにおいては、前記ビット数選択信号Ｂ１〜Ｂ２が、つまり前記ビット数選択信号Ｂ１〜Ｂｉ−１が論理和回路（２６）に接続され、前記論理和回路（２６）の出力であるＩｉが前記第1のオフセット付加器１１と、前記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６と、に接続され、前記論理和回路の出力であるＩｉによって動作するか動作しないかが決定される。
【０１３４】
なお、前記第１のパイプステージは常に動作するため、前記論理和回路は必要としない。前記ビット数選択信号Ｂｉは前記第1のオフセット付加器１１に接続されている。
【０１３５】
また、図１５は本実施の形態３のパイプラインＡ／Ｄ変換器に用いられる第４のパイプラインステージ６の構成図を示している。前記第４のパイプラインステージ６は、その入力としてＰｉ−１として示される第1の部分アナログ電圧値８、および前記ビット数選択信号（２６）Ｂ１〜Ｂ３が与えられ、ＭｉＬｉとして示される部分ディジタル値９を出力する。前記第1の部分アナログ電圧値８が部分Ａ／Ｄ変換器１２の入力として接続されている。
【０１３６】
以下、上記パイプラインＡ／Ｄ変換器に用いられる第ｉ（１〜４）のパイプラインステージについて、図２５を参照しつつ、その動作を説明する。前記第１のパイプラインステージ３は、前記ビット数選択信号Ｂ１が０レベル、つまりパイプラインＡ／Ｄ変換器が２ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、通常通り一連のパイプライン動作を行い、前記第２〜第３のパイプラインステージ４〜５は、入力される前記ビット数選択信号Ｂ１〜Ｂｉのうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器がｉ＋１ビット精度以上の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、通常通り一連のパイプライン動作を行う。入力される前記第１の部分アナログ電圧値８であるＰｉ−１に対して、前記第1のオフセット付加器１１によって第1のオフセット電圧値１７として−０．５ＬＳＢ分のオフセット電圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分ディジタル値９として１．５ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする2進コードである［００、０１、１０］を出力する。
【０１３７】
また、前記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、この結果に対して前記第２のオフセット付加器１４によって第２のオフセット電圧値１８として＋０．５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分アナログ電圧値８と共に前記減算器１５に入力し、両者の差電圧値を得た後、これを前記演算増幅器１６によって増幅し前記第２の部分アナログ電圧値１０であるＰｉを得る。
【０１３８】
一方、入力される前記ビット数選択信号Ｂ１〜Ｂｉ−１のうち少なくとも１つが１レベル、つまりパイプラインＡ／Ｄ変換器がｉ―１ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路より出力されるＩｉは１レベルになる。このとき、前記第1のオフセット付加器１１と、前記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４と、前記減算器１５と、前記演算増幅器１６とは、その動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。一方、入力される前記ビット数選択信号Ｂｉが１レベルの時、つまりパイプラインＡ／Ｄ変換器がｉビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、該ビット数選択信号Ｂｉが前記第1のオフセット付加器１１に入力されて、そのオフセット付加動作を停止する。
【０１３９】
これにより、前記第１の部分アナログ電圧値Ｐｉ−１に対する出力である前記部分ディジタル値ＭｉＬｉ、および前記第２の部分アナログ電圧値Ｐｉの関係は、図２０に示される入出力関係に対して、図１６で示されるような入出力関係に変化する。つまり、前記第１の部分アナログ電圧値Ｐｉ−１がＧＮＤレベルより低い場合には、前記部分ディジタル値Ｍｉとして０レベルを、前記第１の部分アナログ電圧値Ｐｉ−１がＧＮＤレベルより高い場合には、前記部分ディジタル値Ｍｉとして１レベルを出力する。このとき、前記部分ディジタル値Ｌｉは０レベルを出力することとすると、第ｉのパイプラインステージの出力である前記部分ディジタル値Ｍｉは、ｉ＋１番目以降に接続されたパイプラインステージが出力する前記部分ディジタル値Ｍｉ＋１Ｌｉ＋１〜Ｍ４Ｌ４とのオーバーラップを持たなくなるため、第ｉのパイプラインステージのみで、ｉビット精度の出力を決定することが可能となる。
【０１４０】
一方、前記第４のパイプラインステージ６は、入力される前記ビット数選択信号Ｂ１〜Ｂ３のうち全てが０レベル、つまりパイプラインＡ／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは０レベルになる。このとき、通常通り一連のパイプライン動作を行う。前記部分アナログ電圧値Ｐｉ−１に対してＡ／Ｄ変換器を行い前記部分ディジタル値９として２ビット出力に相当し、上位ビットをＭｉ、下位ビットをＬｉとする２進コードである［００、０１、１０、１１］を出力する。また、前記ビット数選択信号Ｂ１〜Ｂ３のうち少なくとも１つが１レベル、つまり、パイプラインＡ／Ｄ変換器が３ビット精度以下の分解能をもつＡ／Ｄ変換器として働いている場合、前記論理和回路（２６）より出力されるＩｉは１レベルになる。このとき、前記部分Ａ／Ｄ変換器１２はその動作を停止する。この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディジタル値９として［００］を出力することとする。
【０１４１】
以上に述べたように、本実施の形態３に示したパイプラインＡ／Ｄ変換器によれば、システムが要求するディジタル出力信号の分解能が１〜３ビット、もしくは５ビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を停止させることが可能であり、パイプラインＡ／Ｄ変換器の低消費電力化が可能であると同時に、出力すべきディジタル値を構成するために必要でない前記部分ディジタル値を出力する前記パイプラインステージに対して一連のパイプライン動作を停止させても、出力すべきディジタル値の精度を補償することが可能である。
【０１４２】
なお、本実施の形態３ではディジタル出力信号の分解能が１〜３ビットもしくは５ビットに変化するパイプラインＡ／Ｄ変換器についての説明を示したが、ディジタル出力のビット数はパイプラインステージの数を変更することで１〜ｎ−２，ｎビットと任意の設定が可能であることは言うまでもない。
【０１４３】
また、本実施の形態３では各パイプラインステージが出力する部分ディジタル値が１．５ビットおよび２ビットの場合のＡ／Ｄ変換器についての説明を示したが、各パイプラインステージが出力する部分ディジタル値のビット数は任意の設定が可能であることは言うまでもない。
【０１４５】
【発明の効果】
以上のように、本発明（請求項１）にかかるＡ／Ｄ変換器によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値として出力する補正用Ａ／Ｄ変換器と、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用Ａ／Ｄ変換器が出力する前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換回路と、から構成されているものとしたので、システムが要求するディジタル出力信号の分解能が１〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
【０１４６】
また、本発明（請求項２）にかかるＡ／Ｄ変換器によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、前記補正回路は、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択手段と、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換回路と、から構成されているものとしたので、システムが要求するディジタル出力信号の分解能が２〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
【０１４７】
また、本発明（請求項３）にかかるＡ／Ｄ変換器の制御方法によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値とする補正用Ａ／Ｄ変換ステップと、前記補正回路が、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換ステップと、を含むものとしたので、システムが要求するディジタル出力信号の分解能が１〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
また、本発明（請求項４）にかかるＡ／Ｄ変換器の制御方法によれば、それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、前記補正回路が、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択ステップと、前記補正回路が、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換ステップと、を含むものとしたので、システムが要求するディジタル出力信号の分解能が２〜Ｎビットに変化する場合に、動作が不要なパイプラインステージが行う一連のパイプライン動作を、データ出力破綻を生じることなく、停止させることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるパイプラインＡ／Ｄ変換器の構成を示す図。
【図２】上記パイプラインＡ／Ｄ変換器を構成するビット数制御回路の構成図。
【図３】上記第１〜第３のパイプラインＡ／Ｄ変換器を構成するパイプラインステージの構成図。
【図４】上記パイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図。
【図５】上記パイプラインＡ／Ｄ変換器を構成する補正用Ａ／Ｄ変換器の構成図。
【図６】上記パイプラインＡ／Ｄ変換器を構成する補正用符号変換回路の構成図。
【図７】本発明の実施の形態２にかかるパイプラインＡ／Ｄ変換器の構成を示す図。
【図８】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成するビット数制御回路の構成図。
【図９】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの構成図。
【図１０】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図。
【図１１】上記実施の形態２にかかるパイプラインＡ／Ｄ変換器を構成する補正用符号変換回路の構成図。
【図１２】本発明の実施の形態３にかかるパイプラインＡ／Ｄ変換器の構成を示す図。
【図１３】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成するビット数制御回路の構成図。
【図１４】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの構成図。
【図１５】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図
【図１６】上記実施の形態３にかかるパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの入出力関係図
【図１７】従来のパイプラインＡ／Ｄ変換器の構成を示す図。
【図１８】従来のパイプラインＡ／Ｄ変換器を構成する第１〜第３のパイプラインステージの構成図。
【図１９】従来のパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの構成図。
【図２０】従来のパイプラインＡ／Ｄ変換器による第１〜第３のパイプラインステージの入出力関係を示す図。
【図２１】従来のパイプラインＡ／Ｄ変換器を構成する第４のパイプラインステージの入出力関係を示す図。
【図２２】従来のパイプラインＡ／Ｄ変換器を構成する符号化回路の構成図。
【図２３】本発明の実施の形態１にかかるＡ／Ｄ変換器を構成する補正用Ａ／Ｄ変換器の動作を説明するための、パイプラインステージ出力と補正用ディジタル値との関係を示す図。
【図２４】本発明の実施の形態２にかかるＡ／Ｄ変換器を構成する補正用Ａ／Ｄ変換器の動作を説明するための、パイプラインステージ出力と補正用ディジタル値との関係を示す図。
【図２５】本発明の実施の形態３にかかるＡ／Ｄ変換器の第1ないし第３のパイプラインステージ入出力関係を示す図。
【図２６】従来のＡ／Ｄ変換器のパイプラインステージ出力による符号化を説明するための図。
【符号の説明】
１ アナログ入力信号
２ ディジタル出力信号
３ 第１のパイプラインステージ
４ 第２のパイプラインステージ
５ 第３のパイプラインステージ
６ 第４のパイプラインステージ
７ 符号化回路
８ 第１の部分アナログ電圧値
９ 部分ディジタル値
１０ 第２の部分アナログ電圧値
１１ 第１のオフセット付加器
１２ 部分Ａ／Ｄ変換器
１３ 部分Ｄ／Ａ変換器
１４ 第２のオフセット付加器
１５ 減算器
１６ 演算増幅器
１７ 第１のオフセット電圧
１８ 第２のオフセット電圧
１９、２２ 半加算器
２０、２１ 全加算器
２３ 補正用符号変換回路
２４ ビット数制御信号
２５ ビット数制御回路
２６ ビット数選択信号
２７ 補正用Ａ／Ｄ変換器
２８ 補正用部分ディジタル値
２９ 電圧比較器
Claims (4)
- それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、
分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、
前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、
前記補正回路は、
前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値として出力する補正用Ａ／Ｄ変換器と、
前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用Ａ／Ｄ変換器が出力する前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換回路と、から構成されている、
ことを特徴とするＡ／Ｄ変換器。 - それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、
分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、
前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備え、
前記補正回路は、
最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択手段と、
前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換回路と、から構成されている、
ことを特徴とするＡ／Ｄ変換器。 - それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイプラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、
前記補正回路が、前記すべてのパイプラインステージの入力を入力とし、該入力のうちから上記ビット数選択信号に応じて選択した入力と、比較参照電圧値とを比較してその電圧比較結果を１以上の２進コードからなる補正用部分ディジタル値とする補正用Ａ／Ｄ変換ステップと、
前記補正回路が、前記パイプラインステージ列のすべてのパイプラインステージが出力する前記部分ディジタル値と、前記補正用部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、１以上の２進コードを出力する補正用符号変換ステップと、を含む、
ことを特徴とするＡ／Ｄ変換器の制御方法。 - それぞれ、入力されるアナログ電圧に対してパイプライン動作を行って部分ディジタル値を出力する複数のパイプラインステージを、直列に接続してなるパイ プラインステージ列と、分解能を指示するビット数制御信号に従い、上記各パイプラインステージに対して、動作をさせるか停止させるかを示すビット数選択信号を出力するビット数制御回路と、前記ビット数制御信号に従って、出力すべきディジタル値の補償をする補正回路と、を備えたＡ／Ｄ変換器において、前記出力すべきディジタル値の補償をする制御方法であって、
前記補正回路が、最終段パイプラインステージにおいて処理されるアナログ電圧値を、前記複数のパイプラインステージのうちの最終段を除くパイプラインステージが出力するアナログ電圧値のうちから、上記ビット数選択信号に応じて選択する選択ステップと、
前記補正回路が、前記最終段パイプラインステージが出力する部分ディジタル値と、前記パイプラインステージ列の前記最終段以外の各パイプラインステージが出力する前記部分ディジタル値とを入力とし、上記ビット数選択信号に応じて、補正された２進コードを出力する補正用符号変換ステップと、を含む、
ことを特徴とするＡ／Ｄ変換器の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002278266A JP3850359B2 (ja) | 2001-09-27 | 2002-09-25 | Ａ／ｄ変換器、及びその制御方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-295283 | 2001-09-27 | ||
| JP2001295283 | 2001-09-27 | ||
| JP2002278266A JP3850359B2 (ja) | 2001-09-27 | 2002-09-25 | Ａ／ｄ変換器、及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174364A JP2003174364A (ja) | 2003-06-20 |
| JP3850359B2 true JP3850359B2 (ja) | 2006-11-29 |
Family
ID=26623004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002278266A Expired - Fee Related JP3850359B2 (ja) | 2001-09-27 | 2002-09-25 | Ａ／ｄ変換器、及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3850359B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850749B1 (ko) * | 2006-12-04 | 2008-08-06 | 한국전자통신연구원 | 동작 모드 변경이 가능한 멀티-비트 파이프라인아날로그-디지털 변환기 |
| JP4864740B2 (ja) * | 2007-01-25 | 2012-02-01 | 株式会社東芝 | アナログデジタル変換器 |
| JP2010166447A (ja) * | 2009-01-16 | 2010-07-29 | Sony Corp | Ａｄ変換器および信号処理システム |
| JP5417993B2 (ja) * | 2009-06-01 | 2014-02-19 | 日本テキサス・インスツルメンツ株式会社 | アナログ−デジタル変換回路 |
| JP2011071966A (ja) * | 2009-08-24 | 2011-04-07 | Kyushu Institute Of Technology | パイプライン型アナログデジタル変換装置 |
| JP5561093B2 (ja) * | 2010-10-15 | 2014-07-30 | 富士通株式会社 | データ判定回路および受信装置 |
| JP2013070425A (ja) * | 2012-12-18 | 2013-04-18 | Nec Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
| JP5569633B2 (ja) * | 2013-07-22 | 2014-08-13 | 日本テキサス・インスツルメンツ株式会社 | アナログ−デジタル変換回路 |
-
2002
- 2002-09-25 JP JP2002278266A patent/JP3850359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003174364A (ja) | 2003-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7515083B2 (en) | Analog-to-digital converting system | |
| JP2819006B2 (ja) | サーモメータ・バイナリ・エンコード方法 | |
| US7486216B2 (en) | Multi-bit pipeline analog-to-digital converter capable of altering operating mode | |
| US8963757B2 (en) | D/A converter including higher-order resistor string | |
| CN101192831B (zh) | 数字模拟转换器 | |
| JP3850359B2 (ja) | Ａ／ｄ変換器、及びその制御方法 | |
| US7161523B1 (en) | Systems and methods for a self-organizing analog-to-digital converter | |
| JP6102521B2 (ja) | Ｓａｒアナログ・デジタル変換方法およびｓａｒアナログ・デジタル変換回路 | |
| US8730080B2 (en) | Analog-to-digital converters and pipeline analog-to-digital converters | |
| JP2014131216A (ja) | アナログ／デジタル変換器 | |
| US10790848B2 (en) | Segmented resistive digital to analog converter | |
| US8947275B2 (en) | Method and apparatus for calibrating digital background through capacitor division and swapping for reducing capacitor mismatch effect of analog-to-digital converter | |
| US6700524B2 (en) | A/D converter for performing pipeline processing | |
| US8866658B2 (en) | Digital-to-analog converter | |
| JP4522849B2 (ja) | シグマデルタアナログディジタル変換器と方法 | |
| CN112583410A (zh) | 分段式数模转换器 | |
| US20090085790A1 (en) | Pipeline analog-to-digital converter and method of driving the same | |
| WO2010116864A1 (ja) | 逐次比較型ａｄ変換回路 | |
| US8237596B2 (en) | Apparatus and method for simplifying Digital-to-Analog Converter circuitry using gray code | |
| JP2006262448A (ja) | アナログデジタル変換器およびアナログデジタル変換装置 | |
| US8593323B2 (en) | A/D conversion device | |
| KR100873435B1 (ko) | 멀티플렉서를 이용한 아날로그/디지털 컨버터 및 그의 변환방법 | |
| KR100495500B1 (ko) | 디지털/아날로그 변환기 | |
| JP3221131B2 (ja) | アナログ／ディジタル変換回路 | |
| JP2003152542A (ja) | パイプライン型ａ／ｄコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040802 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060829 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |