JP5569633B2 - アナログ−デジタル変換回路 - Google Patents
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Description
この場合、上記アナログ−デジタル変換回路は、上記複数の変換ステージから出力される複数の上記デジタル信号を保持する複数のラッチ回路と、上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージにおける入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとを反転させるタイミング制御回路とを有してよい。
また、上記タイミング制御回路は、上記所定の動作モードにおいて、上記変換ステージにおける上記タイミングの反転に合わせて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号を保持するラッチ回路における当該保持のタイミングを変更してよい。
図1は、本発明の第1の実施形態に係るA/Dコンバータの構成の一例を示す図である。図1に示すA/Dコンバータは、サンプルホールド部10と、変換ステージ20−1〜20−7と、遅延回路31〜37を含んだ遅延部30と、補正回路41〜46を含んだ補正部40と、レジスタ50と、クロック生成部60と、クロック切り替え部70と、スイッチSW11,SW12,SW3,SW4とを有する。
スイッチSW3は、本発明における第1の停止制御回路の一例である。
スイッチSW11及びSW12を含む回路は、本発明における第1のバイパス回路の一例である。
クロック切り替え部70は、本発明におけるタイミング制御回路の一例である。
遅延回路31〜36は、本発明における遅延回路の一例である。
補正回路41〜46は、本発明における補正回路の一例である。
スイッチSW4は、本発明における信号入力回路の一例である。
クロック生成部60は、本発明におけるクロック生成回路の一例である。
変換ステージ20−2〜20−6は、変換ステージ20−1と同様に、前段からの入力信号を3ビットのデジタル信号(Do2〜Do6)に変換し、このデジタル信号に対応するアナログ信号と前段からの入力信号との差分を増幅して後段に出力する。
アナログ−デジタル変換回路21は、入力信号Vinを3ビットのデジタル信号Do(Do1〜Do6)に変換する。
デジタル−アナログ変換回路22は、デジタル信号Doをアナログ信号に変換する。
増幅回路23は、デジタル−アナログ変換回路22から出力されるアナログ信号と入力信号Vinとの差を8倍に増幅し、その増幅結果をアナログ信号Voutとして出力する。
図2におけるサンプルホールド回路24、演算回路25及び増幅器26は、それぞれ独立の回路で構成してもよいし、これらの機能が複合されたスイッチトキャパシタなどの回路で構成してもよい。
サンプルホールド部10は、入力するクロック信号(CK1又はCK2)がハイレベルのとき入力信号Sinをサンプリングし、クロック信号がローレベルのときサンプリング結果を保持する。
スイッチSW3は、省電力モードにおいて初段の変換ステージ20−1への電源供給を遮断する。スイッチSW3は、変換ステージ20−1への電源供給ラインに設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
スイッチSW11は、サンプルホールド部10の出力と変換ステージ20−1の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。スイッチSW12は、サンプルホールド部10の出力と変換ステージ20−2の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
クロック信号CKAとCKBの位相が半周期ずれていることから(図3)、縦続接続されたラッチ回路をクロック信号の半周期ごとにデジタル信号がシフトする。すなわち、1段のラッチ回路によって半周期の遅延が生じる。この半周期の遅延が、変換ステージ20−1〜20−7においてデジタル信号Do1〜Do7が順次に生成される際の1段分の遅延に対応する。
デジタル信号Do3は、変換ステージ20−2の出力信号をA/D変換して得られる。その変換ステージ20−2の出力信号は、変換ステージ20−2の増幅部23(図2)においてサンプリング結果を保持しつつ増幅動作を行うことにより得られる。変換ステージ20−2の出力信号は、ホールド状態の終期において比較的安定なレベルとなる。従って、デジタル信号Do3は、変換ステージ20−2の出力信号が比較的安定しているホールド状態からサンプル状態への移行時、すなわちクロック信号CK1(CKA)の立ち上がりにおいてラッチ回路L31にラッチされる。
一方、クロック切り替え部70は、省電力モードにおいて、遅延回路32,34,36の奇数段のラッチ回路及び遅延回路31,33,35の偶数段のラッチ回路にクロック信号CK1を入力し、遅延回路32,34の偶数段のラッチ回路及び遅延回路31,33,35の奇数段のラッチ回路にクロック信号CK2を入力する。このとき、各遅延回路31〜37の最終段のラッチ回路(L17,L26,L35,L44,L53,L62,L71)には、通常モードと同様に、クロック信号CK1が供給される。
クロック切り替え部70がクロック信号CK1,CK2を切り替えることにより、省電力モードにおいて、停止状態の変換ステージ20−1より下位の変換ステージ20−2〜20−6における入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとが反転される。また、この変換ステージ20−2〜20−6におけるタイミングの反転に合わせて、停止状態の変換ステージ20−1より下位の変換ステージ20−2〜20−6のデジタル信号Do2〜Do6を保持する遅延回路32〜36における信号保持タイミングも変更される。
補正回路46は、入力した桁上がり信号に基づいてデジタル信号Do6を補正し、その補正結果として3ビットのデジタル信号を生成する。この補正では、例えば、入力した桁上がり信号と補正対象のデジタル信号Do6とを加算して3ビットのデジタル信号を生成する。
補正回路46は、生成した3ビットのデジタル信号における最上位のビットを桁上がり信号として補正回路45に出力するとともに、下位の2ビットをデジタル信号Doutの第4桁及び第5桁のビット信号B3,B4としてレジスタ50に出力する。
例えば補正回路45の場合、その補正対象となるデジタル信号Do5の生成元が変換ステージ20−5であり、これに対する下位段が変換ステージ20−6である。変換ステージ20−6で生成されるデジタル信号Do6が補正回路46において補正され、補正回路45は、補正回路46から桁上がり信号を入力する。
そして、補正回路41〜45は、この入力した桁上がり信号に基づいて補正対象のデジタル信号を補正し、その補正結果として3ビットのデジタル信号を生成する。この補正では、例えば、下位から入力した桁上がり信号と補正対象のデジタル信号(Do1〜Do5)とを加算して3ビットのデジタル信号を生成する。
例えば補正回路45の場合、その補正対象となるデジタル信号Do5の生成元の変換ステージ20−5の上位段が変換ステージ20−4である。この変換ステージ20−4で生成されるデジタル信号Do4が補正回路44において補正されるので、補正回路45は、補正回路44へ桁上がり信号を出力する。
例えば補正回路45は、生成した3ビットのデジタル信号の最上位ビットを桁上がり信号として補正回路44に出力し、残りの2ビットをデジタル信号Doutのビット信号B5,B6(第6桁,第7桁)としてレジスタ50に出力する。
通常モードでは、図1に示すように、スイッチSW3を介して変換ステージ20−1に電源が供給されるとともに、サンプルホールド部10の出力信号がスイッチSW11を介して変換ステージ20−1に入力される。これにより、A/Dコンバータは、変換ステージ20−1を初段とする7段の変換ステージ(20−1〜20−7)で動作する。
変換ステージ20−1では、サンプルホールド部10からの入力信号が3ビットのデジタル信号Do1に変換され、更にこのデジタル信号Do1がアナログ信号に変換される。変換ステージ20−1において入力信号のサンプリング結果が保持されるとき、デジタル信号Do1から変換されたアナログ信号が当該サンプリング結果から減算され、その残渣のアナログ信号が増幅されて後段の変換ステージ20−2に出力される。変換ステージ20−1から出力される残渣のアナログ信号は、第2段目の変換ステージ20−2においてサンプリングされる。
以下同様に、第2段〜第6段の変換ステージ(20−2〜20−6)においてデジタル信号(Do2〜Do7)が順次に生成され、増幅された残渣のアナログ信号が順次に後段へ出力される。第6段の変換ステージ20−6から最終的に出力される残渣のアナログ信号は、変換ステージ20−7において4ビットのデジタル信号Do7に変換される。
通常モードから省電力モードへ移行すると、制御信号Smodに応じてクロック生成回路60のクロック信号CK1,CK2の周波数が低下する。
また、図4に示すようにスイッチSW3がオフし、変換ステージ20−1への電源供給が遮断されるため、変換ステージ20−1が停止状態となる。このとき、スイッチSW4が接地電位に接続される、即ち、遅延回路31に入力する信号の各ビットが値“0”(ローレベル)となり、補正回路41に入力される信号も各ビットが値“0”になるため、結果として、ビット信号B15,B14が“0”となる。また、スイッチSW11がオフ、スイッチSW12がオンすることにより、サンプルホールド部10の出力信号が変換ステージ20−1を迂回して変換ステージ20−2に入力される。これにより、A/Dコンバータは、変換ステージ20−2を初段とする6段の変換ステージ(20−2〜20−7)で動作する。
これにより、サンプルホールド部10において入力信号Sinのサンプリング結果を保持して出力するとき、その出力信号が変換ステージ20−2によってサンプリングされる。また、変換ステージ20−2がサンプリング結果に応じて残渣のアナログ信号を出力するとき、その出力信号が変換ステージ20−3によってサンプリングされる。以下同様に、変換ステージ20−3〜20−6においてデジタル信号(Do3〜Do6)が順次に生成され、変換ステージ20−6から最終的に出力される残渣のアナログ信号が変換ステージ20−7において4ビットのデジタル信号Do7に変換される。
また、デジタル信号Do1の補正を行う補正回路41には、遅延回路31からのローレベル(“0”)の3ビットの出力信号と、補正回路42の桁上がり信号とが入力され、その加算結果がレジスタ50に入力される。補正回路41から出力されるビット信号B13は、補正回路42からの桁上がり信号に応じて、“0”又は“1”となる。
クロック信号の周波数が低くなると、変換ステージにおいて要求される動作速度が遅くなることから、より小さい消費電流で必要な精度を満たすことができる。つまり、動作周波数の高い通常モードにおいては上位段で必要とされる精度を満たすことができない下位の変換ステージが、動作周波数の低い省電力モードにおいては上位段での精度を満たすことができるようになる。
従って、本実施形態に係るA/Dコンバータによれば、通常モード時における上位の変換ステージを省電力モードにおいて停止させ、下位の変換ステージを上位の変換ステージにシフトして使用する場合でも、下位の変換ステージの消費電流を通常モード時と同じにしたままで、必要な精度を満たすことができる。
これにより、下位の変換ステージの消費電流を動作モードに応じて変更・調整する必要がないため、回路を簡略化できる。また、省電力モード時の必要な精度を満たすように、下位の変換ステージに余分な消費電流を流す必要がないため、消費電力の削減効果が損なわれずに済む。
そして、省電力モードへの移行により変換ステージ20−1が停止する場合、その停止した変換ステージ20−1より下位の変換ステージ(20−2〜20−6)における入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとがクロック切り替え部70により反転される。
従って、本実施形態に係るA/Dコンバータによれば、省電力モードへの移行により変換ステージの段数が変更しても、各変換ステージにおけるサンプリングとホールドのタイミングを適切に設定できる。
通常モードから省電力モードへの移行に伴って上位の補正回路(41)の入力がローレベルに固定されることで、省電力モード時のアナログ−デジタル変換結果(Dout)の上位ビットとなるべき下位の補正回路(42)の桁上がり信号を適切にレジスタ50に入力することができる。
次に、本発明の第2の実施形態について説明する。
図1に示すA/Dコンバータでは、省電力モードにおいて初段の変換ステージ(20−1)が停止される。これに対し、本実施形態に係るA/Dコンバータでは、省電力モードにおいて初段以外の変換ステージが停止される。
図5に示すA/Dコンバータは、サンプルホールド回路10と、変換ステージ20−1〜20−7と、遅延回路31〜37を含む遅延部30と、補正回路41〜46を含む補正部40と、レジスタ50と、クロック生成部60と、クロック切り替え部70と、スイッチSW11A,SW12A,SW3A,SW5,SW26A,SW41,SW42と、信号切り替え部80とを有する。図5に示すA/Dコンバータの各構成要素において、図1に示すA/Dコンバータと同じものについては、同一の符号が与えられている。
スイッチSW11A及びSW12Aを含む回路は、本発明における第1のバイパス回路の一例である。
信号切り替え部80は、本発明における切り替え回路の一例である。
スイッチSW3Aは、省電力モードにおいて変換ステージ20−6への電源供給を遮断する。スイッチSW3Aは、変換ステージ20−6への電源供給ラインに設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
スイッチSW26Aは、省電力モードにおいて変換ステージ20−6に対するクロック信号の供給を停止する。すなわち、スイッチSW26Aは、変換ステージ20−6に対して、通常モードにおいてクロック信号CK2を入力し、省電力モードにおいてクロック信号CK2の替わりにローレベルの信号を入力する。
スイッチSW11A及びSW12Aは、省電力モードにおいて変換ステージ20−5の出力信号が変換ステージ20−6をバイパスして変換ステージ20−7に入力されるようにする。スイッチSW11Aは、変換ステージ20−5の出力と変換ステージ20−6の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。スイッチSW12Aは、変換ステージ20−5の出力と変換ステージ20−7の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
すなわち、信号切り替え部80は、通常モードにおいて変換ステージ20−1〜20−6と遅延回路31〜36とを接続し、省電力モードにおいて変換ステージ20−1〜20−5と遅延回路32〜36とを接続すると共に、変換ステージ20−6を遅延部30から切り離す。すなわち、省電力モードでは、通常モードと比較して、変換ステージ20−1〜20−5の接続先が下位側に1段シフトし、デジタル信号Do1〜Do5に与えられる遅延がクロック信号の半周期分だけ短くなる。
また、クロック切り替え部70は、通常モードにおいて変換回路20−7にクロック信号CK1を供給し、省電力モードにおいて変換回路20−7にクロック信号CK2を供給する。
通常モードでは、図5に示すように、スイッチSW3Aを介して変換ステージ20−6に電源が供給されるとともに、スイッチSW26Aを介して変換ステージ20−6にクロック信号CK2が入力され、変換ステージ20−5の出力信号がスイッチSW11Aを介して変換ステージ20−6に入力される。これにより、A/Dコンバータは7段の変換ステージ(20−1〜20−7)で動作する。
また、通常モードにおいては、上位の変換ステージ20−1〜20−6において生成されるデジタル信号Do1〜Do6が遅延回路31〜36に入力される。
これにより、図5に示すA/Dコンバータは、通常モードにおいて図1に示すA/Dコンバータと同様な接続状態となり、これと同様な動作によってアナログ−デジタル変換結果(Dout)を出力する。
省電力モードでは、図6に示すようにスイッチSW3Aがオフし、変換ステージ20−6への電源供給が遮断されるため、変換ステージ20−6が停止状態となる。このとき、停止状態の変換ステージ20−6には、クロック信号CK2の替わりとしてローレベルレベルの信号がスイッチSW26Aを介して入力される。また、スイッチSW11Aがオフ、スイッチSW12Aがオンすることにより、変換ステージ20−5の出力信号が変換ステージ20−6を迂回して変換ステージ20−7に入力される。これにより、A/Dコンバータは6段の変換ステージ(20−1〜20−5,20−7)で動作する。
すなわち、通常モードにおいて、ラッチ回路L11,L31,L51,L71にはクロック信号CK2のホールド期間に生成されるデジタル信号Do1,Do3,Do5,Do7が入力されるためクロック信号CK2が供給され、ラッチ回路L21,L41,L61にはクロック信号CK1のホールド期間に生成されるデジタル信号Do2,Do4,Do6が入力されるためクロック信号CK1が供給される。
一方、省電力モードにおいて、ラッチ回路L31,L51,L71にはクロック信号CK1のホールド期間に生成されるデジタル信号Do2,Do4,Do7が入力されるためクロック信号CK1が供給され、ラッチ回路L21,L41,L61にはクロック信号CK2のホールド期間に生成されるデジタル信号Do1,Do3,Do5が入力されるためクロック信号CK2が供給される。
次に、本発明の第3の実施形態について説明する。
図7に示すA/Dコンバータは、図5に示すA/DコンバータにおけるスイッチSW41,SW42、クロック切り替え部70及び信号切り替え部80を削除し、これらの替わりにスイッチSW71,SW72,SW81,SW82,SW91及び信号切り替え部90を新たに設け、更に、遅延回路37を遅延回路37Aに置き換えたものである。図7に示すA/Dコンバータの他の構成要素は、図5に示すA/Dコンバータと同じである。
スイッチSW71及びSW72を含む回路は、本発明における第2のバイパス回路の一例である。
ラッチ回路L71Aは、クロック信号CK1の立ち上がりに同期してデジタル信号Do7をラッチする。スイッチSW9は、通常モードにおいてデジタル信号Do7(変換ステージ20−7の出力信号)を選択し、省電力モードにおいてラッチ回路L71Aの出力信号を選択する。ラッチ回路L71は、クロック信号CK2の立ち上がりに同期して、スイッチSW9により選択された信号をラッチする。
すなわち、スイッチSW71及びSW72は、補正回路46からの桁上がり信号又はラッチ回路L71の最上位ビットの何れか一方を選択し、補正回路45へ桁上がり信号として入力する。
スイッチSW71は、補正回路46の桁上がり信号の入力と補正回路45の桁上がり信号の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
スイッチSW72は、補正回路46の桁上がり信号の出力と補正回路45の桁上がり信号の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
通常モードにおいては、図7に示すように、スイッチSW3A及びSW11Aがオン、スイッチSW12Aがオフし、スイッチSW26Aを介して変換ステージ20−6にクロック信号CK2が供給されるため、A/Dコンバータは7段の変換ステージ20−1〜20−7で動作する。
一方、遅延回路36の各ラッチ回路(L61,L62)にはスイッチSW81,SW82を介してクロック信号CK1,CK2が入力されるため、デジタル信号Do6は2段のラッチ回路により遅延される。
省電力モードでは、第2の実施形態(図6)と同様に変換ステージ20−6が停止し、A/Dコンバータは6段の変換ステージ(20−1〜20−5,20−7)で動作する。変換ステージ20−6が停止すると、スイッチSW81,SW82によって遅延回路36へのクロック信号(CK1,CK2)の供給が停止される。スイッチSW26Aが切り替わり、変換ステージ20−6へのクロック信号CK2の供給が停止されると共に、スイッチSW91が切り替わり、変換ステージ20−7に対してクロック信号CK2が供給される。
Claims (18)
- 複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合されている、複数の変換ステージと、
省電力モードにおいて少なくとも1つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも1つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも1つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも1つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも1つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されているレジスタと、
を含み、
上記スイッチ・ネットワークが、
上記サンプル・ホールド回路と上記一連の1番目の変換ステージとの間に結合された第1のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第1のスイッチと、
上記サンプル・ホールド回路と上記一連の2番目の変換ステージとの間に結合された第2のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第2のスイッチと、
電源電圧と上記一連の1番目の変換ステージとの間に結合された第3のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードで開状態となる、第3のスイッチと、
上記一連の1番目の変換ステージとその遅延回路との間に結合された第4のスイッチであって、上記通常モードにおいて上記一連の1番目の変換ステージをその遅延回路に結合する、第4のスイッチと、
を含む、装置。 - 請求項1に記載の装置であって、
上記クロック生成器と上記遅延回路の各々との間に結合されたクロック切替器を更に含む、装置。 - 請求項2に記載の装置であって、
上記クロック切替器が上記クロック生成器と上記変換ステージの各々との間に結合されている、装置。 - 複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合されている、複数の変換ステージと、
省電力モードにおいて少なくとも1つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも1つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも1つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも1つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも1つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されているレジスタと、
を含み、
上記スイッチ・ネットワークが、
上記一連の最後から3番目の変換ステージと上記一連の最後から2番目の変換ステージとの間に結合された第1のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第1のスイッチと、
上記一連の最後から3番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第2のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第2のスイッチと、
電源電圧と上記一連の最後から2番目の変換ステージとの間に結合された第3のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第3のスイッチと、
上記一連の最後から2番目の変換ステージと上記クロック生成器との間に結合された第4のスイッチであって、上記通常モードにおいて上記一連の最後から2番目の変換ステージを上記クロック生成器に結合する、第4のスイッチと、
を含む、装置。 - 請求項4に記載の装置であって、
少なくとも1つの上記変換ステージとその遅延回路との間に結合された信号切り替え部を更に含む、装置。 - 請求項5に記載の装置であって、
上記信号切替器と上記一連の1番目の変換ステージの関連する遅延回路との間に結合された第2のスイッチ・ネットワークを更に含む、装置。 - 複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合されている、複数の変換ステージと、
省電力モードにおいて少なくとも1つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも1つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも1つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも1つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも1つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されているレジスタと、
を含み、
上記スイッチ・ネットワークが、
上記一連の最後から3番目の変換ステージと上記一連の最後から2番目の変換ステージとの間に結合された第1のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第1のスイッチと、
上記一連の最後から3番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第2のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第2のスイッチと、
電源電圧と上記一連の最後から2番目の変換ステージとの間に結合された第3のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第3のスイッチと、
上記一連の最後から2番目の変換ステージと上記クロック生成器との間に結合された第4のスイッチであって、上記通常モードにおいて上記一連の最後から2番目の変換ステージを上記クロック生成器に結合する、第4のスイッチと、
を含む、装置。 - 請求項7に記載の装置であって、
上記クロック生成器と上記一連の最後から2番目の変換ステージの関連する遅延回路との間に結合された第2のスイッチ・ネットワークを更に含む、装置。 - 請求項8に記載の装置であって、
上記補正回路の各々と上記レジスタとの間に結合された信号切り替え部を更に含む、装置。 - 複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合され、各変換ステージが、アナログ・デジタル変換器と、上記アナログ・デジタル変換器に結合されたデジタル・アナログ変換器と、サンプル・ホールド回路と、上記サンプル・ホールド回路の出力と上記デジタル・アナログ変換器の出力との間の差を生成するように上記サンプル・ホールド回路と上記デジタル・アナログ変換器との結合された加算器と、上記加算器に結合された増幅器とを含む、複数の変換ステージと、
省電力モードにおいて少なくとも1つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも1つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも1つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも1つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも1つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されたレジスタと、
を含み、
上記スイッチ・ネットワークが、
上記サンプル・ホールド回路と上記一連の1番目の変換ステージとの間に結合された第1のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第1のスイッチと、
上記サンプル・ホールド回路と上記一連の2番目の変換ステージとの間に結合された第2のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第2のスイッチと、
電源電圧と上記一連の1番目の変換ステージとの間に結合された第3のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第3のスイッチと、
上記一連の1番目の変換ステージとその遅延回路との間に結合された第4のスイッチであって、上記通常モードにおいて上記一連の1番目の変換ステージをその遅延回路に結合する、第4のスイッチと、
を含む、装置。 - 請求項10に記載の装置であって、
上記クロック生成器と上記遅延回路の各々との間に結合されたクロック切替器を更に含む、装置。 - 請求項11に記載の装置であって、
上記クロック切替器が上記クロック生成器と上記変換ステージの各々との間に結合されている、装置。 - 複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合され、各変換ステージが、アナログ・デジタル変換器と、上記アナログ・デジタル変換器に結合されたデジタル・アナログ変換器と、サンプル・ホールド回路と、上記サンプル・ホールド回路の出力と上記デジタル・アナログ変換器の出力との間の差を生成するように上記サンプル・ホールド回路と上記デジタル・アナログ変換器との結合された加算器と、上記加算器に結合された増幅器とを含む、複数の変換ステージと、
省電力モードにおいて少なくとも1つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも1つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも1つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも1つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも1つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されたレジスタと、
を含み、
上記スイッチ・ネットワークが、
上記一連の最後から3番目の変換ステージと上記一連の最後から2番目の変換ステージとの間に結合された第1のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第1のスイッチと、
上記一連の最後から3番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第2のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第2のスイッチと、
電源電圧と上記一連の最後から2番目の変換ステージとの間に結合された第3のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第3のスイッチと、
上記一連の最後から2番目の変換ステージと上記クロック生成器との間に結合され、上記通常モードにおいて上記一連の最後から2番目の変換ステージを上記クロック生成器に結合する、第4のスイッチと、
を含む、装置。 - 請求項13に記載の装置であって、
少なくとも1つの上記変換ステージとその遅延回路との間に結合された信号切り替え部を更に含む、装置。 - 請求項13に記載の装置であって、
上記クロック切替器と上記一連の1番目の変換ステージの関連する上記遅延回路との間に結合された第2のスイッチ・ネットワークを更に含む、装置。 - 複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合され、各変換ステージが、アナログ・デジタル変換器と、上記アナログ・デジタル変換器に結合されたデジタル・アナログ変換器と、サンプル・ホールド回路と、上記サンプル・ホールド回路の出力と上記デジタル・アナログ変換器の出力との間の差を生成するように上記サンプル・ホールド回路と上記デジタル・アナログ変換器との結合された加算器と、上記加算器に結合された増幅器とを含む、複数の変換ステージと、
省電力モードにおいて少なくとも1つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも1つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも1つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも1つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも1つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されたレジスタと、
を含み、
上記スイッチ・ネットワークが、
上記一連の最後から3番目の変換ステージと上記一連の最後から2番目の変換ステージとの間に結合された第1のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第1のスイッチと、
上記一連の最後から3番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第2のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第2のスイッチと、
電源電圧と上記一連の最後から2番目の変換ステージとの間に結合された第3のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第3のスイッチと、
上記一連の最後から2番目の変換ステージと上記クロック生成器との間に結合された第4のスイッチであって、上記通常モードにおいて上記一連の最後から2番目の変換ステージを上記クロック生成器に結合する、第4のスイッチと、
を含む、装置。 - 請求項16に記載の装置であって、
上記クロック生成器と上記一連の最後から2番目の変換ステージに関連する上記遅延回路との間に結合された第2のスイッチ・ネットワークを更に含む、装置。 - 請求項17に記載の装置であって、
上記補正回路の各々と上記レジスタとの間に結合された信号切り替え部を更に含む、装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013151469A JP5569633B2 (ja) | 2013-07-22 | 2013-07-22 | アナログ−デジタル変換回路 |
Applications Claiming Priority (1)
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Application Number | Title | Priority Date | Filing Date |
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JP2009132360A Division JP5417993B2 (ja) | 2009-06-01 | 2009-06-01 | アナログ−デジタル変換回路 |
Publications (2)
Publication Number | Publication Date |
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JP2013215009A JP2013215009A (ja) | 2013-10-17 |
JP5569633B2 true JP5569633B2 (ja) | 2014-08-13 |
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ID=49587990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013151469A Active JP5569633B2 (ja) | 2013-07-22 | 2013-07-22 | アナログ−デジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5569633B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001525627A (ja) * | 1997-12-02 | 2001-12-11 | マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド | パイプライン接続型アナログ‐ディジタル変換器における効率的な誤差補正 |
JP3850359B2 (ja) * | 2001-09-27 | 2006-11-29 | 松下電器産業株式会社 | A/d変換器、及びその制御方法 |
JP3851870B2 (ja) * | 2002-12-27 | 2006-11-29 | 株式会社東芝 | 可変分解能a/d変換器 |
JP4141397B2 (ja) * | 2004-02-27 | 2008-08-27 | 三洋電機株式会社 | アナログデジタル変換装置 |
JP5417993B2 (ja) * | 2009-06-01 | 2014-02-19 | 日本テキサス・インスツルメンツ株式会社 | アナログ−デジタル変換回路 |
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2013
- 2013-07-22 JP JP2013151469A patent/JP5569633B2/ja active Active
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Publication number | Publication date |
---|---|
JP2013215009A (ja) | 2013-10-17 |
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