DE69629604T2

DE69629604T2 - Semiconductor device, semiconductor circuit in which the device is used and correlation calculator, signal converter and signal processing system in which the circuit is used

Info

Publication number: DE69629604T2
Application number: DE69629604T
Authority: DE
Inventors: Tetsunobu Ohta-ku Kohchi; Mamoru Ohta-ku Miyawaki
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-01-31
Filing date: 1996-01-29
Publication date: 2004-06-24
Anticipated expiration: 2016-01-30
Also published as: CN1134565A; EP0725356A2; US6081825A; KR100191450B1; DE69629604D1; KR960030404A; EP0725356B1; EP0725356A3; JPH08204562A

Description

Die Erfindung betrifft eine Halbleiteranordnung sowie eine Halbleiterschaltung, einen Korrelationsrechner, einen Signalwandler und ein Signalverarbeitungssystem, bei denen die Halbleiteranordnung Verwendung findet, und bezieht sich insbesondere auf eine zur Durchführung arithmetischer Paralleloperationen geeignete Halbleiteranordnung sowie auf eine Halbleiterschaltung, einen Korrelationsrechner, Signalwandler, wie Analog/Digital-Umsetzer und Digital/Analog-Umsetzer, und ein Signalverarbeitungssystem, wie z. B. ein System zur Verarbeitung eines Bildsignals, bei denen diese Halbleiteranordnung Verwendung findet.The invention relates to a semiconductor arrangement and a semiconductor circuit, a correlation calculator, a Signal converter and a signal processing system in which the semiconductor device Finds use, and particularly relates to performing arithmetic Parallel operations suitable semiconductor arrangement and on a Semiconductor circuit, a correlation calculator, signal converter, such as Analog / digital converter and digital / analog converter, and a signal processing system, such as B. a system for processing an image signal in which this semiconductor device is used.

Bei einer üblichen Halbleiteranordnung, die arithmetische Paralleloperationen durchführt, steigt der Schaltungsumfang progressiv mit der Anzahl der im Rahmen der arithmetischen Paralleloperationen verarbeiteten Signale, wodurch die Herstellungskosten der Halbleiteranordnung steigen und die Ausbeute bei der Herstellung geringer wird. Auf Grund eines Anstiegs der Verzögerung an z. B. Leiterbahnen oder auf Grund eines Anstiegs der Anzahl der arithmetischen Operationen in der Schaltungsanordnung bei einer Vergrößerung des Schaltungsumfangs sinkt dementsprechend auch die Operationsgeschwindigkeit. Außerdem steigt der Stromverbrauch beträchtlich an.With a common semiconductor device, performing arithmetic parallel operations, the circuit scale increases progressively with the number of the parallel arithmetic operations processed Signals, reducing the manufacturing cost of the semiconductor device increase and the yield in production is lower. On Due to an increase in the delay at z. B. traces or due to an increase in the number of arithmetic operations in the circuit arrangement at a Enlargement of the Correspondingly, the operation speed also decreases. Moreover electricity consumption increases considerably on.

Eine solche Halbleiteranordnung wird nachstehend anhand des in 1 dargestellten Beispiels einer Festkörper-Bildaufnahmeeinrichtung näher beschrieben. Bei der Anordnung gemäß 1 werden von einer Sensoreinheit 60, die zweidimensional angeordnete Bildaufnahmeelemente 41 aufweist und als Bildbereichssensor dient, zeitlich serielle Analogsignale abgegeben, die von einem Analog/Digital-Umsetzer 40 in Digitalsignale umgesetzt und in einem Bildspeicher 39 zwischengespeichert werden. Diese Signale werden von einer arithmetischen Operationsschaltung 38 verarbeitet und die verarbeiteten Signale sodann von einer arithmetischen Operationsausgabeschaltung 50 abgegeben. Hierbei kann durch Ausführung einer Korrelationsberechnung an Daten, die zu unterschiedlichen Zeiten erhalten werden, der Bewegungsbetrag (ΔX, ΔY) eines Objekts oder dergleichen ermittelt und ausgegeben werden. Die Sensoreinheit 60 dieser Festkörper-Bildaufnahmeeinrichtung besitzt viele Ausgänge. Dies gilt gleichermaßen auch für den Bildspeicher 39 und die arithmetische Operationsschaltung 38. Bei der Festkörper-Bildaufnahmeeinrichtung gemäß 1 findet daher zur Verkürzung der Verarbeitungszeit eine arithmetische Parallelverarbeitung der über diese Ausgänge erhaltenen Signale statt oder die Anzahl der Verarbeitungsschritte wird zur Verringerung des Schaltungsumfangs herabgesetzt, wodurch sich die Verarbeitungsgeschwindigkeit erhöhen und eine Echtzeitverarbeitung realisieren lässt.Such a semiconductor arrangement is described below with the aid of the 1 illustrated example of a solid-state image recording device described in more detail. With the arrangement according to 1 are from a sensor unit 60 , the two-dimensionally arranged image recording elements 41 has and serves as an image area sensor, temporally serial analog signals emitted by an analog / digital converter 40 converted into digital signals and in an image memory 39 be cached. These signals are from an arithmetic operational circuit 38 processed and the processed signals then from an arithmetic operation output circuit 50 issued. Here, by performing a correlation calculation on data obtained at different times, the amount of movement (ΔX, ΔY) of an object or the like can be determined and output. The sensor unit 60 this solid-state image pickup device has many outputs. This also applies to the image memory 39 and the arithmetic operation circuit 38 , According to the solid-state image recording device 1 Therefore, in order to shorten the processing time, arithmetic parallel processing of the signals obtained via these outputs takes place or the number of processing steps is reduced to reduce the circuit scale, which increases the processing speed and real-time processing can be realized.

Zur Durchführung einer Echtzeitverarbeitung eines dynamischen Bildes ist jedoch bei der Verarbeitung der arithmetischen Operationen eine hohe Anzahl von arithmetischen Verarbeitungsschritten und Verarbeitungsstufen erforderlich, wobei der Schaltungsumfang progressiv ansteigt, wenn Bilder mit einer größeren Realität erhalten werden sollen, was wiederum zu einer niedrigen Verarbeitungsgeschwindigkeit führt. So befindet sich z. B. eine Vorrichtung, mit deren Hilfe ein als Verfahren zur Dehnung/Komprimierung eines dynamischen Bildes vorgeschlagenes MPEG-2-Verfahren mit praxisnaher Geschwindigkeit durchgeführt werden kann, immer noch in der Entwicklung. Bei der vorstehend beschriebenen Signalverarbeitung zur Durchführung arithmetischer Paralleloperationen besteht jedoch bei einer Vergrößerung des Schaltungsumfangs nicht nur ein Problem bezüglich einer Verringerung der Operationsgeschwindigkeit, sondern auch ein Problem bezüglich eines höheren Stromverbrauchs. Eine Vergrößerung des Schaltungsumfangs hat außerdem ein Problem hinsichtlich höherer Herstellungskosten sowie ein Problem hinsichtlich einer geringeren Fertigungsausbeute zur Folge.To perform real time processing of a dynamic image, however, is when processing the arithmetic Operations a high number of arithmetic processing steps and processing stages required, the circuit scope progressively increases as images get with a greater reality should, which in turn leads to a slow processing speed leads. So is z. B. a device with the help of a Proposed method for stretching / compressing a dynamic image MPEG-2 processes can be carried out at a practical speed can, still under development. In the above Signal processing for implementation However, arithmetic parallel operations exist when the Circuitry not only a problem of reducing the Operation speed, but also a problem regarding one higher Power consumption. An enlargement of the Circuit scope also has a problem with higher Manufacturing costs as well as a problem of lower Manufacturing yield result.

Außerdem ist aus der Literaturstelle Nikkei Electronics "Economical Majority Logic IC Realized by CMOS", 1973, 11.5, Seiten 132 bis 144, eine Mehrheitslogikschaltung bekannt, die sich effektiv als Verarbeitungsschaltung für arithmetische Operationen einsetzen lässt. Diese Schaltungsanordnung stellt jedoch eine Mehrheitslogikschaltung für digitale Signalverarbeitung dar und beruht auf der CMOS-Technik. Hierbei treten ebenfalls die Probleme hinsichtlich einer Vergrößerung des Schaltungsumfangs, eines höheren Stromverbrauchs und einer Verringerung der Operationsgeschwindigkeit bei steigender Anzahl der auf der CMOS-Technik basierenden Schaltungselemente und der Anzahl der Stufen bei der Verarbeitung der arithmetischen Operationen in ähnlicher Weise auf.It is also from the literature Nikkei Electronics "Economical Majority Logic IC Realized by CMOS ", 1973, 11.5, pages 132 to 144, a majority logic circuit known to be effective as a processing circuit for arithmetic Operations. However, this circuit arrangement constitutes a majority logic circuit for digital signal processing and is based on CMOS technology. Here also occur Problems with increasing the circuit scale, of a higher one Power consumption and a reduction in operating speed with increasing number of circuit elements based on CMOS technology and the number of stages in processing the arithmetic Operations in similar Way on.

Ferner ist aus der US-Patentschrift US-4 760 346 ein Schaltkondensator-Addierverstärker bekannt, der eine Koppelanordnung zur Kopplung erwünschter Signale mit einem aktiven Verstärker in Abhängigkeit von einem Freigabesignal aufweist. Die Kopplung erfolgt in Synchronisation mit der "ungeraden" Phase von Abtastsignalen, wodurch Rauschunterdrückung, Übergangsverhalten und Gleichspannungsoffset verbessert werden, während die Schaltimpedanzempfindlichkeit minimal gehalten wird.Furthermore, from the US patent No. 4,760,346 discloses a switched capacitor adder amplifier which has a coupling arrangement more desirable for coupling Signals with an active amplifier dependent on from an enable signal. The coupling takes place in synchronization with the "odd" phase of scanning signals, whereby noise reduction, transition behavior and DC offset can be improved while switching impedance sensitivity is kept to a minimum.

Weiterhin ist aus der US-Patentschrift US-5 341 050 eine getaktete Kondensatorschaltung bekannt, die auf ein zweiphasiges periodisches Taktsignal anspricht, das aus alternierenden Taktperioden ϕ1 und ϕ2 besteht. Die Schaltungsanordnung umfasst einen ersten Eingangszweig mit einem ersten Verstärker zur Aufladung einer ersten Kapazität mittels eines ersten Eingangssignals während der Taktperiode ϕ2. Außerdem umfasst die Schaltungsanordnung einen zweiten Eingangszweig mit einem zweiten Verstärker zur Aufladung einer zweiten Kapazität mittels eines zweiten Eingangssignals während einer Periode ϕ1A und zur Aufladung einer dritten Kapazität mittels des zweiten Eingangssignals während einer Periode ϕ1B, wobei ϕ1A und ϕ1B während aufeinanderfolgender Taktperioden ϕ1 abwechselnd auftreten. Die Schaltungsanordnung umfasst außerdem Schalter zur Kopplung der ersten Kapazität und der zweiten Kapazität mit einem Eingang eines Ausgangsverstärkers während der Periode ϕ1B und zur Kopplung der ersten Kapazität und der dritten Kapazität mit dem Eingang des Ausgangsverstärkers während der Periode ϕ1A. Gemäß der Lehre dieser Druckschrift ist diese Verbindung mehrerer geschalteter Kondensatorzweige vorgesehen, damit das Erfordernis entfällt, dass sich zwei jeweilige, in Reihe geschaltete Verstärker während der gleichen Taktphase einschwingen.Furthermore, a clocked capacitor circuit is known from US Pat. No. 5,341,050, which responds to a two-phase periodic clock signal which consists of alternating clock periods ϕ1 and ϕ2. The circuit arrangement comprises a first input branch with a first amplifier for charging a first capacitance by means of a first input signal during the clock period ϕ2. In addition, the circuit arrangement comprises a second input branch with a second amplifier for charging a second capacitance by means of a second input signal during a period ϕ1A and for charging a third capacitance by means of the second input signal during a period ϕ1B, wherein ϕ1A and ϕ1B occur alternately during successive clock periods ϕ1. The circuit arrangement also includes switches for coupling the first capacitance and the second capacitance to an input of an output amplifier during the period ϕ1B and for coupling the first capacitance and the third capacitance to the input of the output amplifier during the period ϕ1A. According to the teaching of this document, this connection of a plurality of switched capacitor branches is provided, so that there is no need for two respective amplifiers connected in series to settle during the same clock phase.

Angesichts der vorstehend beschriebenen Probleme liegt der Erfindung die Aufgabe zu Grunde, eine Halbleiteranordnung anzugeben, mit deren Hilfe sich der Schaltungsumfang verringern, die Operationsgeschwindigkeit erhöhen und der Stromverbrauch einschränken lässt, sowie eine Halbleiterschaltung, einen Korrelationsrechner, einen Signalwandler und ein Signalverarbeitungssystem anzugeben, bei dem diese Halbleiteranordnung Verwendung findet.Given the problems described above the invention is based on the object of a semiconductor arrangement specify with the help of which the circuit scope is reduced, increase operation speed and power consumption restrict leaves, and a semiconductor circuit, a correlation calculator, a Specify signal converter and a signal processing system in which this semiconductor device is used.

Außerdem ist eine Halbleiteranordnung vorgesehen, bei der ein Anschluss von jeweiligen Kondensatoren mit einem entsprechenden Eingangsanschluss aus einer Vielzahl von Eingangsanschlüssen über einen Schalter verbunden ist, während die anderen Anschlüsse der Kondensatoren gemeinsam mit einem Leseverstärker verbunden sind und der andere Anschluss von zumindest einem der Kondensatoren gemeinsam mit dem Leseverstärker über einen zweiten Schalter verbunden ist, wobei außerdem eine die Halbleiteranordnung aufweisende Halbleiterschaltung, sowie ein Korrelationsrechner, ein Signalwandler und ein Signalverarbeitungssystem vorgesehen sind, bei denen die Halbleiterschaltung Verwendung findet.It is also a semiconductor device provided, in which a connection of respective capacitors with a corresponding input connection from a plurality of input connections via a Switch is connected while the other connections the capacitors are connected together to a sense amplifier and the other connection of at least one of the capacitors in common with the sense amplifier via a second Switch is connected, also a the semiconductor device semiconductor circuit, and a correlation calculator, a signal converter and a signal processing system are provided, in which the semiconductor circuit is used.

Erfindungsgemäß werden diese Aufgaben mit den in den Patentansprüchen angegebenen Mitteln gelöst.According to the invention, these tasks are performed with that in the claims specified means solved.

Die Erfindung wird nachstehend anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:The invention is illustrated below of preferred embodiments described in more detail with reference to the drawings. Show it:

1 ein schematisches Blockschaltbild, das den Aufbau einer Festkörper-Bildaufnahmeeinrichtung veranschaulicht, 1 1 shows a schematic block diagram which illustrates the structure of a solid-state image recording device,

2 ein schematisches Schaltbild einer bevorzugten Schaltungsanordnung einer erfindungsgemäßen Halbleiteranordnung, 2 1 shows a schematic circuit diagram of a preferred circuit arrangement of a semiconductor arrangement according to the invention,

3 zeitabhängige Signalverläufe zur Veranschaulichung eines Beispiels für die Ansteuerung der Halbleiteranordnung gemäß 2, 3 time-dependent signal curves to illustrate an example of the control of the semiconductor arrangement according to 2 .

4 ein schematisches Schaltbild eines Ausführungsbeispiels der erfindungsgemäßen Halbleiterschaltung, 4 1 shows a schematic circuit diagram of an exemplary embodiment of the semiconductor circuit according to the invention,

5A und 5B schematische Schaltbilder von Ausführungsbeispielen einer Zwischenspeicherschaltung, 5A and 5B schematic circuit diagrams of exemplary embodiments of a buffer circuit,

6 zeitabhängige Signalverläufe zur Veranschaulichung eines Beispiels für die Ansteuerung der Schaltungsanordnung gemäß 4, 6 Time-dependent signal curves to illustrate an example of the control of the circuit arrangement according to 4 .

7 die Beziehungen zwischen Eingangs- und Ausgangssignalen bei Verwendung der Schaltungsanordnung gemäß 4 als Korrelationsrechenschaltung, 7 the relationships between input and output signals when using the circuit arrangement according to 4 as a correlation calculation circuit,

8 ein schematisches Schaltbild der erfindungsgemäßen Halbleiterschaltung bei deren Verwendung als Signalwandler, 8th 1 shows a schematic circuit diagram of the semiconductor circuit according to the invention when it is used as a signal converter,

9 die Beziehung zwischen Analogsignalen und Digitalsignalen bei einer von dem Signalwandler gemäß 8 durchgeführten Analog/Digital-Umsetzung, 9 the relationship between analog signals and digital signals in one of the signal converters according to 8th performed analog / digital conversion,

10 ein schematisches Blockschaltbild, das die Anwendung der Erfindung bei einem Signalverarbeitungssystem wie einem Bewegungserfassungssystem veranschaulicht, 10 1 shows a schematic block diagram which illustrates the application of the invention in a signal processing system such as a motion detection system,

11A ein schematisches Blockschaltbild zur Veranschaulichung der Anwendung der Erfindung bei einem Signalverarbeitungssystem wie einem Bildverarbeitungsgerät, 11A 1 shows a schematic block diagram to illustrate the application of the invention in a signal processing system such as an image processing device,

11B ein schematisches Schaltbild, das ein Ausführungsbeispiel für den Aufbau eines Lichtempfangselements gemäß 11A veranschaulicht, und 11B is a schematic diagram showing an embodiment for the construction of a light receiving element according to 11A illustrated, and

11C eine schematische Darstellung zur Veranschaulichung eines Beispiels für die Arbeitsweise des Signalverarbeitungssystems gemäß 11A. 11C a schematic representation to illustrate an example of the operation of the signal processing system according to 11A ,

Zur Lösung der vorstehend genannten Aufgabenstellungen ist erfindungsgemäß ein Anschluss von jeweiligen Kondensatoren mit einem entsprechenden Eingang eines Vielfach-Eingangsanschlusses über eine erste Schalteinrichtung verbunden, während der andere Anschluss zumindest eines der Kondensatoren gemeinsam mit einem Leseverstärker über eine zweite Schalteinrichtung verbunden ist.To solve the above According to the invention, tasks are a connection of respective Capacitors with a corresponding input of a multiple input connection via a first switching device connected while the other connection at least one of the capacitors together with a sense amplifier via a second switching device is connected.

Durch diese Anordnung lassen sich Vorteile, wie ein geringer Schaltungsumfang, eine hohe Operationsgeschwindigkeit und eine hohe arithmetische Operationsgenauigkeit erzielen.This arrangement allows Advantages such as a small circuit size, a high operating speed and achieve high arithmetic operational accuracy.

Da bei dieser Halbleiteranordnung der Ausgang eines Leseverstärkers mit zumindest einem Eingang der Vielfach-Eingangsanschlüsse über eine Zwischenspeichereinrichtung verbunden ist, lässt sich eine arithmetische Mehrheitsoperationsschaltung mit einfachem Schaltungsaufbau realisieren, indem eine Gewichtung entsprechend unterschiedlichen Kapazitätswerten der Kondensatoren vorgenommen wird.Because with this semiconductor device the output of a sense amplifier with at least one input of the multiple input connections via a buffer device is connected an arithmetic majority operation circuit with a simple circuit structure realize by weighting accordingly different capacitance values the capacitors is made.

Weiterhin kann eine Vielzahl von Halbleiteranordnungen, die jeweils mit der vorstehend beschriebenen Halbleiteranordnung identisch sind, vorgesehen werden, wobei ein Ausgangssignal einer ersten Halbleiteranordnung aus der Vielzahl der Halbleiteranordnungen und/oder ein invertiertes Ausgangssignal der ersten Halbleiteranordnung einer zweiten Halbleiteranordnung zugeführt wird, wodurch sich eine Korrelationsoperationsschaltung oder eine arithmetische Mehrheitsoperationsschaltung mit einer Schaltungsanordnung realisieren lässt, die eine geringe Anzahl von Verarbeitungsschritten ausführt und eine Hochgeschwindigkeitsverarbeitung durchführen kann.Furthermore, a multiplicity of semiconductor arrangements, which are in each case identical to the semiconductor arrangement described above, can be provided, an output signal of a first semiconductor arrangement from the multiplicity of semiconductors North and / or an inverted output signal of the first semiconductor device is supplied to a second semiconductor device, whereby a correlation operation circuit or an arithmetic majority operation circuit can be realized with a circuit arrangement that performs a small number of processing steps and can perform high-speed processing.

Wenn bei einer Halbleiterschaltung, bei der die vorstehend beschriebene Halbleiteranordnung Verwendung findet, eine der Vielzahl von Eingangsanschlüssen entsprechende Minimalkapazität der Kondensatoren durch C gegeben ist, wird der gesamte Kapazitätswert der gemeinsam verbundenen Kondensatoren auf im wesentlichen ein ungradzahliges Vielfaches der Minimalkapazität C eingestellt, wodurch sich eine arithmetische Mehrheitsoperationsschaltung mit vereinfachtem Aufbau realisieren lässt.If with a semiconductor circuit, using the semiconductor device described above finds a minimum capacitance of the capacitors corresponding to the plurality of input connections is given by C, the total capacity value of the jointly connected Capacitors to an essentially odd multiple the minimum capacity C is set, resulting in a majority arithmetic operation circuit can be realized with a simplified structure.

Wenn eine Korrelationsoperationsschaltung zur Durchführung arithmetischer Korrelationsoperationen in Form eines Vergleichs mit Korrelationskoeffizienten unter Verwendung der vorstehend beschriebenen Halbleiteranordnung gebildet wird, lässt sich eine Binärumsetzung oder eine n-stufige (zur Basis n) Werteumsetzung unter Verwendung von Digitalwerten mit einer einfachen Anordnung realisieren. Wenn ferner ein Analog/Digital-Umsetzer unter Verwendung der vorstehend beschriebenen Halbleiteranordnung aufgebaut wird, erhält der Analog/Digital-Umsetzer von der Halbleiteranordnung ein Analogsignal und gibt ein diesem Analogsignal entsprechendes Digitalsignal ab. Durch diese Anordnung lässt sich ein hochpräziser Analog/Digital-Umsetzer realisieren, der mit einer geringen Anzahl von Verarbeitungsschritten einen Digitalwert mit einer Vielzahl von Bitstellen bildet. In ähnlicher Weise wird einem die vorstehend beschriebene Halbleiteranordnung aufweisenden Digital/Analog-Umsetzer von der Halbleiteranordnung ein Digitalsignal zugeführt und sodann ein dem Digitalsignal entsprechendes Analogsignal abgegeben. Durch diese Anordnung lässt sich ein Digital/Analog-Umsetzer mit einer hohen Verarbeitungsgeschwindigkeit realisieren.When a correlation operation circuit for execution arithmetic correlation operations in the form of a comparison with correlation coefficients using those described above Binary conversion can be formed semiconductor device or an n-level (based on n) value conversion using realizing digital values with a simple arrangement. If further an analog to digital converter using the above described semiconductor device is built, the analog / digital converter an analog signal from the semiconductor device and outputs it Analog signal from the corresponding digital signal. This arrangement allows a highly precise Realize analog / digital converter, a digital value with a small number of processing steps with a large number of bit positions. Similarly, the Digital-to-analog converter having the semiconductor arrangement described above a digital signal is supplied from the semiconductor arrangement and then output an analog signal corresponding to the digital signal. By this arrangement lets a digital / analog converter with a high processing speed realize.

Ein Signalverarbeitungssystem, das die vorstehend beschriebene Korrelationsoperationsschaltung oder einen Signalwandler wie den vorstehend beschriebenen Analog/Digital-Umsetzer oder Digital/Analog-Umsetzer aufweist, lässt sich als Hochleistungssystem mit einem einfachen Aufbau und einem geringen Schaltungsumfang sowie einer hohen Operationsgeschwindigkeit realisieren, was mit der üblichen Technik nicht möglich ist. Ein solches System umfasst z. B. eine Bildeingabeeinrichtung zur Aufnahme eines Bildsignals und wird zur Durchführung von Bildsignal-Komprimierungs/Dehnungsmaßnahmen verwendet. Das System umfasst weiterhin eine Speichereinheit zur Informationsspeicherung und kann auf vielfache Weise Anwendung finden, wie z. B. zur Bild/Tonsignal-Komprimierung/Dehnung und Bild-Interpolation/Ausdünnung.A signal processing system that the correlation operation circuit described above or a signal converter such as the analog / digital converter described above or digital / analog converter can be used as a high-performance system with a simple structure and a small circuit scope as well realize a high operating speed, what with the usual Technology not possible is. Such a system includes e.g. B. an image input device to record an image signal and is used to carry out An image signal compression / expansion measures used. The system also includes a storage unit for Information storage and can be used in many ways, such as B. for image / sound signal compression / stretching and image interpolation / thinning.

Wenn im Rahmen der Anwendung der vorstehend beschriebenen Halbleiteranordnung eine Rückstelleinrichtung zur Rückstellung des Eingangs eines Leseverstärkers bei der Halbleiteranordnung vorgesehen wird, lässt sich die für den von der Rückstelleinrichtung durchgeführten Rückstellvorgang erforderliche Zeit durch EIN/AUS-Steuerung der zweiten Schalteinrichtung verändern, wodurch die Verarbeitungszeit einer arithmetischen Mehrheitsoperationsschaltung oder einer Korrelationsoperationsschaltung erheblich verkürzt werden kann.If under the application of the a semiconductor device described above, a reset device for provision the input of a sense amplifier is provided in the semiconductor arrangement, the for the the reset device conducted Reset operation required time by ON / OFF control of the second switching device change, whereby the processing time of a majority arithmetic operation circuit or a correlation operation circuit can be shortened considerably can.

Nachstehend wird näher auf bevorzugte Ausführungsbeispiele der Erfindung eingegangen.Below is closer to preferred embodiments received the invention.

(Erstes Ausführungsbeispiel)(First embodiment)

2 zeigt ein schematisches Schaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Halbleiteranordnung. Gemäß 2 umfasst die Halbleiteranordnung einen Rückstellschalter 1, Kondensatoren 2 und 2-A, Signalübertragungsschalter 3, einen Leseverstärker 5, einen in dem Leseverstärker 5 enthaltenen Inverter 6, einen in dem Leseverstärker 5 enthaltenen zweiten Inverter 4, einen zweiten Rückstellschalter 7 zur Rückstellung des Eingangs des Inverters 6, eine zweite Rückstellspannungsquelle 8, eine erste Rückstellspannungsquelle 10, einen Ausgangsanschluss 11 und eine mit den gemeinsam verbundenen Anschlüssen der Kondensatoren 2 gekoppelte parasitäre Kapazität 9. Die Erfindung ist jedoch nicht auf diese parasitäre Kapazität 9 beschränkt. Außerdem umfasst die Halbleiteranordnung einen Eingangsverbindungszählschalter 13. 2 shows a schematic circuit diagram of a first embodiment of the semiconductor device according to the invention. According to 2 the semiconductor arrangement comprises a reset switch 1 , Capacitors 2 and 2-A , Signal transmission switch 3 , a sense amplifier 5 , one in the sense amplifier 5 included inverter 6 , one in the sense amplifier 5 included second inverter 4 , a second reset switch 7 to reset the input of the inverter 6 , a second reset voltage source 8th , a first reset voltage source 10 , an output connector 11 and one with the commonly connected terminals of the capacitors 2 coupled parasitic capacitance 9 , However, the invention is not based on this parasitic capacitance 9 limited. The semiconductor device also includes an input connection count switch 13 ,

3 zeigt ein Beispiel für die Betriebssteuerung dieses Ausführungsbeispiels. Betrieb und Wirkungsweise dieses Ausführungsbeispiels werden nachstehend unter Bezugnahme auf 3 näher beschrieben. Zunächst wird der Eingangsverbindungszählschalter 13 von einem Impuls ϕSET durchgeschaltet und der unterste Kondensator 2-A gemäß 2 mit dem Eingang des Leseverstärkers 5 verbunden. Sodann werden sämtliche Schalter 1 durch einen Rückstellimpuls ϕRES eingeschaltet, um einen Anschluss eines jeden der Kondensatoren 2 bis 2-A auf der Seite des Vielfach-Eingangsanschlusses zurück zu stellen. Die Rückstellspannung der ersten Rückstellspannungsquelle 10 beträgt ungefähr 1/2 der Signalamplitude. Die Rückstellspannung ist jedoch nicht hierauf beschränkt, sondern es kann auch eine andere Spannung Verwendung finden. Alternativ können mehrere Spannungen verwendet werden. Im wesentlichen gleichzeitig wird der Eingang des Inverters 6 des Leseverstärkers 5 zurückgestellt, indem der zweite Rückstellschalter 7 durchgeschaltet wird. Hierbei ist die Rückstellspannung der zweiten Rückstellspannungsquelle 8 auf einen Wert in der Nähe der logischen Inversionsspannung eingestellt, bei der das Ausgangssignal des Inverters 6 invertiert wird. Wenn der Rückstellimpuls ϕRES abgeschaltet wird, werden die beiden Enden eines jeden der Kondensatoren 2 und 2-A auf den entsprechenden Rückstellpotentialen festgehalten. 3 shows an example of the operation control of this embodiment. Operation and operation of this embodiment are described below with reference to FIG 3 described in more detail. First, the input connection count switch 13 switched through by a pulse ϕSET and the lowest capacitor 2-A according to 2 with the input of the sense amplifier 5 connected. Then all switches 1 turned on by a reset pulse ϕRES to connect each of the capacitors 2 to 2-A on the multiple input port side. The reset voltage of the first reset voltage source 10 is approximately 1/2 the signal amplitude. However, the reset voltage is not limited to this, but a different voltage can also be used. Alternatively, multiple voltages can be used. The input of the inverter is essentially at the same time 6 of the sense amplifier 5 reset by the second reset switch 7 is switched through. Here is the reset voltage of the second reset voltage source 8th set to a value close to the logic inversion voltage at which the output signal of the inverter 6 is inverted. When the reset pulse ϕRES is switched off will be the two ends of each of the capacitors 2 and 2-A recorded on the corresponding reset potentials.

Wenn die Übertragungsschalter 3 jeweils durch einen Übertragungsimpuls ϕT durchgeschaltet werden, wird das Eingangssignal zu einem Anschluss der Kondensatoren 2 übertragen, sodass die Spannung an einem Anschluss der Kondensatoren von der Rückstellspannung von z. B. 2,5 V auf eine Spannung VX übergeht. Es sei z. B. angenommen, dass mit C die Kapazität des Kondensators 2 und mit Co der Kapazitätswert der parasitären Kapazität bezeichnet sind. Wenn N Kondensatoren 2 parallel geschaltet sind, ist die Potentialänderung an den gemeinsam verbundenen Anschlüssen der Kondensatoren 2 in Bezug auf das Rückstellpotential des Inverters 6 bei einem einzigen Eingangssignal durch Kapazitätsteilung gegeben durch: |C × (2,5 – VX)/(N × C + C0)| (1) If the transfer switch 3 are switched through by a transmission pulse ϕT, the input signal becomes a connection of the capacitors 2 transferred so that the voltage at one connection of the capacitors from the reset voltage of z. B. 2.5 V to a voltage VX. It is e.g. B. assumed that with C the capacitance of the capacitor 2 and Co denotes the capacitance value of the parasitic capacitance. If N capacitors 2 are connected in parallel is the potential change at the commonly connected connections of the capacitors 2 in relation to the reset potential of the inverter 6 for a single input signal by capacity division given by: | C × (2.5 - VX) / (N × C + C 0 ) | (1)

Wenn die Eingangsspannung des Inverters 6 eine Änderung in Bezug auf eine nahe der logischen Inversionsspannung liegende Spannung erfährt, wird die Ausgangsspannung des Inverters 6 entsprechend invertiert. Wenn somit den N Eingangsanschlüssen Signale zugeführt werden, wird dem Eingang des Inverters 6 eine Summe von N kapazitätsgeteilten Ausgangssignalen zugeführt. Wenn sodann die Summe von N Eingangssignalen einen positiven Wert annimmt, geht das Potential am Eingang des Inverters 6 auf einen höheren Wert als die logische Inversionsspannung über, und dem Ausgangsanschluss 11 des Leseverstärkers 5 wird ein Signal hohen Pegels zugeführt. Nimmt die Summe dagegen einen negativen Wert an, geht das Potential am Eingang des Inverters 6 auf ein niedrigeres Potential als die logische Inversionsspannung über, und ein Signal niedrigen Pegels wird abgegeben.If the input voltage of the inverter 6 undergoes a change with respect to a voltage close to the logic inversion voltage, becomes the output voltage of the inverter 6 accordingly inverted. Thus, when signals are supplied to the N input terminals, the input of the inverter 6 a sum of N capacitance-divided output signals are supplied. Then when the sum of N input signals takes a positive value, the potential at the input of the inverter goes 6 to a higher value than the logic inversion voltage above, and the output connection 11 of the sense amplifier 5 a high level signal is supplied. However, if the sum assumes a negative value, the potential at the input of the inverter goes 6 to a lower potential than the logic inversion voltage, and a low level signal is output.

Bei diesem Ausführungsbeispiel sind die jeweiligen Eingangssignale entsprechend der auszuführenden Verarbeitung auf der Basis der Amplituden der Eingangssignale und der Kapazitäten der diese Signale erhaltenden Kondensatoren 2 und 2-A gewichtet, wobei diese Signale sodann im Leseverstärker 5 gleichzeitig einer arithmetischen Parallelverarbeitung unterzogen werden. Wenn der Impuls ϕSET auf niedrigen Pegel übergeht und der Schalter 13 abgeschaltet wird, wird die Verbindung des untersten Kondensators 2-A gemäß 2 mit dem Eingang des Leseverstärkers 5 unterbrochen. Zu diesem Zeitpunkt wird eine arithmetische Operation für (N – 1) Eingänge bzw. Eingangssignale mit Ausnahme des untersten Eingangs durchgeführt. Bei einer Änderung der arithmetischen Operationslogik ändert sich die Spannung am Eingang des Inverters 6 für ein einziges Eingangssignal in Bezug auf die Rückstellspannung um: |C × (2,5 – VX)/(N – 1) × C + C0| (2) In this embodiment, the respective input signals are in accordance with the processing to be performed based on the amplitudes of the input signals and the capacitances of the capacitors receiving these signals 2 and 2-A weighted, these signals then in the sense amplifier 5 are simultaneously subjected to arithmetic parallel processing. When the pulse ϕSET goes low and the switch 13 is switched off, the connection of the lowest capacitor 2-A according to 2 with the input of the sense amplifier 5 interrupted. At this time, an arithmetic operation is performed for (N-1) inputs or input signals with the exception of the lowest input. If the arithmetic operation logic changes, the voltage at the input of the inverter changes 6 for a single input signal in relation to the reset voltage by: | C × (2.5 - VX) / (N - 1) × C + C 0 | (2)

Dieser Änderungsbetrag übersteigt somit den durch die Gleichung (1) gegebenen Wert um den Betrag: (N × C + C0)/((N – 1) × C + C0) (mal ..) (3) This amount of change thus exceeds the value given by equation (1) by the amount: (N × C + C 0 ) / ((N - 1) × C + C 0 ) (times ..) (3)

Durch diese Vergrößerung des Änderungsbetrages verringert sich die Wahrscheinlichkeit von Störsignal- oder rauschbedingten Operationsfehlern, sodass sich die arithmetischen Operationen mit höherer Genauigkeit durchführen lassen. Durch den erfindungsgemäßen Eingangsverbindungszählschalter kann somit eine Vielzahl von Arithmetik-Logikschaltungen mit einfacherem Aufbau und höherem Störabstand (Signal-Rauschverhältnis) als eine übliche Schaltungsanordnung zur Durchführung arithmetischer Paralleloperationen realisiert werden. Außerdem kann jede Arithmetik-Logikschaltung derart ausgestaltet werden, dass eine maximale Genauigkeit der arithmetischen Operationen erhalten wird.Reduced by this increase in the amount of change the likelihood of noise or noise Operational errors so that the arithmetic operations with higher Perform accuracy to let. Through the input connection counter switch according to the invention thus a variety of arithmetic logic circuits with simpler Construction and higher SNR (Signal to noise ratio) as a common circuit arrangement to carry out arithmetic parallel operations can be realized. Besides, can each arithmetic logic circuit can be designed such that get maximum accuracy of arithmetic operations becomes.

Bei diesem Ausführungsbeispiel sind N Kondensatoren 2 und 2-A mit der jeweiligen Kapazität C miteinander verbunden. Die Erfindung ist jedoch nicht hierauf beschränkt, sondern die den jeweiligen Eingangsanschlüssen zugeordneten Kapazitäten der Kondensatoren können auch unterschiedliche Werte aufweisen. Weiterhin ist auch die Anzahl der über den Schalter 13 zu verbindenden Kondensatoren nicht auf einen Kondensator beschränkt. Ersichtlicherweise kann z. B. eine Vielzahl von Kondensatoren 2-A und eine Vielzahl von Schaltern 13 vorgesehen sein, oder eine Vielzahl von Kondensatoren 2-A kann mit einem Schalter 13 verbunden sein. Alternativ kann eine Kombination dieser Anordnungen Verwendung finden. Durch eine solche Anordnung kann die jeweils gewünschte Arithmetik-Logikschaltung gebildet werden. Außerdem liegt auf der Hand, dass eine gewünschte Arithmetik-Logikschaltung auch durch Zusammenschaltung einer Vielzahl von jeweils mit der Schaltungsanordnung gemäß 2 identischen Schaltungen erhalten werden kann.In this embodiment, N are capacitors 2 and 2-A connected with the respective capacitance C. However, the invention is not limited to this, but the capacitors of the capacitors assigned to the respective input connections can also have different values. Furthermore, the number of the switch 13 capacitors to be connected are not limited to one capacitor. Obviously, e.g. B. a variety of capacitors 2-A and a variety of switches 13 be provided, or a variety of capacitors 2-A can with a switch 13 be connected. Alternatively, a combination of these arrangements can be used. Such an arrangement can be used to form the desired arithmetic logic circuit. In addition, it is obvious that a desired arithmetic logic circuit can also be obtained by interconnecting a large number of circuits each with the circuit arrangement in accordance with 2 identical circuits can be obtained.

Bei der Schaltungsanordnung des ersten Ausführungsbeispiels sind die jeweiligen Eingangssignale entsprechend der auszuführenden arithmetischen Verarbeitung auf der Basis der Amplituden der Eingangssignale und der Kapazitäten der diese Signale aufnehmenden Kondensatoren 2 und 2-A gewichtet, wobei die Signale im Leseverstärker gleichzeitig einer arithmetischen Parallelverarbeitung unterzogen werden. Dieser Gewichtungsvorgang kann durch Freigeben bzw. Durchschalten des Schalters 13 unter Verwendung des Impulses ϕSET erfolgen. Wenn bei üblichen Schaltungsanordnungen die Anzahl der arithmetischen Paralleloperationen ansteigt, hat dies zur Folge, dass eine Verzögerung der Eingangssignale zueinander auf Grund der Signalverzögerung an Leiterbahnen auftritt, oder dass Stör- oder Rauschsignalanteile in den Signalen auf Grund von Nebensprechen auftreten, das von dem komplexen Schaltungsaufbau verursacht wird. Bei der vorstehend beschriebenen Schaltungsanordnung können solche Nachteile vermieden werden, sodass sich eine sehr genaue arithmetische Parallelverarbeitung mit hoher Verarbeitungsgeschwindigkeit realisieren lässt.In the circuit arrangement of the first exemplary embodiment, the respective input signals are in accordance with the arithmetic processing to be carried out on the basis of the amplitudes of the input signals and the capacitances of the capacitors receiving these signals 2 and 2-A weighted, the signals in the sense amplifier being simultaneously subjected to arithmetic parallel processing. This weighting process can be done by enabling or switching the switch 13 using the pulse ϕSET. If the number of arithmetic parallel operations increases in conventional circuit arrangements, this has the consequence that a delay of the input signals to one another due to the signal delay on conductor tracks occurs, or that interference or noise signal components occur in the signals due to crosstalk caused by the complex circuit structure is caused. With the previous one Such disadvantages can be avoided by means of the circuit arrangement described, so that a very precise arithmetic parallel processing with high processing speed can be realized.

Auch wenn z. B. die Anzahl der Eingangsanschlüsse vergrößert wird, bezieht sich die Vergrößerung des Schaltungsumfangs lediglich auf eine hierzu proportionale Vergrößerung der Anzahl von Kondensatoren und Schaltern für Gewichtungsoperationen, sodass sich die arithmetische Operationsverarbeitung in zufriedenstellender Weise durchführen lässt. Im Vergleich zu einer üblichen arithmetischen Parallelverarbeitungsschaltung lässt sich eine erhebliche Verringerung des Schaltungsumfangs und Verbesserung der Fertigungsausbeute erzielen. Da sich der Schaltungsumfang verringert und die Operationsgeschwindigkeit steigt, führt dies natürlich auch zu einem geringeren Stromverbrauch.Even if e.g. B. the number of input connections is increased, refers to the enlargement of the Circuit scope only to a proportional increase in the Number of capacitors and switches for weighting operations so that arithmetic operation processing is satisfactory Way. in the Compared to a usual arithmetic parallel processing circuit can be a significant reduction the circuit scope and improve the production yield. As the circuit scale decreases and the operation speed increases, leads this of course also to lower power consumption.

(Zweites Ausführungsbeispiel)(Second embodiment)

4 zeigt ein Schaltbild der Schaltungsanordnung eines bevorzugten Ausführungsbeispiels, bei dem die Erfindung bei einer Korrelationsrechenschaltung Anwendung findet. Gemäß 4 umfasst diese Schaltungsanordnung Vergleicher 402, Zwischenspeicherschaltungen 12 sowie eine Impulsgeneratorschaltung 14 zur Steuerung eines Schalters 13-A. Die Impulsgeneratorschaltung 14 umfasst ein UND-Glied 15, ein ODER-Glied 16, ein EXNOR-Glied 17 sowie Schalter 18 und 19. Wie 4 zu entnehmen ist, umfasst die Schaltungsanordnung einen ersten gewichteten Eingangsanschluss 403 und einen zweiten gewichteten Eingangsanschluss 404. Ein Kondensator mit dem zweifachen Kapazitätswert eines mit anderen Eingängen verbundenen Kondensators C ist mit dem Eingangsanschluss 403 verbunden, während ein Kondensator mit dem vierfachen Kapazitätswert des Kondensators C mit dem Eingangsanschluss 404 verbunden ist. Ein Ausgang 11 der Schaltungsanordnung führt zu einer externen Einheit und ist außerdem mit den gewichteten Eingangsanschlüssen 403 und 404 über die Zwischenspeicherschaltungen 12 verbunden. 4 shows a circuit diagram of the circuit arrangement of a preferred embodiment, in which the invention is applied to a correlation arithmetic circuit. According to 4 this circuit arrangement includes comparators 402 , Latch circuits 12 and a pulse generator circuit 14 to control a switch 13-A , The pulse generator circuit 14 includes an AND gate 15 , an OR gate 16 , an EXNOR link 17 as well as switches 18 and 19 , How 4 can be seen, the circuit arrangement comprises a first weighted input connection 403 and a second weighted input port 404 , A capacitor with twice the capacitance value of a capacitor C connected to other inputs is connected to the input terminal 403 connected while a capacitor with four times the capacitance value of capacitor C is connected to the input terminal 404 connected is. An exit 11 The circuit arrangement leads to an external unit and is also with the weighted input connections 403 and 404 via the latch circuits 12 connected.

Die 5A und 5B zeigen Ausführungsbeispiele für den Aufbau der Zwischenspeicherschaltung 12. Gemäß 5A umfasst diese Schaltung Übertragungsschalter 201-A und 201-B sowie Inverter 202-A und 202-B. Wenn der Übertragungsschalter 201-A durch ein Steuersignal PH freigegeben bzw. durchgeschaltet wird, wird ein Signal DATA dem Eingang des Inverters 202-A zugeführt. Wenn der Übertragungsschalter 201-A durch das Steuersignal PH gesperrt wird, wird gleichzeitig der Übertragungsschalter 201-B durchgeschaltet und bildet auf diese Weise eine Mitkopplungsschleife für die Inverter 202-A und 202-B, wobei das Signal DATA bis zur nächsten Durchschaltung des Übertragungsschalters 201-A zwischengespeichert wird. Über den Inverter 202-B wird ein in Bezug auf das Eingangssignal DATA nicht invertiertes Ausgangssignal Q erhalten, während über den Inverter 202-A ein invertiertes Ausgangssignal Q erhalten wird.The 5A and 5B show exemplary embodiments for the construction of the buffer circuit 12 , According to 5A this circuit includes transmission switches 201-A and 201-B as well as inverter 202-A and 202-B , If the transfer switch 201-A is released or switched through by a control signal PH, a signal DATA is the input of the inverter 202-A fed. If the transfer switch 201-A is blocked by the control signal PH, the transmission switch is simultaneously 201-B switched through and in this way forms a positive feedback loop for the inverters 202-A and 202-B , the signal DATA until the next switching of the transfer switch 201-A is cached. Via the inverter 202-B an output signal Q which is not inverted with respect to the input signal DATA is obtained while via the inverter 202-A an inverted output signal Q is obtained.

5B zeigt einen weiteren Aufbau der Zwischenspeicherschaltung. Gemäß 5B umfasst die Zwischenspeicherschaltung PMOS-Transistoren 203 sowie NMOS-Transistoren 204. Wie im Falle der Schaltungsanordnung gemäß 5A wird ein Signal DATA unter Verwendung eines Steuersignals PH und eines invertierten Steuersignals PH übertragen und der Wert des übertragenen Signals bis zum jeweils nächsten Anstehen des Steuersignals PH zwischengespeichert, sodass nichtinvertierte und invertierte Ausgangssignale Q und Q abgegeben werden. Bei den Schaltungen gemäß den 5A und 5B wird ein Binärsignal unter Verwendung der Inverter zwischengespeichert. Alternativ kann jedoch auch ein Analogwert oder eine Vielzahl von Werten von der Zwischenspeicherschaltung zwischengespeichert werden, wobei die Erfindung im übrigen nicht speziell auf diese Zwischenspeicherschaltungen beschränkt ist. So kann z. B. eine Schaltung zur Zwischenspeicherung eines Analogsignals erhalten werden, indem eine Abtast-Speicherschaltung mit dem Eingang einer Verstärkerschaltung verbunden wird. 5B shows a further structure of the buffer circuit. According to 5B includes the latch circuit PMOS transistors 203 as well as NMOS transistors 204 , As in the case of the circuit arrangement according to 5A becomes a signal DATA using a control signal PH and an inverted control signal PH transmitted and the value of the transmitted signal temporarily stored until the next pending control signal PH, so that non-inverted and inverted output signals Q and Q be delivered. In the circuits according to 5A and 5B a binary signal is buffered using the inverters. Alternatively, however, an analog value or a multiplicity of values can be buffered by the buffer circuit, the rest of the invention not being specifically limited to these buffer circuits. So z. B. a circuit for buffering an analog signal can be obtained by connecting a sample memory circuit to the input of an amplifier circuit.

6 zeigt zeitabhängige Signalverläufe im Betrieb dieses Ausführungsbeispiels. Die Zwischenspeicherschaltung 12 wird von einem Impuls ϕSET angesteuert. 6 shows time-dependent waveforms in the operation of this embodiment. The latch circuit 12 is controlled by a pulse ϕSET.

Nachstehend wird zunächst unter Bezugnahme auf 4 näher auf die grundlegende Wirkungsweise dieses Ausführungsbeispiels eingegangen. Da zunächst ein Impuls ϕLAT einen niedrigen Pegel und der Impuls ϕSET einen hohen Pegel aufweisen (und ein Impuls ϕSET auf einen niedrigen Pegel gesetzt ist), sind wie im Falle des ersten Ausführungsbeispiels die Schalter 13-A und 13-B gesperrt, sodass die Verbindung der gewichteten Eingänge mit dem Leseverstärker 5 unterbrochen ist.First, referring to FIG 4 discussed in more detail the basic mode of operation of this exemplary embodiment. First, since a pulse ϕLAT is at a low level and the pulse ϕSET is at a high level (and a pulse ϕSET is set at a low level), the switches are as in the case of the first embodiment 13-A and 13-B locked so that the connection of the weighted inputs to the sense amplifier 5 is interrupted.

Anschließend werden die Spannungen an den beiden Anschlüssen eines jeden Kondensators 2 in Abhängigkeit von einem Rückstellimpuls ϕRES auf die entsprechenden Rückstellspannungen zurückgestellt. Wenn sodann jeder Übertragungsschalter 3 durch einen Übertragungsimpuls ϕT freigegeben bzw. durchgeschaltet wird, wird ein Signal einem Anschluss des entsprechenden Kondensators 2 zugeführt, sodass das Potential an einem Anschluss dieses Kondensators 2 auf einen niedrigen oder hohen Pegel übergeht. Der gemeinsam verbundene Anschluss eines jeden Kondensators 2 ändert sich für ein jeweiliges Eingangssignal durch Kapazitätsteilung. Wenn die Eingangsspannung des Inverters 6 die logische Inversionsspannung überschreitet, wird die Ausgangsspannung des Inverters 6 entsprechend invertiert. Wenn hierbei Signale den N Eingängen zugeführt werden, wird dem Eingang des Inverters 6 die Summe aus N kapazitätsgeteilten Ausgangssignalen zugeführt. Da die den normalen Eingängen mit Ausnahme der gewichteten Eingänge zugeordneten Kondensatoren 2 im wesentlichen die gleichen Kapazitätswerte aufweisen, geht der Eingang des Inverters 6 auf ein über der logischen Inversionsspannung liegendes Potential über, wenn die Anzahl der Signale hohen Pegels an den N Eingängen eine Mehrheit darstellt, sodass in diesem Fall am Ausgang 11 des Leseverstärkers 5 ein Signal hohen Pegels abgegeben wird. Wenn dagegen die Anzahl der Eingangssignale niedrigen Pegels eine Mehrheit darstellt, wird ein Ausgangssignal niedrigen Pegels abgegeben.Then the voltages at the two terminals of each capacitor 2 depending on a reset pulse ϕRES reset to the corresponding reset voltages. Then when each transmission switch 3 is released or switched through by a transmission pulse ϕT, a signal becomes a connection of the corresponding capacitor 2 supplied so that the potential at one terminal of this capacitor 2 goes to a low or high level. The common connection of each capacitor 2 changes for a respective input signal by capacitance division. If the input voltage of the inverter 6 exceeds the logical inversion voltage, the output voltage of the inverter 6 accordingly inverted. If signals are fed to the N inputs, the input of the inverter is switched 6 the sum of N capacitance-divided output signals supplied. Since the normal one with the exception of the capacitors assigned to the weighted inputs 2 have essentially the same capacitance values, the input of the inverter goes 6 to a potential above the logical inversion voltage if the number of high-level signals at the N inputs represents a majority, so that in this case at the output 11 of the sense amplifier 5 a high level signal is given. Conversely, when the number of low level input signals is a majority, a low level output signal is output.

Bei diesem Aufbau dient die Schaltungsanordnung gemäß 4 als arithmetische Mehrheitsoperationsschaltung zur Bildung und Ausgabe eines der Mehrheit einer Vielzahl von Eingangssignalen entsprechenden logischen Werts. Nachstehend wird unter Bezugnahme auf 4 eine Korrelationsoperationsschaltung mit 7 Eingängen bzw. für 7 Eingangssignale näher beschrieben. Hierbei werden den Vergleichern 402 gemäß 4 sieben Eingangssignale zusammen mit Korrelationskoeffizienten zugeführt.With this construction, the circuit arrangement according to 4 as a majority arithmetic operation circuit for forming and outputting a logical value corresponding to the majority of a plurality of input signals. The following will refer to FIG 4 a correlation operation circuit with 7 Inputs or for 7 Input signals described in more detail. Here are the comparators 402 according to 4 seven input signals are fed together with correlation coefficients.

Jeder Vergleicher 402 vergleicht das jeweilige Eingangssignal mit einem entsprechenden Korrelationskoeffizienten. Das Ausgangssignal eines jeden Vergleichers 402 wird dann einem entsprechenden Übertragungsschalter 3 zugeführt. Wenn die Anzahl der Signale hohen Pegels eine Mehrheit darstellt, d. h., wenn vier der sieben Eingangssignale einen hohen Pegel aufweisen, wird am Ausgang 11 ein Signal hohen Pegels abgegeben. In 7 sind in der Spalte S3 die Ausgangssignalwerte dieser Schaltung in Einheiten der Anzahl von Eingängen dargestellt, die mit Signalen hohen Pegels beaufschlagt werden. Wie dieser Spalte zu entnehmen ist, beträgt der Ausgangssignalwert "1", wenn die Anzahl der Eingangssignale hohen Pegels vier oder mehr beträgt. Hierbei wird das Ausgangssignal am Ausgang 11 gleichzeitig von den Zwischenspeicherschaltungen 12 zwischengespeichert.Any comparator 402 compares the respective input signal with a corresponding correlation coefficient. The output signal of each comparator 402 then becomes a corresponding transfer switch 3 fed. If the number of high level signals represents a majority, ie if four of the seven input signals are high level, the output will 11 emitted a high level signal. In 7 column S3 shows the output signal values of this circuit in units of the number of inputs to which high-level signals are applied. As can be seen from this column, the output signal value is "1" when the number of high level input signals is four or more. Here the output signal at the output 11 simultaneously from the latch circuits 12 cached.

Da die Impulse ϕLAT1 und ϕSET jeweils auf einen hohen Pegel und einen niedrigen Pegel gesetzt sind, gehen die Ausgangssignale des ODER-Gliedes 16 und des UND-Glieds 15 auf hohen Pegel über. Dies hat zur Folge, dass der Schalter 13-A durchgeschaltet wird und der Kondensator 4C des gewichteten Eingangs, dessen Kapazität den vierfachen Wert der Kapazität des Kondensators 2 besitzt, mit dem Eingang des Leseverstärkers 5 verbunden wird. Bei dieser Schaltungsanordnung entspricht dieser Vorgang der gemeinsamen Verbindung von elf (7 + 4) Kondensatoren C. Die Schaltungsanordnung dient als ein Mehrheits-Operationsschaltungsblock mit elf Eingängen bzw. für elf Eingangssignale, bei dem das invertierte Signal des vorherigen arithmetischen Operationsergebnisses dem gewichteten Kondensator 4C zugeführt wird.Since the pulses ϕLAT1 and ϕSET are set to a high level and a low level, the output signals of the OR gate go 16 and the AND gate 15 to high levels above. As a result, the switch 13-A is turned on and the capacitor 4C of the weighted input, whose capacitance is four times the capacitance of the capacitor 2 owns, with the input of the sense amplifier 5 is connected. In this circuit arrangement, this process corresponds to the common connection of eleven (7 + 4) capacitors C. The circuit arrangement serves as a majority operation circuit block with eleven inputs or for eleven input signals, in which the inverted signal of the previous arithmetic operation result is the weighted capacitor 4C is fed.

Wenn z. B. vier von sieben Eingangssignalen an den Eingängen einen hohen Pegel aufweisen, geht das Signal am invertierten Ausgang Q der Zwischenspeicherschaltung 12 auf niedrigen Pegel über, sodass ein Signal niedrigen Pegels dem gewichteten Eingang 404 zugeführt wird. Wenn sechs von sieben Eingangssignalen an den normalen Eingängen außer den gewichteten Eingängen einen hohen Pegel aufweisen, bestimmt die für elf Eingänge bzw. Eingangssignale ausgelegte arithmetische Mehrheitsoperationsschaltung das Vorliegen einer Gesamtmehrheit und gibt ein Signal hohen Pegels ab. Wenn vier oder mehr oder fünf oder weniger von sieben Eingangssignalen hohen Pegel aufweisen, bestimmt die für elf Eingänge bzw. Eingangssignale ausgelegte arithmetische Mehrheitsoperationsschaltung, dass keine Mehrheit vorliegt und gibt ein Signal niedrigen Pegels ab. In 7 sind in der Spalte S2 diese Ausgangssignalwerte in Einheiten der Anzahl der den sieben Eingängen zugeführten Signale hohen Pegels dargestellt. Wie dieser Spalte zu entnehmen ist, beträgt der Ausgangssignalwert "1", wenn die Anzahl der Eingangssignale hohen Pegels 2, 3, 6 oder 7 beträgt.If e.g. B. four of seven input signals at the inputs have a high level, the signal goes to the inverted output Q of the latch circuit 12 to a low level so that a low level signal is sent to the weighted input 404 is fed. When six out of seven input signals at the normal inputs are high in addition to the weighted inputs, the arithmetic majority operation circuit designed for eleven inputs determines the presence of an overall majority and outputs a high level signal. When four or more or five or fewer of seven input signals are high, the majority arithmetic operation circuit designed for eleven inputs determines that there is no majority and outputs a low level signal. In 7 column S2, these output signal values are shown in units of the number of high level signals supplied to the seven inputs. As can be seen from this column, the output signal value is "1" when the number of input signals is high level 2 . 3 . 6 or 7 is.

In ähnlicher Weise wird bei einem hohen Pegel des Impulses ϕLAT2 der Schalter 13-B freigegeben bzw. durchgeschaltet, sodass der Kondensator 2C des anderen gewichteten Eingangs, der den doppelten Kapazitätswert des Kondensators 2 aufweist, mit dem Eingang des Leseverstärkers 5 verbunden wird. In Abhängigkeit von den Polaritäten der in den Spalten S3 und S2 gemäß 7 aufgeführten Signale erfolgt eine EIN/AUS-Steuerung des Schalters 13-A. Bei der Schaltungsanordnung gemäß 4 entspricht dieser Vorgang der gemeinsamen Verbindung von neun (7 + 2) Kondensatoren C. Eine solche Schaltung dient als arithmetische Mehrheitsoperationsschaltung für neun Eingänge bzw. Eingangssignale, bei der das invertierte Signal des vorherigen arithmetischen Operationsergebnisses dem gewichteten Kondensator 2C zugeführt wird. Alternativ entspricht dieser Vorgang der gemeinsamen Verbindung von dreizehn (7 + 2 + 4) Kondensatoren C. Eine solche Schaltung dient als arithmetische Mehrheitsoperationsschaltung für dreizehn Eingänge bzw. Eingangssignale, bei der das invertierte Signal des vorherigen arithmetischen Operationsergebnisses sechs der gemeinsam verbundenen Kondensatoren zugeführt wird.Similarly, when the pulse ϕLAT2 is high, the switch 13-B enabled or switched through, so that the capacitor 2C of the other weighted input, which is twice the capacitance value of the capacitor 2 has, with the input of the sense amplifier 5 is connected. Depending on the polarities in accordance with columns S3 and S2 7 signals listed there is an ON / OFF control of the switch 13-A , In the circuit arrangement according to 4 This process corresponds to the common connection of nine (7 + 2) capacitors C. Such a circuit serves as an arithmetic majority operation circuit for nine inputs or input signals, in which the inverted signal of the previous arithmetic operation result is the weighted capacitor 2C is fed. Alternatively, this process corresponds to the common connection of thirteen (7 + 2 + 4) capacitors C. Such a circuit serves as an arithmetic majority operation circuit for thirteen inputs or input signals, in which the inverted signal of the previous arithmetic operation result is supplied to six of the capacitors connected in common.

Wenn z. B. sechs von sieben Eingangssignalen einen hohen Pegel aufweisen, befindet sich das Ausgangssignal S2 gemäß 7 auf hohem Pegel, während der invertierte Ausgang Q der Zwischenspeicherschaltung 12 auf niedrigen Pegel gesetzt ist. Dies hat zur Folge, dass den gewichteten Eingängen 404 und 403 Signale niedrigen Pegels zugeführt werden. Das Ausgangssignal des EXNOR-Gliedes 17 wird auf hohen Pegel gesetzt, sodass die Ausgangssignale des ODER-Gliedes 16 und des UND-Gliedes 15 ebenfalls zum Durchschalten des Schalters 13-A auf hohen Pegel übergehen. Die Schaltung dient dann als arithmetische Mehrheitsoperationsschaltung für dreizehn Eingänge bzw. Eingangssignale. Wenn sämtliche sieben Eingangssignale hohen Pegel aufweisen, bestimmt die für dreizehn Eingänge bzw. Eingangssignale ausgelegte arithmetische Mehrheitsoperationsschaltung das Vorliegen einer Gesamtmehrheit und gibt ein Signal hohen Pegels ab. Wenn sechs von sieben Eingangssignalen einen hohen Pegel aufweisen, wird keine Mehrheit ermittelt, sodass ein Signal niedrigen Pegels abgegeben wird. In 7 sind in der Spalte S1 diese Ausgangssignalwerte in Einheiten der Anzahl von Signalen hohen Pegels an den sieben Eingängen wiedergegeben.If e.g. B. six of seven input signals have a high level, the output signal S2 is according to 7 at a high level while the inverted output Q of the latch circuit 12 is set to low level. As a result, the weighted inputs 404 and 403 Low level signals are supplied. The output signal of the EXNOR element 17 is set to a high level so that the output signals of the OR gate 16 and the AND gate 15 also for switching the switch 13-A go to high level. The circuit then serves as an arithmetic majority operation scarf device for thirteen inputs or input signals. When all seven input signals are high, the majority arithmetic operation circuit designed for thirteen inputs determines the presence of an overall majority and outputs a high level signal. If six out of seven input signals are high, no majority is determined, so a low level signal is output. In 7 in column S1 these output signal values are shown in units of the number of high level signals at the seven inputs.

Wie in 7 veranschaulicht ist, kann mit einer solchen Schaltungsanordnung die Anzahl von Eingangssignalen aus einer Vielzahl von Eingangssignalen, bei denen eine Koinzidenz zwischen den Signalen und Korrelationskoeffizienten vorliegt, nach Umsetzung in eine Binärzahl mit drei Bitstellen ausgegeben werden. Unter Verwendung dieses Ausführungsbeispiels kann somit eine Korrelationsberechnung mit Hilfe einer sehr kleinen Schaltung und bei geringem Stromverbrauch erfolgen.As in 7 With such a circuit arrangement, the number of input signals from a multiplicity of input signals, in which there is a coincidence between the signals and correlation coefficients, can be output after conversion into a binary number with three bit positions. Using this exemplary embodiment, a correlation calculation can thus be carried out with the aid of a very small circuit and with low power consumption.

Durch Änderung der Anzahl der Parallelverbindungen von Eingangssignalen in Verbindung mit einer Änderung der arithmetischen Operationslogik lässt sich die Operationsgenauigkeit bei der jeweiligen Anordnung verbessern.By changing the number of parallel connections of input signals in connection with a change in the arithmetic Operation logic leaves the operational accuracy in the respective arrangement improve.

Der Aufbau der Impulsgeneratorschaltung 14 ist nicht auf die Schaltungsanordnung gemäß 4 beschränkt, sondern es kann auch eine andere Anordnung Verwendung finden.The structure of the pulse generator circuit 14 is not according to the circuit arrangement 4 limited, but another arrangement can be used.

Wie vorstehend beschrieben, werden bei dem zweiten Ausführungsbeispiel die Amplituden der Eingangssignale und die Kapazitätswerte der mit diesen Signalen beaufschlagten Kondensatoren in geeigneter Weise festgelegt, wobei die jeweiligen Eingangssignale über die Zwischenspeicherschaltungen in Verbindung mit einem Ausgangsrückkopplungspegel entsprechend der auszuführenden Verarbeitung gewichtet werden. Diese Signale werden im Leseverstärker gleichzeitig einer arithmetischen Paralleloperation unterzogen. Diese Ausführungsform stellt grundsätzlich ein Ausführungsbeispiel für eine arithmetische Mehrheitsoperationsschaltung in Verbindung mit einer drei Bitstellen umfassenden arithmetischen Binäroperationsschaltung dar. Durch diese Schaltungsanordnung kann bei einer Vergrößerung der Anzahl von arithmetischen Paralleloperationen und dergleichen eine Relativverzögerung bei Eingangssignalen auf Grund der Signalverzögerung an Leiterbahnen oder ein durch Nebensprecherscheinungen hervorgerufenes Auftreten von Stör- oder Rauschsignalanteilen in zufriedenstellender Weise unterdrückt werden. Hierbei kann durch Steuerung der Zuführungszeit eines jeden Impulses auf einfache Weise ein arithmetisches Binäroperationsergebnis mit einer Vielzahl von Bitstellen gebildet werden. Auf diese Weise lässt sich die Durchführung sehr genauer arithmetischer Paralleloperationen mit hoher Geschwindigkeit gewährleisten.As described above in the second embodiment the amplitudes of the input signals and the capacitance values of the capacitors charged with these signals in a suitable manner Way set, with the respective input signals on the Buffer circuits associated with an output feedback level according to the one to be executed Processing weighted. These signals are simultaneously in the sense amplifier subjected to an arithmetic parallel operation. This embodiment basically poses an embodiment for one arithmetic majority operation circuit in conjunction with a arithmetic binary operation circuit comprising three bit positions this circuit arrangement can increase the number of arithmetic Parallel operations and the like a relative delay Input signals due to the signal delay on conductor tracks or an occurrence of crosstalk caused by Interference or noise signal components be suppressed in a satisfactory manner. Here can by Control of feed time an arithmetic binary operation result of each pulse in a simple manner can be formed with a large number of bit positions. In this way let yourself the implementation very accurate arithmetic parallel operations at high speed guarantee.

Die arithmetische Operationsschaltung wird hierbei von Kondensatoren, die zwischen einer Vielzahl von Eingangsanschlüssen und gemeinsam verbundenen Anschlüssen angeordnet sind, Gewichtungskondensatoren sowie Schaltern gebildet, die die elektrische Verbindung der Gewichtungskondensatoren herstellen und unterbrechen. Im Vergleich zu einer üblichen arithmetischen Paralleloperationsschaltung lässt sich hierdurch eine erhebliche Verringerung des Schaltungsumfangs in Verbindung mit einer Steigerung der Fertigungsausbeute erzielen. Außer einer Verringerung des Schaltungsumfangs und einer Vergrößerung der Operationsgeschwindigkeit lässt sich natürlich auch eine Verringerung des Stromverbrauchs erzielen.The arithmetic operation circuit is used by capacitors that are between a variety of input terminals and commonly connected connections are arranged, weighting capacitors and switches are formed, that establish the electrical connection of the weighting capacitors and interrupt. Compared to a common arithmetic parallel operation circuit let yourself thereby a significant reduction in the amount of circuitry in Achieve connection with an increase in manufacturing yield. Except a reduction in circuit size and an increase in Operation speed leaves yourself, of course also achieve a reduction in electricity consumption.

(Drittes Ausführungsbeispiel)(Third embodiment)

8 zeigt ein schematisches Schaltbild der Schaltungsanordnung eines Ausführungsbeispiels, bei dem die Erfindung als Signalwandler bei einer drei Bitstellen umfassenden Analog/Digital-Umsetzerschaltung (die nachstehend auch als A/D-Umsetzer bezeichnet ist) Anwendung findet. Gemäß 8 umfasst der Analog/Digital-Umsetzer einen Analogsignaleingang 701, Schalter 702, 702A, 707, 707A, 708 und 708A, Zwischenspeicherschaltungen 12, einen Kondensator 703 mit dem halben Kapazitätswert eines dem analogen Signaleingang zugeordneten Kondensators 2, Kondensatoren 704 und 706, die jeweils 1/4 des Kapazitätswertes des dem analogen Signaleingang zugeordneten Kondensators 2 aufweisen, und einen Kondensator 705 mit einem Kapazitätswert, der 1/8 der Kapazität des Kondensators 2 beträgt. Nachstehend wird näher auf die Arbeitsweise dieser Schaltungsanordnung anhand eines Beispiels eingegangen, bei dem eine Versorgungsspannung von 5 V Verwendung findet. Zunächst wird der Eingang eines Leseverstärkers 5 auf 0 V zurückgestellt. Hierbei liegt der Analogsignaleingang 701 an 0 V. Wenn sodann das Potential am analogen Signaleingang 701 von 0 V auf eine analoge Signalspannung übergeht und das analoge Eingangssignal gleich oder höher als ungefähr 2,5 V wird, überschreitet das Eingangspotential des Leseverstärkers in einem arithmetischen Operationsschaltungsblock eine logische Inversionsspannung (von der in diesem Fall angenommen wird, dass sie 2,5 V beträgt), sodass ein Ausgangssignal hohen Pegels abgegeben wird. 8th shows a schematic circuit diagram of the circuit arrangement of an embodiment in which the invention is used as a signal converter in an analog / digital converter circuit comprising three bit positions (which is also referred to below as an A / D converter). According to 8th the analog / digital converter comprises an analog signal input 701 , Switch 702 . 702A . 707 . 707A . 708 and 708A , Latch circuits 12 , a capacitor 703 with half the capacitance value of a capacitor assigned to the analog signal input 2 , Capacitors 704 and 706 , each 1/4 of the capacitance value of the capacitor assigned to the analog signal input 2 have, and a capacitor 705 with a capacitance value that is 1/8 the capacitance of the capacitor 2 is. The mode of operation of this circuit arrangement is described in more detail below using an example in which a supply voltage of 5 V is used. First, the input of a sense amplifier 5 reset to 0 V. Here is the analog signal input 701 at 0 V. Then the potential at the analog signal input 701 transitions from 0 V to an analog signal voltage and the analog input signal becomes equal to or higher than approximately 2.5 V, the input potential of the sense amplifier in an arithmetic operational circuit block exceeds a logic inversion voltage (which in this case is assumed to be 2.5 V) is), so that a high level output signal is output.

In 9 sind unter der Spalte S3 die Ausgangssignalergebnisse veranschaulicht. Da die beiden Impulse ϕSET1 und ϕSET2 niedrigen Pegel aufweisen, sind die Schalter 708 und 708A durchgeschaltet. Aus diesem Grunde wird das arithmetische Operationsergebnis von den Zwischenspeicherschaltungen 12 zwischengespeichert, sobald es ausgegeben wird. Die Schalter 702A werden in Abhängigkeit vom Anstehen eines Impulses ϕSET1 freigegeben bzw. durchgeschaltet (der Schalter 708A ist gesperrt). Sodann wird ein Anschluss des Kondensators 703 in Abhängigkeit von einem Impuls ϕSET auf 5 V zurückgestellt. Gleichzeitig wird ein Anschluss des Kondensators 706 in Abhängigkeit von einem Impuls ϕSET3 auf 5 V zurückgestellt. Der Impuls ϕSET wird zum Durchschalten des Schalters 707A abgeschaltet, sodass die Signale der Zwischenspeicherschaltungen 12 den Kondensatoren 703 und 704 zugeführt werden, wobei gleichzeitig ein Anschluss des Kondensators 706 in Abhängigkeit von dem Impuls ϕSET3 auf 0 V gesetzt wird. Hierbei ist die Potentialänderung am Eingang des Leseverstärkers durch {C × VA – (C/2) × 5 – (C/4) ×5}/(C + C/2 + C/4) (4)gegeben, wobei VA die analoge Eingangssignalspannung bezeichnet.In 9 the output signal results are illustrated in column S3. Since the two pulses ϕSET1 and ϕSET2 have low levels, the switches are 708 and 708A connected through. For this reason, the arithmetic operation result from the latch circuits 12 cached as soon as it is issued. The switches 702A are enabled or switched through depending on the presence of a pulse ϕSET1 (the switch 708A is blocked). Then a connection of the capacitor 703 reset to 5 V depending on a pulse ϕSET. At the same time, a connection of the capacitor 706 reset to 5 V depending on a pulse ϕSET3. The pulse ϕSET is used to switch the switch 707A turned off so that the signals of the latch circuits 12 the capacitors 703 and 704 are supplied, at the same time a connection of the capacitor 706 is set to 0 V depending on the pulse ϕSET3. The change in potential at the input of the sense amplifier is complete {C × VA - (C / 2) × 5 - (C / 4) × 5} / (C + C / 2 + C / 4) (4) given, where VA denotes the analog input signal voltage.

Wie diesem Ausdruck zu entnehmen ist, wird ein Signal hohen Pegels abgegeben, wenn die analoge Signalspannung VA bei der laufenden Steuerung gleich oder höher als 3,75 V wird, während ein Signal niedrigen Pegels abgegeben wird, wenn die Spannung VA gleich oder höher als 2,5 V und niedriger als 3,75 V wird. Die Ausgangssignalergebnisse sind in 9 unter Spalte S2 aufgeführt. Sodann erfolgt eine ähnliche arithmetische Operation in Abhängigkeit von den Impulsen ϕSET2, ϕSET und ϕSET3. Die Ausgangssignalergebnisse sind in 9 unter der Spalte S1 aufgeführt. Wie durch 9 veranschaulicht wird, kann durch die vorstehend beschriebene Anordnung ein Analog/Digital-Umsetzer zur Umsetzung einer analogen Signalspannung in ein drei Bitstellen umfassendes Digitalsignal gebildet werden, wobei sich die Bildung und Ausgabe des Digitalsignals mit einer sehr kleinen Schaltungsanordnung realisieren lässt, die eine hohe Operationsgeschwindigkeit und einen geringen Stromverbrauch ermöglicht.As can be seen from this expression, a high level signal is output when the analog signal voltage VA becomes equal to or higher than 3.75 V while the control is running, while a low level signal is output when the voltage VA is equal to or higher than 2 , 5 V and lower than 3.75 V. The output signal results are in 9 listed under column S2. A similar arithmetic operation then takes place depending on the pulses ϕSET2, ϕSET and ϕSET3. The output signal results are in 9 listed under column S1. How through 9 is illustrated, can be formed by the arrangement described above, an analog-to-digital converter for converting an analog signal voltage into a three-digit digital signal, wherein the formation and output of the digital signal can be realized with a very small circuit arrangement that has a high operating speed and enables low power consumption.

Bei diesem Ausführungsbeispiel ist ein Analog/Digital-Umsetzer mit drei Bitstellen beschrieben worden. Die Erfindung ist jedoch nicht hierauf beschränkt, sondern die Anzahl der Bitstellen kann natürlich auf einfache Weise vergrößert werden. Bei diesem Ausführungsbeispiel ist ferner ein Hochgeschwindigkeits-A/D-Umsetzer unter Verwendung von Kondensatoren in Betracht gezogen worden. Die Erfindung ist jedoch nicht auf diese Ausgestaltung beschränkt.In this embodiment, an analog to digital converter is three Bit positions have been described. However, the invention is not based on this limited, rather, the number of bit positions can of course be increased in a simple manner. In this embodiment is also using a high speed A / D converter of capacitors have been considered. The invention is but not limited to this configuration.

Im Rahmen dieses Ausführungsbeispiels sind eine Korrelationsoperationsschaltung und ein Analog/Digital-Umsetzer als Beispiele herangezogen worden. Die Erfindung ist jedoch nicht auf diese Einheiten beschränkt. So kann die Erfindung z. B. auch bei verschiedenen anderen Logikschaltungen, wie einem Digital/Analog-Umsetzer, einem Addierer, einem Subtrahierer oder dergleichen verwendet und hierbei gleichermaßen die vorstehend beschriebene Wirkung erzielt werden. Insbesondere wenn die Erfindung bei einem Digital/Analog-Umsetzer Anwendung findet und die Kapazität des Eingangs zum Empfang von LSB-Daten durch C gegeben ist, brauchen die Kapazitäten jeweils in Richtung des Bits höchster Wertigkeit lediglich auf das Zweifache des unmittelbar vorhergehenden Wertes in Form von 2C, 4C, 8C, ... eingestellt zu werden, um auf diese Weise einen binären Digital/Analog-Umsetzer zu realisieren. In diesem Falle können die Ausgangssignale der gemeinsam verbundenen Anschlüsse der Kondensatoren einem Sourcefolgerverstärker zugeführt werden.Are within the scope of this embodiment a correlation operation circuit and an analog-to-digital converter as examples been used. However, the invention is not based on these units limited. So the invention can, for. B. also with various other logic circuits, such as a digital to analog converter, an adder, a subtractor or the like and used here equally effect described above can be achieved. Especially if the invention is applied to a digital / analog converter and the capacity of the input for receiving LSB data is given by C. the capacities each in the direction of the most significant bit only twice the immediately preceding value in the form of 2C, 4C, 8C, ... to be set to this Way a binary Realize digital / analog converter. In this case, the Output signals of the commonly connected connections of the capacitors Source-follower amplifier supplied become.

Wenn bei einem Schaltungsblock, bei dem in der vorstehend beschriebenen Weise die der Vielzahl von Eingängen entsprechenden Anschlüsse auf einer Seite der Kondensatoren gemeinsam mit dem Eingang des Leseverstärkers verbunden sind, die Minimalkapazität der mit den jeweiligen Eingängen verbundenen Kondensatoren durch C gegeben ist, stellt der gesamte Kapazitätswert der Kondensatoren im wesentlichen ein ungradzahliges Vielfaches von C dar.If with a circuit block, with that corresponding to the plurality of inputs in the manner described above connections on one side of the capacitors together with the input of the sense amplifier are connected, the minimum capacity of the connected to the respective inputs Capacitors given by C represents the total capacitance value of the Capacitors essentially an odd multiple of C represents

Wenn eine Korrelationsoperationsschaltung keinen Steuereingang aufweist, besitzen sämtliche, mit den Eingängen verbundene Kapazitäten einen Minimalwert. Wenn dagegen die Korrelationsoperationsschaltung in der in Verbindung mit dem vorstehenden Ausführungsbeispiel beschriebenen Weise Steuereingänge aufweist, sind die mit den Steuereingängen verbundenen Kapazitäten gradzahlige Vielfache von C, wie 2C und 4C, und die Gesamtheit der Kapazitäten dieser Eingänge und einer ungradzahligen Anzahl von Signaleingängen ist im wesentlichen ein ungradzahliges Vielfaches der Einheitskapazität C. Mit dieser Anordnung lässt sich ein eindeutiger Vergleich mit einem gewünschten Referenzwert und damit eine höhere Operationspräzision erzielen.If a correlation operation circuit does not Control input, all have connected to the inputs capacities a minimum value. On the other hand, if the correlation operation circuit in that described in connection with the above embodiment Wise control inputs the capacities connected to the control inputs are even numbers Multiples of C, such as 2C and 4C, and the entirety of their capacities inputs and an odd number of signal inputs is essentially one odd multiple of the unit capacity C. With this arrangement you can a clear comparison with a desired reference value and thus a higher one surgical precision achieve.

Vorstehend ist als Beispiel eine Korrelationsoperationsschaltung in Betracht gezogen worden. Im Falle eines binären Digital/Analog-Umsetzers ist bei einer Signaleingangskapazität der Bitstelle geringster Wertigkeit (LSB) von C die Kapazität der nächsten Bitstelle durch 2C, die der übernächsten Bitstelle durch 4C und dergleichen gegeben, d. h., die Kapazität einer jeden Bitstelle nimmt den doppelten Wert der unmittelbar vorhergehenden Bitstelle an, sodass der Gesamtwert der Kapazitäten der Vielzahl von Eingängen im wesentlichen zu einem ungradzahligen Vielfachen von C wird, wodurch sich ein sehr präziser Digital/Analog-Umsetzer realisieren lässt. Bei dem vorstehend beschriebenen Analog/Digital-Umsetzer ist die Anzahl der Bestimmungspunkte für die Unterscheidung, ob der analoge Signalpegel höher oder niedriger als 1/2 des vollen Bereiches ist, auf einen ungradzahligen Wert, z. B. 1, festgelegt, wobei auch die Anzahl der Bestimmungspunkte für die Unterscheidung, ob der Signalpegel höher oder niedriger als 1/4, 2/4, 3/4 oder 4/4 des vollen Bereiches ist, auf einen ungradzahligen Wert, z. B. 3, festgelegt ist. Der Gesamtwert der mit der Vielzahl von Eingängen verbundenen Kapazitäten kann somit im wesentlichen auf ein ungradzahliges Vielfaches des minimalen Kapazitätswertes festgelegt werden. Da durch diese Anordnung arithmetische Operationen mit hoher Präzision durchgeführt werden können, ohne dass unnötig große Kapazitäten erforderlich sind, lassen sich arithmetische Operationen mit niedrigerem Stromverbrauch und höherer Geschwindigkeit realisieren.A correlation operation circuit has been considered as an example above. In the case of a binary digital / analog converter, with a signal input capacity of the least significant bit position (LSB) of C, the capacity of the next bit position is given by 2C, that of the next but one bit position is given by 4C and the like, ie the capacity of each bit position takes twice Value of the immediately preceding bit position, so that the total value of the capacities of the plurality of inputs essentially becomes an odd multiple of C, as a result of which a very precise digital / analog converter can be implemented. In the analog-to-digital converter described above, the number of determination points for discriminating whether the analog signal level is higher or lower than 1/2 of the full range is set to an odd number, e.g. B. 1, the number of determination points for distinguishing whether the signal level is higher or lower than 1/4, 2/4, 3/4 or 4/4 of the full range, to an odd number, z. B. 3 is fixed. The total value of the capacities connected to the large number of inputs can thus essentially be set to an odd multiple of the minimum capacitance value. Thereby With this arrangement, arithmetic operations can be performed with high precision without unnecessarily large capacities, arithmetic operations can be realized with lower power consumption and higher speed.

(Viertes Ausführungsbeispiel)Fourth Embodiment

10 zeigt eine bevorzugte Anordnung eines vierten Ausführungsbeispiels der Erfindung. Bei diesem vierten Ausführungsbeispiel findet die erfindungsgemäße Halbleiteranordnung bei einer Bewegungsdetektoreinrichtung für dynamische Bilder oder dergleichen Verwendung. Gemäß 10 umfasst die Anordnung Speichereinheiten 61 und 62 zur jeweiligen Speicherung von Standarddaten und Referenzdaten, eine Korrelationsrecheneinheit 63, eine Steuereinheit 64 zur Steuerung des gesamten Chips, eine Additionsrecheneinheit 65 zur Addition der Korrelationsergebnisse, ein Register 66 zur Zwischenspeicherung eines Minimalwertes der von der Additionsrecheneinheit 65 gebildeten Summen, eine Einheit 67, die als Vergleicher und Speichereinheit zur Speicherung der Adresse des Minimalwertes dient, und eine Einheit 68, die als Ausgangspuffer und Speichereinheit zur Speicherung des Ausgangsergebnisses dient. Über einen Eingang 69 wird eine Standarddatenfolge zugeführt, während über einen Eingang 70 eine mit der Standarddatenfolge zu vergleichende Referenzdatenfolge zugeführt wird. 10 shows a preferred arrangement of a fourth embodiment of the invention. In this fourth exemplary embodiment, the semiconductor arrangement according to the invention is used in a motion detector device for dynamic images or the like. According to 10 the arrangement comprises storage units 61 and 62 for the respective storage of standard data and reference data, a correlation computing unit 63 , a control unit 64 to control the entire chip, an addition computing unit 65 to add the correlation results, a register 66 for the intermediate storage of a minimum value of the addition computing unit 65 formed sums, one unit 67 , which serves as a comparator and storage unit for storing the address of the minimum value, and a unit 68 , which serves as an output buffer and storage unit for storing the output result. Via an entrance 69 a standard data sequence is fed while via an input 70 a reference data sequence to be compared with the standard data sequence is supplied.

Die Speichereinheiten 61 und 62 umfassen z. B. statische Direktzugriffsspeicher (SRAMs) und werden von üblichen CMOS-Schaltungen gebildet. Die Verarbeitung der der Korrelationsrecheneinheit 63 zugeführten Daten kann durch Parallelverarbeitung erfolgen, da die Einheit 63 eine erfindungsgemäße Korrelationsoperationsschaltung umfasst. Aus diesem Grund kann die Einheit 63 nicht nur eine sehr hohe Verarbeitungsgeschwindigkeit erreichen, sondern auch von einer kleineren Anzahl von Bauelementen gebildet werden, wodurch sich eine Reduzierung der Chipgröße und Herstellungskosten ergibt. Das Korrelationsrechenergebnis wird mit Hilfe der Additionsrecheneinheit 65 ausgewertet und mit dem Inhalt des das Maximalkorrelations-Rechenergebnis (Minimalsumme) speichernden Registers 66 verglichen, bevor die laufende Korrelationsberechnung durch die Einheit 67 erfolgt. Wenn das derzeitige Rechenergebnis kleiner als der vorherige Minimalwert ist, wird das derzeitige Ergebnis neu in das Register 66 eingespeichert. Wenn dagegen das vorherige Ergebnis kleiner als das derzeitige Ergebnis ist, wird das vorherige Ergebnis aufrecht erhalten.The storage units 61 and 62 include e.g. B. static random access memories (SRAMs) and are formed by conventional CMOS circuits. The processing of the correlation arithmetic unit 63 Data supplied can be done through parallel processing since the unit 63 comprises a correlation operation circuit according to the invention. Because of this, unity 63 not only achieve a very high processing speed, but are also formed by a smaller number of components, which results in a reduction in chip size and manufacturing costs. The correlation result is calculated using the addition arithmetic unit 65 evaluated and with the content of the register storing the maximum correlation calculation result (minimum sum) 66 compared before the unit's ongoing correlation calculation 67 he follows. If the current calculation result is less than the previous minimum value, the current result is newly entered in the register 66 stored. Conversely, if the previous result is less than the current result, the previous result is maintained.

Durch diese Operation wird stets das arithmetische Maximalkorrelations-Operationsergebnis im Register 66 gespeichert und bei Beendigung der Berechnung sämtlicher Datenfolgen das Korrelations-Endergebnis über einen Ausgang 71 abgegeben. Die Steuereinheit 64, die Additionsrecheneinheit 65, das Register 66 und die Einheiten 67 und 68 können bei diesem Ausführungsbeispiel von einer üblichen CMOS-Schaltung gebildet werden. Wenn insbesondere bei der Additionsrecheneinheit 65 die erfindungsgemäße Schaltungsanordnung Anwendung findet, können Paralleladditionen und damit eine Hochgeschwindigkeitsverarbeitung realisiert werden. Wie vorstehend beschrieben, können durch die Anwendung der Erfindung nicht nur eine Hochgeschwindigkeitsverarbeitung und niedrige Herstellungskosten, sondern auch eine Verringerung des Stromverbrauchs realisiert werden, da die arithmetischen Operationen auf der Basis von Kapazitäten ausgeführt werden, wodurch sich ein niedriger Stromverbrauch ergibt. Aus diesem Grund eignet sich die Erfindung für tragbare Geräte, wie eine 8-mm-Videokamera, oder dergleichen.With this operation, the arithmetic maximum correlation operation result is always in the register 66 stored and when the calculation of all data sequences has ended, the correlation end result via an output 71 issued. The control unit 64 , the addition arithmetic unit 65 , the registry 66 and the units 67 and 68 can be formed by a conventional CMOS circuit in this embodiment. If especially with the addition computing unit 65 If the circuit arrangement according to the invention is used, parallel additions and thus high-speed processing can be implemented. As described above, by using the invention, not only high-speed processing and low manufacturing costs, but also a reduction in power consumption can be realized since the arithmetic operations are performed on the basis of capacities, resulting in low power consumption. For this reason, the invention is suitable for portable devices such as an 8 mm video camera or the like.

(Fünftes Ausführungsbeispiel)(Fifth embodiment)

Nachstehend wird ein fünftes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die 11A bis 11C näher beschrieben. Das fünfte Ausführungsbeispiel stellt eine Chip-Anordnung dar, bei der durch Integration der erfindungsgemäßen Schaltungstechnik und eines optischen Sensors (Festkörper-Bildaufnahmeelement) eine Hochgeschwindigkeits-Bildverarbeitung erfolgt, bevor die Bildsignaldaten ausgelesen werden.A fifth embodiment of the invention will now be described with reference to FIG 11A to 11C described in more detail. The fifth exemplary embodiment represents a chip arrangement in which high-speed image processing is carried out before the image signal data are read out by integrating the circuit technology according to the invention and an optical sensor (solid-state image recording element).

11A zeigt die Anordnung des gesamten erfindungsgemäßen Chips in Form eines Blockschaltbildes. 11B stellt ein schematisches Schaltbild dar, das den Aufbau eines Bildelementabschnitts des erfindungsgemäßen Chips veranschaulicht, während 11C eine schematische Darstellung zur Erläuterung des arithmetischen Operationsinhalts des erfindungsgemäßen Chips ist. 11A shows the arrangement of the entire chip according to the invention in the form of a block diagram. 11B is a schematic circuit diagram illustrating the structure of a pixel portion of the chip of the invention, while 11C is a schematic representation for explaining the arithmetic operation content of the chip according to the invention.

Gemäß 11A umfasst der Chip Lichtempfangsabschnitte 41, die fotoelektrische Wandlerelemente aufweisen und in Form einer Matrix zur Bildung einer Bilddaten-Sensoreinheit 60 angeordnet sind, Zeilenspeichereinheiten 43, 45, 47 und 49, Korrelationsrecheneinheiten 44 und 48 sowie eine arithmetische Operationsausgabeeinheit 50. 11B zeigt ein Ausführungsbeispiel des Lichtempfangsabschnitts 41. Dieser Abschnitt umfasst Koppelkondensatoren 51 und 52 zur jeweiligen Verbindung des optischen Signalausgangs eines bipolaren Transistors 53 mit Ausgangssammelleitungen 42 und 46 gemäß 11A, einen mit dem Basisbereich des bipolaren Transistors 53 verbundenen Kondensator 54 sowie einen MOS-Schalttransistor 55. Die der Bilddaten-Sensoreinheit 60 zugeführten Bilddaten werden im Basisbereich eines jeden bipolaren Transistors 53 fotoelektrisch umgesetzt.According to 11A the chip includes light receiving sections 41 which have photoelectric conversion elements and in the form of a matrix for forming an image data sensor unit 60 are arranged, line storage units 43 . 45 . 47 and 49 , Correlation units 44 and 48 and an arithmetic operation output unit 50 , 11B shows an embodiment of the light receiving section 41 , This section includes coupling capacitors 51 and 52 for the respective connection of the optical signal output of a bipolar transistor 53 with exit manifolds 42 and 46 according to 11A , one with the base region of the bipolar transistor 53 connected capacitor 54 as well as a MOS switching transistor 55 , That of the image data sensor unit 60 Image data supplied are in the base region of each bipolar transistor 53 implemented photoelectrically.

Ein den fotoelektrisch umgesetzten Foto-Ladungsträgern entsprechendes Ausgangssignal wird zum Emitter des bipolaren Transistors 53 ausgelesen und führt entsprechend dem eingangsseitig gespeicherten Ladungssignal über den Kondensator 51 und den Kondensator 52 zu einer Anhebung der Potentiale an den Ausgangssammelleitungen 42 und 46. Durch diesen Vorgang wird die Summe der Ausgangssignale der Bildelemente in Spaltenrichtung zu der Speichereinheit 47 und die Summe der Ausgangssignale der Bildelemente in Reihenrichtung zu der Speichereinheit 43 ausgelesen. Wenn hierbei ein Bereich, in dem das Basispotential des bipolaren Transistors angehoben ist, über den Kondensator 54 eines jeweiligen Bildelementabschnitts unter Verwendung z. B. eines (in den 11A bis 11C nicht dargestellten) Decodierers ausgewählt wird, können die gebildeten Summen in der X- und der Y-Richtung eines beliebigen Bereichs der Sensoreinheit 60 ausgegeben werden.An output signal corresponding to the photoelectrically converted photo charge carriers becomes the emitter of the bipolar transistor 53 read out and leads via the capacitor according to the charge signal stored on the input side 51 and the capacitor 52 to increase the potentials on the output manifolds 42 and 46 , Through this process, the sum of the output signals of the picture elements in the column direction becomes the storage unit 47 and the sum of the output signals of the picture elements in the row direction to the storage unit 43 read. If there is an area in which the base potential of the bipolar transistor is raised, across the capacitor 54 of a respective pixel section using e.g. B. one (in the 11A to 11C ), the sums formed in the X and Y directions of any region of the sensor unit can be selected 60 be issued.

Wenn bei der vorstehend beschriebenen Anordnung in der in 11C dargestellten Weise ein Bild 56 zur Zeit t₁ und ein Bild 57 zur Zeit t₂ eingegeben werden, werden durch jeweilige Addition dieser Bilder in der Y-Richtung erhaltene Ausgabeergebnisse 58 und 59 zu Projektionsausgangssignalen, die Bildpositionen entsprechen. Auf diese Weise kann analysiert werden, dass die Ausgabeergebnisse zu Bildsignalen werden, die den Bewegungszustand eines Fahrzeugs in der in 11C veranschaulichten Weise repräsentieren. Diese Daten sind jeweils in den Zeilenspeichern 47 und 49 gemäß 11A gespeichert. In ähnlicher Weise werden durch Addition von Bilddaten in der X-Richtung erhaltene Daten in den Zeilenspeichern 43 und 45 gespeichert.If with the arrangement described above in the 11C shown an image 56 at time t ₁ and a picture 57 are input at time t ₂ , output results obtained by respectively adding these images in the Y direction 58 and 59 to projection output signals that correspond to image positions. In this way it can be analyzed that the output results become image signals that indicate the state of motion of a vehicle in the vehicle 11C represent illustrated manner. These data are each in the line memories 47 and 49 according to 11A saved. Similarly, data obtained by adding image data in the X direction is stored in the line memories 43 and 45 saved.

Wie aus den in 11C dargestellten Ausgabeergebnissen 58 und 59 ersichtlich ist, verschieben sich die Daten der beiden Bilder in Abhängigkeit von der Bildbewegung. Wenn somit die Korrelationsrecheneinheit 48 den Verschiebungsbetrag berechnet, kann die Bewegung eines Objektes in einer zweidimensionalen Ebene mittels eines sehr einfachen Verfahrens erfasst werden.As from the in 11C output results shown 58 and 59 can be seen, the data of the two images shift depending on the image movement. So if the correlation arithmetic unit 48 calculates the amount of displacement, the movement of an object in a two-dimensional plane can be recorded using a very simple method.

Die vorstehend beschriebene erfindungsgemäße Korrelationsoperationsschaltung kann bei den Korrelationsrecheneinheiten 44 und 48 gemäß 11A Anwendung finden. Jede dieser Einheiten umfasst eine geringere Anzahl an Bauelementen als eine übliche Schaltungsanordnung und kann insbesondere das Bildelemente-Rastermaß des Sensors aufweisen. Diese Anordnung führt arithmetische Operationen auf der Basis der vom Bildbereichs- oder Flächensensor abgegebenen Analogsignale aus. Wenn jedoch der erfindungsgemäße Analog/Digital-Umsetzer zwischen einer jeden Zeilenspeichereinheit und der Ausgangssammelleitung angeordnet ist, kann natürlich auch eine digitale arithmetische Korrelationsoperation realisiert werden.The correlation operation circuit according to the invention described above can be used in the correlation arithmetic units 44 and 48 according to 11A Find application. Each of these units comprises a smaller number of components than a conventional circuit arrangement and can in particular have the pixel spacing of the sensor. This arrangement performs arithmetic operations based on the analog signals output from the image area or area sensor. However, if the analog / digital converter according to the invention is arranged between each line memory unit and the output bus, a digital arithmetic correlation operation can of course also be implemented.

Das erfindungsgemäße Sensorelement umfasst zwar einen bipolaren Transistor, ist jedoch gleichermaßen auch bei Verwendung eines MOS-Transistors oder lediglich einer Fotodiode wirksam, ohne hierbei einen Verstärkungstransistor vorzusehen.The sensor element according to the invention comprises a bipolar transistor, but is equally alike when using a MOS transistor or just a photodiode effective without providing a gain transistor.

Außerdem wird bei diesem Ausführungsbeispiel eine arithmetische Korrelationsoperation zwischen Datenfolgen zu unterschiedlichen Zeiten durchgeführt. Alternativ kann auch eine Zeichen- oder Mustererkennung realisiert werden, wenn X- und Y-Projektionsergebnisse einer Vielzahl von auszuwertenden Zeichen- oder Musterdaten in einem Speicher gespeichert werden.In addition, in this embodiment an arithmetic correlation operation between data sequences performed different times. Alternatively, one Character or pattern recognition can be realized when X and Y projection results a large number of character or pattern data to be evaluated in a memory get saved.

Wenn die erfindungsgemäße arithmetische Korrelationsoperationsschaltung und dergleichen in der vorstehend beschriebenen Weise in Verbindung mit einer Bildelement-Eingabeeinheit Verwendung findet, lassen sich folgende Vorteile erzielen:

(1) Da parallel und gleichzeitig aus dem Bildsensor ausgelesene Daten einer Parallelverarbeitung unterzogen werden, lässt sich anders als bei einer Verarbeitung von seriell aus dem Bildsensor ausgelesenen Daten eine Datenverarbeitung zur Hochgeschwindigkeits-Bewegungserfassung und Zeichen- oder Mustererkennung realisieren.
(2) Da eine Bildverarbeitung durch einen einzigen Chip ohne Vergrößerung des peripheren Schaltungsumfangs erfolgen kann, lassen sich folgende Produkte mit hochwertiger Funktion bei niedrigen Herstellungskosten realisieren: (a) eine Steuerung zum Drehen des Bildschirm eines Fernsehempfängers in Richtung des Beobachters, (b) eine Steuerung zur Drehung der Gebläsewindrichtung einer Klimaanlage in Richtung des Benutzers, (c) eine Überwachungssteuerung für eine 8 mm-Videokamera, (d) eine Markierungs- oder Etikettierungserkennung für eine Fertigungsanlage oder ein Werk, (e) die Herstellung eines Empfangsroboters, der automatisch eine Person erkennen kann, und (f) die Herstellung von Fahrzeug-Steuereinrichtungen zur automatischen Steuerung des Abstands zwischen Fahrzeugen. Obwohl vorstehend die Kombination einer Bildeingabeeinheit mit der erfindungsgemäßen Schaltungsanordnung beschrieben worden ist, ist die Erfindung nicht nur für Bilddaten, sondern auch z. B. für eine Erkennungsverarbeitung von Tondaten einsetzbar.

When the arithmetic correlation operation circuit and the like according to the present invention are used in the above-described manner in connection with a picture element input unit, the following advantages can be achieved:

(1) Since data read out in parallel and simultaneously from the image sensor are subjected to parallel processing, data processing for high-speed motion detection and character or pattern recognition can be implemented in contrast to the processing of data read out serially from the image sensor.
(2) Since image processing can be carried out by a single chip without increasing the peripheral circuitry, the following products with high-quality function can be realized at low production costs: (a) a control for rotating the screen of a television receiver in the direction of the observer, (b) one Control for rotating the fan wind direction of an air conditioning system in the direction of the user, (c) a monitoring control for an 8 mm video camera, (d) a marking or labeling recognition for a production plant or a plant, (e) the production of a receiving robot that automatically generates a Person can recognize, and (f) the manufacture of vehicle control devices for automatically controlling the distance between vehicles. Although the combination of an image input unit with the circuit arrangement according to the invention has been described above, the invention is not only for image data, but also e.g. B. can be used for recognition processing of sound data.

Wie in 2 veranschaulicht ist, ändern sich die über die Rückstellschalter 7 und 1 rückzustellenden Kapazitätswerte in Abhängigkeit davon, ob der Schalter 13 durchgeschaltet oder gesperrt ist. Wenn der Schalter 13 gesperrt ist, verringert sich somit die Lastkapazität (2-A), sodass die für die Rückstellung erforderliche Zeitdauer entsprechend verkürzt werden kann.As in 2 is illustrated, change via the reset switch 7 and 1 capacitance values to be reset depending on whether the switch 13 is switched through or blocked. If the switch 13 is locked, the load capacity is reduced ( 2-A ), so that the time required for the reset can be reduced accordingly.

Bei diesem Ausführungsbeispiel kann somit die gesamte Operationszeit durch Änderung der Rückstellzeit in Abhängigkeit vom Zustand des Schalters 13 verkürzt werden. Bei der Schaltungsanordnung gemäß 2 entspricht die Kapazität des Kondensators 2-A der Kapazität C, wobei nur ein Schalter 13 verwendet wird. Wenn jedoch in der vorstehend beschriebenen Weise verschiedene Kapazitätswerte vorgesehen sind und die Anzahl der Schalter erhöht wird, lässt sich die Rückstellzeit in erheblichem Maße verkürzen und damit die Operationsgenauigkeit in erheblichem Maße verbessern.In this embodiment, the total operation time can be changed by changing the reset time depending on the state of the switch 13 be shortened. In the circuit arrangement according to 2 corresponds to the capacitance of the capacitor 2-A the capacitance C, with only one switch 13 is used. However, if different capacitance values are provided in the manner described above and the number of switches is increased, the reset time can be increased significantly chem shorten dimensions and thus significantly improve the accuracy of the operation.

Wie vorstehend beschrieben, sind erfindungsgemäß die Kondensatoren über die erste Schalteinrichtung mit der Vielzahl von Eingängen verbunden, wobei die Anschlüsse auf einer Seite der Kondensatoren gemeinsam mit dem Leseverstärker verbunden und zumindest einige der Kondensatoren über die zweite Schalteinrichtung mit dem Leseverstärker verbunden sind. Durch diese Anordnung lassen sich mehrere Vorteile, wie ein geringer Schaltungsumfang, eine hohe Operationsgeschwindigkeit und eine hohe Operationsgenauigkeit erzielen.As described above according to the capacitors over the first switching device connected to the plurality of inputs, being the connectors connected to the sense amplifier on one side of the capacitors and at least some of the capacitors via the second switching device with the sense amplifier are connected. This arrangement offers several advantages, such as a small circuit scale, a high operating speed and achieve high operational accuracy.

Außerdem lassen sich ein geringer Schaltungsumfang, eine hohe Operationsgeschwindigkeit und eine hohe Operationsgenauigkeit erzielen, indem diese Halbleiteranordnung bei einer Halbleiterschaltung, wie einer arithmetischen Mehrheitsoperationsschaltung oder einem Vergleicher, eingesetzt wird oder indem die arithmetische Korrelationsoperationsschaltung und/oder der Analog/Digital-Umsetzer und/oder der Digital/Analog-Umsetzer im Rahmen einer Signalverarbeitungsschaltung Anwendung finden.It can also be a minor Circuit scope, high operating speed and high Achieve operational accuracy by using this semiconductor device in a semiconductor circuit such as a majority arithmetic operation circuit or a comparator, or by using the arithmetic Correlation operation circuit and / or the analog / digital converter and / or the digital / analog converter find application in the context of a signal processing circuit.

Die Erfindung ist nicht auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen der Erfindung können geeignete Modifikationen vorgenommen werden. Außerdem liegt auf der Hand, dass die erfindungsgemäße Halbleiteranordnung und die erfindungsgemäße Halbleiterschaltung auch bei anderen Geräten und Schaltungsanordnungen als den vorstehend beschriebenen Anwendung finden können.The invention is not based on the above described embodiments limited, but suitable modifications within the scope of the invention be made. Also lies on hand that the semiconductor device according to the invention and the semiconductor circuit according to the invention also with other devices and circuitry as the application described above can find.

Claims

Semiconductor arrangement, with a multiplicity of capacitance elements, in which at least a part of the multiplicity of capacitance elements ( 2 ; 2-A ; 703 . 704 . 705 . 706 ) via one of its connections with an associated switching device from a plurality of first switching devices ( 3 ; 707A . 708 . 708A ) is connected, via which an input signal from a plurality of input signals is supplied, while the other connection of each capacitance element of the plurality of capacitance elements ( 2 ; 2-A ; 703 . 704 . 705 . 706 ) together with a sense amplifier ( 5 ) is connected, the other connection of at least one capacitance element, but less than all capacitance elements of the plurality of capacitance elements ( 2 ; 2-A ; 703 . 704 . 705 . 706 ) via a second switching device ( 13 ; 13-A . 13-B ; 702 . 702A ) with the sense amplifier ( 5 ) connected is.

The semiconductor device of claim 1, wherein the Output of the sense amplifier via a Intermediate storage device with at least one of the first switching devices connected is.

Semiconductor circuit with a variety of semiconductor devices according to claim 1, wherein an output signal of a first semiconductor device the plurality of semiconductor devices and / or the inverted Output signal of the first semiconductor arrangement of a second semiconductor arrangement supplied becomes.

Semiconductor circuit in which a semiconductor device according to claim 1 is used, where if the minimum capacity of the capacity elements by C is given the total capacity value of the jointly connected capacitance elements exactly or essentially to an odd multiple of minimal capacity C.

Correlation calculator for performing an arithmetic Correlation operation using the semiconductor circuit according to claim 4th

Signal converter that is used as an analog-to-digital converter according to the semiconductor arrangement Claim 1 is configured, wherein the semiconductor arrangement is an analog signal supplied and output a digital signal corresponding to the analog signal becomes.

Signal converter using as a digital-to-analog converter according to the semiconductor arrangement Claim 1 is configured, wherein the semiconductor arrangement is a digital signal supplied and output an analog signal corresponding to the digital signal becomes.

Signal processing system that the correlation calculator according to Claim 5 has.

The system of claim 8, including an image input device for inputting an image signal.

The system of claim 8, including a storage device for information storage.

Arrangement according to claim 1, which is a reset device for provision of the input of the sense amplifier has, the for a reset operation the reset device required time depending is changed by the switching / blocking state of the second switching device.

Signal processing system that uses a signal converter according to Claim 6.

Signal processing system that uses a signal converter according to Claim 7.