FR2536922A1 - Multifunction logic comparator. - Google Patents
Multifunction logic comparator. Download PDFInfo
- Publication number
- FR2536922A1 FR2536922A1 FR8219922A FR8219922A FR2536922A1 FR 2536922 A1 FR2536922 A1 FR 2536922A1 FR 8219922 A FR8219922 A FR 8219922A FR 8219922 A FR8219922 A FR 8219922A FR 2536922 A1 FR2536922 A1 FR 2536922A1
- Authority
- FR
- France
- Prior art keywords
- input
- comparison
- phase
- comparator
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Abstract
Description
CObIPARATEUR LOGIQUE A PLUSIEURS FONCTIONS. LOGICAL COBIPARATOR WITH SEVERAL FUNCTIONS.
La présente invention concerne les comparateurs-et elle a pour but de proposer un circuit vélectrique particulièrement simple pour réaliser une grande variété de fonctions de comparaison logiques. The present invention relates to comparators and is intended to provide a particularly simple circuit for performing a wide variety of logical comparison functions.
Un des inconvénients des circuits existants est en effet le fait que certaines fonctions de comparaison extremement simples ne peuvent être réalisées que par des circuits complexes à grand nombre d'élwements, et que de plus des circuits différents doivent être utilisés pour des fonctions de comparaison différentes. One of the drawbacks of the existing circuits is the fact that certain extremely simple comparison functions can only be realized by complex circuits with a large number of elements, and that, moreover, different circuits must be used for different comparison functions. .
A titre d'exemple, il arrive qu'on ait besoin, dans des circuits logiques, de déterminer si parmi 2n+l signaux logiques, une majorité ou une minorité (soit plus ou moins de n) est à un état logique déterminé. Cette détermination est faite actuellement par décodage à l'aide de réseaux logiques programmables qui comportent un nombre de portes logiques d'autant plus élevé que n est plus grand, at surtout croissant beaucoup plus rapidement que n. By way of example, it may be necessary in logic circuits to determine whether out of 2n + 1 logic signals, a majority or a minority (more or less than n) is at a certain logic state. This determination is currently made by decoding using programmable logic networks that include a number of logic gates, all the more so because n is larger, and especially grows much faster than n.
Le circuit selon l'invention permet de réduire ce nombre dans des proportions considérables, en le rendant pratiquement proportionnel à n. The circuit according to the invention makes it possible to reduce this number in considerable proportions, making it practically proportional to n.
Il vise également à établir des comparaisons en utilisant un amplificateur à grand gain, comme cela est habituel, mais en éliminant les erreurs susceptibles d'être introduites par la tension de décalage à l'entrée de cet amplificateur. It also aims to make comparisons using a high gain amplifier, as is usual, but eliminating the errors that can be introduced by the offset voltage at the input of this amplifier.
Pour résoudre ces divers problèmes, la présente invention propose un comparateur recevant plusieurs signaux logiques d'entrée pour indiquer si la somme, pondérée ou non, de ces signaux est supérieure ou inférieure à une valeur de comparaison, ce comparateur comprenant
- un amplificateur inverseur à gain important ;
- N capacites d'entrée ayant chacune une première armature reliée à l'entrée de l'amplificateur
- au moins une capacite de comparaison ayant également une premiere armature reliée à l'entrée de lQamplificateur g
- des moyens de commutation et un circuit logique de commande de ces moyens, fonctionnant selon essentiellement deux phases d'horloge pour effectuer les commutations suivantes
a) dans une première phase, les N capacités dVentree ont toutes leurs secondes armatures reliées à un premier niveau logique de référence et la capacité de comparaison a sa seconde armature reliée a un second niveau logique de référence différent du premier ;;
b) dans une deuxième phases les secondes armatures des N capacités d'entrée reçoivent les signaux logiques d'entrée g la seconde armature de la capacité de comparaison est reliée a un potentiel qui dépend de la fonction de comparaison à réaliser par le comparateur
c) à Ivinterieur de l'une des deux phases seulement, l'amplificateur est boucle par un court-circuit entre son entres et sa sortie ; c'est cette phase qui constitue alors la phase initiale et l'autre la phase finale ; les termes premiers phase et seconde phase, employés ci-dessus et dans le reste de la description et les revendications, n'impliquent pas un ordre chronologique de termine des deux phases et ne sont qu'une commodité de langage pour désigner sans périphrase l'une ou l'autre des phases de commutation.To solve these various problems, the present invention proposes a comparator receiving a plurality of input logic signals to indicate whether the sum, weighted or not, of these signals is greater or less than a comparison value, this comparator comprising
an inverting amplifier with high gain;
- N input capacitors each having a first armature connected to the input of the amplifier
at least one comparison capacitance also having a first armature connected to the input of the amplifier
switching means and a logic circuit controlling these means, operating essentially in two clock phases to perform the following switching operations
a) in a first phase, the N input capacitors all have their second armature connected to a first logic reference level and the comparison capacitance has its second armature connected to a second reference logic level different from the first;
b) in a second phase, the second armatures of the N input capacitors receive the input logic signals g the second armature of the comparison capacitor is connected to a potential that depends on the comparison function to be performed by the comparator
c) within one of the two phases only, the amplifier is looped by a short circuit between its inputs and its output; it is this phase which then constitutes the initial phase and the other the final phase; the terms first phase and second phase, employed above and in the rest of the description and the claims, do not imply a chronological order of completion of the two phases and are only a convenience of language to designate without periphery the one or the other of the switching phases.
Trois types de choix peuvent essentiellement être effectués pour définir la nature de la fonction de comparaison réalisée-par le comparateur selon l'invention. Les combinaisons de ces divers choix définissent les fonctions réalisées. Three types of choice can essentially be made to define the nature of the comparison function performed by the comparator according to the invention. The combinations of these various choices define the functions performed.
Le premier choix est le choix du nombre de capacités de comparaison : il y en a au moins une, mais il peut y en avoir plusieurs, recevant lors de la deuxième phase des signaux logiques indépendants les uns des autres, signaux dont la combinaison forme l'un des termes de la comparaison à effectuer. The first choice is the choice of the number of comparison capacities: there is at least one, but there may be several, receiving in the second phase independent logic signals, signals whose combination forms the one of the terms of the comparison to be made.
Le deuxième choix est le choix de la valeur des capacites d'entrée : elles peuvent être toutes ou presque toutes égales, ou encore être pondérées, notamment selon un code binaire, ou selon des coefficients quelconques. Ce choix s'applique aussi aux capacités de comparaison lorsqutil y en a plusieurs. The second choice is the choice of the value of the input capabilities: they can be all or almost all equal, or be weighted, in particular according to a binary code, or according to any coefficients. This choice also applies to comparison capabilities when there are several.
Le troisième choix est le choix des tensions appliquées aux capacités de comparaison : ces tensions- peuvent être des niveaux logiques pour réaliser des fonctions de comparaison logique, ou encore des tensions analogiques quelconques pour réaliser des fonctions de comparaison mixtes c'est a dire mélangeant des signaux logiques et des valeurs de comparaison analogiques. The third choice is the choice of the voltages applied to the comparison capacitors: these voltages can be logic levels for performing logical comparison functions, or else any analog voltages for performing mixed comparison functions, that is to say mixing logic signals and analog comparison values.
En effet, un des avantages importants de l'invention est de pouvoir faire ce genre de comparaison mixte, par exemple une comparaison d'un nombre binaire à une quantité variable définie å partir d'un signal analogique. Indeed, one of the important advantages of the invention is to be able to do this kind of mixed comparison, for example a comparison of a binary number with a variable quantity defined from an analog signal.
Des exemples détaillés seront donnes dans la suite de la description. Detailed examples will be given later in the description.
Outre les fonctions de comparaison que l'on peut ainsi réaliser, on verra que le comparateur selon l'invention peut aussi être utilise comme élément essentiel de certains types de cellules de filtrage numérique. J
D'autres caractéristiques et avantages de l'invention apparattront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels~::
- la figure 1 représente le schéma de base du circuit selon 11invention ;
- la figure 2 représente un diagramme temporel des phases de commutation périodiques des moyens de commutation
- la figure 3 représente un autre diagramme temporel possible dans lequel la deuxième phase apparaît chronologiquement avant la première ;
- la figure 4 représente un exemple de réalisation du comparateur pour une fonction de comparaison d'un nombre binaire avec une valeur donnes
- la figure 5 représente un exemple de réalisation pour une comparaison de deux nombres binaires
- la figure 6 représente un exemple de circuit où le comparateur selon l'invention constitue l'élément essentiel d'une cellule de filtrage antirebondissement.In addition to the comparison functions that can thus be achieved, it will be seen that the comparator according to the invention can also be used as an essential element of certain types of digital filtering cells. J
Other features and advantages of the invention will appear on reading the detailed description which follows and which is made with reference to the accompanying drawings in which ~ ::
- Figure 1 shows the basic diagram of the circuit according 11invention;
FIG. 2 represents a time diagram of the periodic switching phases of the switching means
FIG. 3 represents another possible time diagram in which the second phase appears chronologically before the first;
FIG. 4 represents an exemplary embodiment of the comparator for a function for comparing a binary number with a given value.
FIG. 5 represents an exemplary embodiment for a comparison of two binary numbers
FIG. 6 represents an exemplary circuit in which the comparator according to the invention constitutes the essential element of an antironding filter cell.
Le comparateur représenté à la figure 1 comporte un amplificateur inverseur A, N capacités d'entrée (ici quatre capacités CEl, CE2, CE3, CE4 ont été représentées) une capacité de comparaison CC1 des moyens de commutation (interrupteurs IE1 à
IE4, IE'1 à IE'4, IC1, IC'1, ICC, IS qui sont par exemple chacun.The comparator shown in FIG. 1 comprises an inverting amplifier A, N input capacitors (here four capacitors CE1, CE2, CE3, CE4 have been represented) a comparison capacitor CC1 of the switching means (switches IE1 to
IE4, IE'1 to IE'4, IC1, IC'1, ICC, IS which are for example each.
constitue par un transistor à effet de champ à grille isolée), et un circuit de commande de ces moyens de commutation.constituted by an insulated gate field effect transistor), and a control circuit of these switching means.
Le circuit de commande des moyens de commutation n'est pas représenté car cela alourdirait considérablement le schéma. Il a pour fonction de commander la fermeture et l'ouverture des interrupteurs pendant des phases bien determinees d'un cycle périodique. La réalisation d'un tel circuit est a la portée de tout homme du métier lorsque les phases ont été spécifiées pour chaque moyen de commutation (interrupteur ou porte logique). The control circuit of the switching means is not shown because it would considerably increase the scheme. Its function is to control the closing and opening of the switches during well-defined phases of a periodic cycle. The realization of such a circuit is within the reach of any person skilled in the art when the phases have been specified for each switching means (switch or logic gate).
Les capacites d'entrée CE1 à CE4 et la capacité de comparaison CC1 ont toutes une première armature reliée à l'entree de l'amplificateur inverseur A. La deuxième armature de la capacité d'entrée CE1 peut recevoir à travers l'interrupteur lEl une tension d'entrée VEl ou, à travers l'interrupteur IE'1, un premier niveau logique de référence VSS. De même, les capacités CE2, CE3,
CE4 reçoivent respectivement à travers des interrupteurs IE2 ou IE'2, 1E3 ou lE1 IE'3, 1E4 ou IF-IE'4, soit des tensions d'entrée respec- tives VE2, VE3, VE4, soit le premier niveau logique de référence
VSS.The input capacitors CE1 to CE4 and the comparison capacitor CC1 all have a first armature connected to the input of the inverting amplifier A. The second armature of the input capacitor CE1 can receive, via the switch input voltage VE1 or, through the switch IE'1, a first logic reference level VSS. Similarly, the CE2, CE3,
CE4 receive respectively through switches IE2 or IE'2, 1E3 or IE1E3, 1E4 or IF-IE'4, either respective input voltages VE2, VE3, VE4, or the first logic reference level
VSS.
VSS peut être une tension d'alimentation inférieure de l'ensemble du circuit. VSS may be a lower supply voltage of the entire circuit.
La seconde armature de la: capacité de comparaison CC1 peut etre reliée par l'interrupteur IC1 à une tension de comparaison VC1 ou pa- l'interrupteur IC'1 à un second potentiel de référence VDD différent du premier potentiel de référence VSS. The second frame of the comparison capacitor CC1 can be connected by the switch IC1 to a comparison voltage VC1 or the switch IC'1 to a second reference potential VDD different from the first reference potential VSS.
VDD peut être une tension d'alimentation supérieure de l'ensemble du circuit. On pourrait choisir aussi bien l'inverse, à savoir une tension d'alimentation supérieure pour le premier potentiel de référence et inférieure pour le second. Le signe de la tension de sortie du comparateur en serait inversé.VDD can be a higher supply voltage of the entire circuit. One could choose the opposite, namely a higher supply voltage for the first reference potential and lower for the second. The sign of the output voltage of the comparator would be reversed.
Les tensions d'entrée VE1, VE2, VE3, VE4 sont des niveaux logiques 0 ou 1 c'est à dire qu'elles correspondent cha cune soit à VSS (par exemple pour un niveau logique O) soit a VDD (par exemple pour un niveau 1). The input voltages VE1, VE2, VE3, VE4 are logic levels 0 or 1, ie they correspond each to either VSS (for example for a logical level O) or to VDD (for example for a level 1).
La sortie de l'amplificateur A est reliée à la sortie du circuit de comparaison par l'interrupteur IS. The output of the amplifier A is connected to the output of the comparison circuit by the switch IS.
t'amplificateur peut être bouclé en court-circuit entre sa sortie et son entrée inverseuse par l'interrupteur ICC. the amplifier can be looped in short circuit between its output and its inverting input by the switch ICC.
Le circuit de commande de commutation fonctionne cycliquement avec une période T et essentiellement selon deux phases, à savoir une phase b de fermeture des interrupteurs Ive'1 à IE'4 et IC'1, et une phase c de fermeture des interrupteurs IE1 a.îE4 et
IC1.The switching control circuit operates cyclically with a period T and essentially in two phases, namely a phase b of closing switches Ive'1 to IE'4 and IC'1, and a phase c of closing switches IE1 a. e4 and
IC1.
L'interrupteur ICC est fermé au cours de l'une de ces phases qui est alors la phase initiale de fonctionnement, et l'interrupteur IS pendant l'autre qui est alors la phase finale. The switch ICC is closed during one of these phases which is then the initial phase of operation, and the switch IS during the other which is then the final phase.
Toutefois, on a désigné par a la phase de fermeture de l'interrupteur ICC car cette phase est légèrement différente de la phase b (ou c) en ce sens qu'elle doit se terminer légèrement avant la fin de la phase b (ou c). De même, la phase d de fermeture de l'interrupteur IS se situe a 1J intérieur de la phase c (ou b) mais de préférence vers la fin de celle-ci plutôt que sur sa totalité. Cependant, pour ltessentiel, le dispositif fonctionne en deux phases disjointes qui sont les phases- b et c. However, it was designated by the closing phase of the switch ICC because this phase is slightly different from phase b (or c) in that it must end slightly before the end of phase b (or c ). Likewise, the closing phase of the switch IS is within phase c (or b) but preferably towards the end thereof rather than all of it. However, for the most part, the device operates in two disjoint phases which are phases b and c.
Sur la figure 2, on a représenté ces phases de fermeture a, b, c, d, sous forme de créneaux temporels à un niveau logique haut. Sur la figure 1 comme sur les autres figures représentant des circuits, on a indique à côté de chaque intertupteur la phase pendant laquelle cet interrupteur est fermé. In FIG. 2, these closing phases a, b, c, d are represented in the form of time slots at a logic high level. In FIG. 1, as in the other figures representing circuits, the phase during which this switch is closed is indicated next to each inter-actuator.
Dans l'exemple ' de la figure 2, le bouclage de l'amplificateur en court-circuit (phase a) se fait en même temps que la phase b de connexion des capacités d'entrée à un potentiel de référence VSS ; mais la phase a pourrait aussi, bien colncider avec la phase c, inversant alors le résultat de la comparaison. La figure 3 montre les diagrammes temporels de phase lorsque la phase a coincide avec la deuxième phase c et non la première phase b. On notera que la phase b et la phase c peuvent être exactement complémentaires, ou séparées comme sur les figures 2 et 3. In the example 'of FIG. 2, the looping of the amplifier in short-circuit (phase a) is done at the same time as the phase b of connection of the input capacitors to a reference potential VSS; but phase a could also, well coincide with phase c, then reversing the result of the comparison. Figure 3 shows the temporal phase diagrams when the phase coincides with the second phase c and not the first phase b. It will be noted that phase b and phase c can be exactly complementary or separated as in FIGS. 2 and 3.
Si on appelle VDA la tension d'entrée de l'amplificateur lorsqu'il est bouclé en court-circuit sur lui-meme, VDA représente la tension de décalage d'entrée au la tension de basculement de l'amplificateur 9 autrement dit > -l'amplificateur ayant un gain important, si on lui applique une tension dsentrée VEA lorsqu'il n'est plus bouclé par un court-circuit, sa tension de sortie basculera à un, premier niveau ou à un deuxième niveau de sortie (en saturation) selon que VEA est supérieur ou inférieur à VDA, donc selon le signe de VEA-VDA. If VDA is the input voltage of the amplifier when it is looped in short circuit on itself, VDA represents the input offset voltage at the tilt voltage of amplifier 9, ie, the amplifier having a significant gain, if it is applied a VEA input voltage when no longer looped by a short circuit, its output voltage will switch to a first level or a second output level (in saturation ) according to whether VEA is higher or lower than VDA, therefore according to the sign of VEA-VDA.
Dans 11 exemple correspondant au diagramme temporel de la figure 2, on peut écrire que
- durant la phase a, l'amplificateur est bouclé, sa tension d'entrée est la tension de décalage VDA. Les capacités d'entrée prennent des charges respectives CE1 (VDA - VSS),
CE2 (VDA - VSS),-CE3 (VDA, - VSS) > CE4 (VDA - VSS) ; la capacité de comparaison CC1 prend une charge CC1 (VDA - VDD) ;
- dès que la phase a se termine, la somme de toutes ces chages reste stockée sur les armatures des capacités reliées à l'entrée de l'amplificateur ; celui-ci présente an effet une impédance d'entrée très élevée empêchant l'évacuation de ces charges une fois que le court-circuit établi par l'interrupteur
ICC a été supprimé
- durant la phase c, des tensions VE1, VE2, VE3, VE4 sont appliquées aux capacités CE1 à CE4 respectivement et une tension VC1 est appliquée à la capacité CC1. On calcule quelle tension VEA apparat à l'entrée de l'amplificateur pour voir le signe de VEA - VDA et donc le sens de basculement de l'amplificateur.In the example corresponding to the time diagram of FIG. 2, it can be written that
during phase a, the amplifier is looped, its input voltage is the offset voltage VDA. The input capacitors take respective loads CE1 (VDA - VSS),
CE2 (VDA - VSS), - CE3 (VDA, - VSS)> CE4 (VDA - VSS); CC1 comparison capability takes a CC1 load (VDA - VDD);
as soon as phase a ends, the sum of all these gaps remains stored on the armatures of the capacitors connected to the input of the amplifier; this has a very high input impedance preventing the evacuation of these loads once the short circuit established by the switch
ICC has been removed
during phase c, voltages VE1, VE2, VE3, VE4 are applied to the capacitors CE1 to CE4 respectively and a voltage VC1 is applied to the capacitor CC1. It calculates which voltage VEA appears at the input of the amplifier to see the sign of VEA - VDA and thus the direction of tilting of the amplifier.
Les capacités CE1 à CE4 prennent des charges respectives
CE1 (VEA - VE1) ; CE2 (VEA - VE2) ; CE3 (VEA - VE3)
CE4 (VEA - VE4) ; la capacité CC1 prend une charge CC1 (VEA-VC1).The capacities CE1 to CE4 take respective loads
CE1 (VEA - VE1); CE2 (VEA - VE2); CE3 (VEA - VE3)
CE4 (VEA - VE4); the capacitance CC1 takes a charge CC1 (VEA-VC1).
La somme de ces charges doit être égale à la somme des charges précédemment stockées car celles-ci n'ont pu s'écouler. The sum of these charges must be equal to the sum of the charges previously stored because they have not been able to flow.
L'écriture de cette égalité fait apparaître l'équation suivante
(VEA - VDA) (CC1 + CE1 + CE2 + CE3 + CE4) =
CE1(VE1-VSS)+CE2(VE2-VSS)+CE3(VE3-VSS)+CE4(VE4-VSS)-CC1(VDD-VC1)
Comme les tensions d'entrée VE1 à VE4 sont égaies soit à
VSS soit à VDD, on voit que le signe de VEA-VDA, donc le sens de basculement du comparateur, est déterminé par la comparaison d'une somme pondérée des niveaux logiques d'entrée VE1, VE2, VE3, VE4, les coefficients de pondération étant les étantvaleurs des capacités d'entrée, et d'un terme qui est CCl(VDD-VCl). Writing this equality brings up the following equation
(VEA - VDA) (CC1 + CE1 + CE2 + CE3 + CE4) =
EC1 (VE1-VSS) + CE2 (VE2-VSS) + CE3 (VE3-VSS) + EC4 (VE 4-VSS) -CC1 (VDD-VC1)
Since the input voltages VE1 to VE4 are equal to either
VSS or VDD, we see that the sign of VEA-VDA, thus the direction of change of the comparator, is determined by the comparison of a weighted sum of the input logic levels VE1, VE2, VE3, VE4, the coefficients of weighting being the values of the input capabilities, and a term that is CCl (VDD-VCl).
Par conséquent, le comparateur selon l'invention effectue une comparaison d'un nombre binaire d'entrée (ici un nombre à quatre chiffres dont les poids sont les rapports entre les capacités d'entrée) avec un terme CC1 (VDD-VC1). Therefore, the comparator according to the invention performs a comparison of an input binary number (here a four-digit number whose weights are the ratios between the input capacitors) with a term CC1 (VDD-VC1).
- durant la phase d, vers la fin de la phase c, l'interrupteur IS applique la tension de sortie de l'amplificateur à la sortie du circuit et fournit une tension VS définissant de manière logique le sens de basculement de l'amplificateur. during phase d, towards the end of phase c, the switch IS applies the output voltage of the amplifier to the output of the circuit and supplies a voltage VS logically defining the direction of tilting of the amplifier.
Comme on le voit sur l'équation précédente, le sens de basculement n'est pas affecté par l'existence d'une tension de décalage non nulle VDA à l'entrée de l'amplificateur. j
On notera, sans y revenir, que si la phase a coïncidait avec la phase c et non la phase b (la phase d de lecture de l'état de l'amplificateur se situant alors durant la phase b), le résultat quantitatif serait exactement le même avec une inversion de signe donc du sens de basculement du comparateur pour la même comparaison effectuée.As seen in the previous equation, the switching direction is not affected by the existence of a non-zero offset voltage VDA at the input of the amplifier. j
It will be noted, without going back, that if the phase coincided with phase c and not phase b (the phase d of reading of the state of the amplifier being then during phase b), the quantitative result would be exactly the same with a sign inversion therefore the direction of switchover of the comparator for the same comparison performed.
La tension VC1 appliquée- à la capacité CC1 dans la deuxieme- phase c peut justement être le premier potentiel de référence VSS. The voltage VC1 applied to the capacitor CC1 in the second phase c may precisely be the first reference potential VSS.
Le nombre binairé d'entrée est donc comparé à une valeur fixe CC1(VDD-VSS). The binary input number is then compared to a fixed value CC1 (VDD-VSS).
Si au contraire VC1 est quelconque, on peut faire varier le second terme de la comparaison en faisant varier YC1. If, on the contrary, VC1 is arbitrary, the second term of the comparison can be varied by varying YC1.
VC1 étant supposé égal à VSS, les capacités d'entrée peuvent être toutes égales. VC1 being assumed equal to VSS, the input capabilities can all be equal.
On suppose qu'il y a N capacités d'entrée de valeur Ce. It is assumed that there are N input capacitances of value Ce.
On peut alors choisir la valeur de la capacité de comparaison CC1 telle que le résultat de la comparaison indique si plus ou moins de m capacités d'entrée parmi les N ont reçu une tension VDD durant la deuxième phase c.One can then choose the value of the comparison capacity CC1 such that the result of the comparison indicates if more or less m input capacitances among the N received a voltage VDD during the second phase c.
En effet, le sens de basculement de 11 amplificateur dépend alors du signe de la différence entre la somme des valeurs des capacités recevant VDD à la deuxième phase et 'la valeur de la capacité CC1. On choisit CC1 compris entre mCe et (s+l)Ce > par exemple CC1=(m+0;5)Ce, auquel cas l'amplificateur basculera franchement dans un sens ou dans un autre selon que
- m ou moins de m capacites d'entrez ont éte portées à
VDD lors de la deuxième phase,
- plus de m capacités d'entrée ont été portées à VDD.Indeed, the amplifier switching direction then depends on the sign of the difference between the sum of the capacitance values receiving VDD at the second phase and the value of the capacitance CC1. CC1 is chosen between mCe and (s + 1) Ce> for example CC1 = (m + 0; 5) Ce, in which case the amplifier will switch positively in one direction or another depending on whether
- m or less of the capacity to enter have been brought to
VDD during the second phase,
- more than m input capacities have been brought to VDD.
Si on prévoit un nombre impair N = 2n+l de capacités -d'entrée, toutes de même valeur et si on choisit justement m = n donc CC1 = (n+0,5)Ce, soit une capacité de comparaison égale à la demi-somme des capacités d'entrée, le comparateur basculera dans un sens ou dans l'autre selon qu'une majorité ou une minorité de capacités d'entrée auront été portees au deuxième niveau logique de référence VDD. If we expect an odd number N = 2n + 1 of input-capacitances, all of the same value and if we choose precisely m = n, then CC1 = (n + 0.5) Ce, which is a comparison capacity equal to the half sum of the input capacitors, the comparator will switch in one direction or the other depending on whether a majority or a minority of input capacitors have been brought to the second reference logic level VDD.
Dans une variante de réalisation, on applique sur l'une des capacités d'entrée, lors de la deuxième phase, une tension issue d'une bascule recevant comme entrée la sortie du comparateur. Cette tension modifie l'un des termes de la comparaison en fonction de la sortie précédente du comparateur, de sorte qu'on crée une hystérésis : le comparateur bascule dans un sens pour une certaine combinaison de niveaux logiques d'entrée mais rebascule dans l'autre sens pour une autre combinaison différente de la premiere. In an alternative embodiment, one of the input capacitors is applied, during the second phase, to a voltage originating from a flip-flop receiving as input the output of the comparator. This voltage modifies one of the terms of the comparison as a function of the previous output of the comparator, so that a hysteresis is created: the comparator switches in one direction for a certain combination of input logic levels but rebasms in the another meaning for another different combination of the first.
En supposant toujours que la tension VC1 appliquée à la capacité de comparaison CC1 durant la deuxième phase e est égale à
VSS, on peut pondérer les valeurs des- capacités binaires selon
différents codes binaires possibles. Par exemple,- sur le
schéma de la figure 4, les capacités d'entrée ont pour valeur
CE1 = Co, CE2 = 2Co, CE3 = 4Co, CE4 = 8Co (ponderation binaire pure), et un nombre binaire pur est appliqué à l'entrez sous forme
d'un choix entre des niveaux logiques VSS ou VDD lors de la
deuxième phase c.Assuming that the voltage VC1 applied to the comparison capacitor CC1 during the second phase e is equal to
VSS, the values of the binary capacities can be weighted according to
different binary codes. For example, - on the
Figure 4, the entry capacities have the value
CE1 = Co, CE2 = 2Co, CE3 = 4Co, CE4 = 8Co (pure binary weighting), and a pure binary number is applied to the form
a choice between logical VSS or VDD levels during the
second phase c.
La capacité CC1 a une valeur choisie entre deux multiples consécutifs kCo et (k+l)Co de Co (capacité de plus faible poids), par exemple CC1 = (k+O,S)Co ou k est un entier. The capacitance CC1 has a value chosen between two consecutive multiples kCo and (k + 1) Co of Co (lower order capacity), for example CC1 = (k + O, S) Co where k is an integer.
Le sens du basculement du comparateur correspondra à une indication que le nombre binaire applique à l'entre est strictement supérieur à k ou alors qu'il est inférieur ou égal à k. The direction of the switchover of the comparator will correspond to an indication that the binary number applies to the input is strictly greater than k or when it is less than or equal to k.
Il s'agit donc d'une fonction de comparaison entre un nombre binaire quelconque et un nombre prédéterminé defini-par la valeur de la capacité CC1. It is therefore a comparison function between any binary number and a predetermined number defined by the value of the capacitance CC1.
On peut inverser le sens de basculement du comparateur soit en changeant le diagramme temporel des phases (passage de la figure 2 à la figure 3 ou réciproquement), soit en remplaçant le premier niveau logique de référence par le deuxième et réciproquement. It is possible to reverse the switchover direction of the comparator either by changing the time diagram of the phases (passage of FIG. 2 to FIG. 3 or vice versa), or by replacing the first reference logic level with the second and vice versa.
La figure 4 montre un exemple de mise en oeuvre de cette comparaison binaire : le nombre binaire est appliqué à travers des portes logiques (ET) au moment de la deuxième phase c. Chaque porte ET applique alors à sa sortie une tension VSS ou VDD selon qu'elle est ouverte ou fermée donc selon le chiffre binaire appliqué à son entrée. Cette tension de sortie est égale à VSS en dehors de la phase c, les portes étant fermées. FIG. 4 shows an exemplary implementation of this binary comparison: the binary number is applied through logic gates (ET) at the time of the second phase c. Each AND gate then applies at its output a voltage VSS or VDD depending on whether it is open or closed, depending on the binary digit applied to its input. This output voltage is equal to VSS outside phase c, the doors being closed.
Dans cet exemple, on a prévu pour simplifier que la phase b est exactement complémentaire de la phase c ; c'est pourquoi la phase b n'apparaît pas sur la figure 4 ; cependant, il faut toujours prévoir que la phase a se termine strictement avant la fin de la phase b. In this example, it is provided for simplicity that phase b is exactly complementary to phase c; this is why phase b does not appear in FIG. 4; however, always provide that phase a ends strictly before the end of phase b.
La capacité de comparaison CC1 est quant. à elle reliée à la sortie d'un inverseur commandé par la phase c, cet inverseur fournissant à sa sortie une tension VSS pendant la phase c et VDD en dehors donc pendant la phase b. Sur la figure 4, le nombre binaire 1101 est comparé à un nombre k. The comparison capacity CC1 is quant. it connected to the output of an inverter controlled by the phase c, this inverter providing at its output a voltage VSS during phase c and VDD outside so during phase b. In FIG. 4, the binary number 1101 is compared to a number k.
Les moyens de commutation comprennent ici simplement. les interrupteurs ICC, IS, p portes logiques à deux entrés (pour un nombre binaire à p chiffres) et un inverseur, les portes et l'inverseur étant commandés par un signal périodique de phase c. The switching means here simply include. the switches ICC, IS, p two-input logic gates (for a binary number with p digits) and an inverter, the gates and the inverter being controlled by a periodic signal of phase c.
Si le nombre binaire était un nombre signé codé selon la convention dite complément à deux", il faudrait appliquer le bit de signe inversé pendant la phase c à une capacité supplémentaire de comparaison de poids correspondant au poids le plus élevé du nombre. If the binary number was a signed number encoded according to the so-called two "complement convention, the inverted sign bit during phase c should be applied to an additional weight comparison capability corresponding to the highest weight of the number.
On peut également, grâce au circuit de 11 invention comparer deux nombres binaires, éventuellement de codes de pondération différents. It is also possible, thanks to the circuit of the invention, to compare two binary numbers, possibly of different weighting codes.
te schéma correspondant est représenté a la figure 5. the corresponding diagram is shown in FIG.
Pour ce qui concerne les capacités d'entrée et les moyens de commutation qui leur correspondent (portes ET), le schéma est rigoureusement identique à celui de la figure 4. As regards the input capacitors and the corresponding switching means (AND gates), the diagram is strictly identical to that of FIG. 4.
Mais, la capacité de comparaison CCl n'est plus unique plusieurs capacités de comparaison supplémentaires CC2, CC3 > CC4,
CC5 sont prévues, chacune ayant une armature reliée à l'entree de l'amplificateur Ao L'autre armature est reliée au deuxième niveau logique de référence VDD dans la phase b et peut être reliée dans la phase c soit a VDD soit à VSS.But, the comparison capacity CC1 is no longer unique several additional comparison capabilities CC2, CC3> CC4,
CC5 are provided, each having an armature connected to the input of the amplifier Ao. The other armature is connected to the second logic reference level VDD in phase b and can be connected in phase c to either VDD or VSS.
A cet effet, la seconde armature de chaque capacité de comparaison CC2 à CC5 est reliée à la sortie d'une porte NON-ET respective ayant une entrée commandée par la phase c et une autre entrée recevant un niveau logique binaire 0 où 1 indiquant si la capacité correspondante doit être portée à VDD ou VSS. L'ensemble de ces niveaux logiques constitue un nombre binaire a comparer avec un autre nombre binaire appliqué aux capacités d'entrée comme à la figure 4. For this purpose, the second armature of each comparison capacitance CC2 to CC5 is connected to the output of a respective NAND gate having an input controlled by phase c and another input receiving a binary logic level 0 where 1 indicating whether the corresponding capacity must be upgraded to VDD or VSS. The set of these logical levels constitutes a binary number to be compared with another binary number applied to the input capacitors as in FIG.
Les capacités de comparaison supplémentaires CC2, CC3,
CC4, CC5 sont pondérées selon un code binaire qui peut être le même que celui des capacités d'entrée; ici on aurait CC2 = Co,
CC3 = 2Co, CC4 = 4Co, CC5 = 8Co > ,la valeur de capacité unitaire de base Co étant la même que pour les capacités d'entrée.The additional comparison capabilities CC2, CC3,
CC4, CC5 are weighted according to a binary code which may be the same as that of the input capabilities; here we would have CC2 = Co,
CC3 = 2Co, CC4 = 4Co, CC5 = 8Co>, the basic unit capacitance value Co being the same as for the input capacitors.
ta capacité de comparaison CC1 a quant à elle une valeur comprise entre 0 et Co, de préférence environ Co/2, pour assurer un basculement franc du comparateur dans un sens ou dans l'autre selon que le nombre binaire appliqué aux capacité d'entrée est supérieur ou inférieur au nombre binaire appliqué aux capacités de comparaison supplémentaires, sans risque d'incertitude si les deux nombres sont égaux. the comparison capacity CC1 has a value of between 0 and Co, preferably about Co / 2, to ensure that the comparator is swung freely in one direction or the other depending on whether the binary number applied to the input capacitors is greater or less than the binary number applied to the additional comparison capabilities, without risk of uncertainty if the two numbers are equal.
La capacité CC1 a sa seconde armature reliee à la sortie d'un inverseur commandé par la phase c, de sorte qu'elle reçoit le premier niveau logique VSS durant la phase c et le second niveau
VDD en dehors de la phase c.The capacitor CC1 has its second armature connected to the output of an inverter controlled by the phase c, so that it receives the first logic level VSS during the phase c and the second level
VDD outside phase c.
Si les nombres binaires à comparer sont signés, les bits de signes doivent être inversés et interchangés, c'est à dire que le bit de signe inversé du nombre d'entrée doit être appliqué à une capacité de comparaison et réciproquement les bit de signe inversé du nombre de comparaison à une capacité d'entrée. If the binary numbers to be compared are signed, the sign bits must be inverted and interchanged, ie the inverted sign bit of the input number must be applied to a comparison capability and conversely the inverted sign bits. from the comparison number to an input capacity.
t'obtention d'une hystérésis dans cette comparaison binaire peut se faire exactement de la manière indiquée précédemment. Obtaining a hysteresis in this binary comparison can be done exactly as previously indicated.
Les pondérations des capacités d'entrée et de comparaison peuvent être différentes. On peut prévoir aussi que les capacités- d'entrée et/ou de pondération ne Font pas pondérées et sont toutes égales à Co (CC1 étant égal à 0,5 Co par exemple), pour comparer un nombre de niveaux logiques "1" (ou ~.0"#) à un autre nombre de niveaux logiques "1" (ou "0"). The weights of input and comparison capabilities may be different. It can also be expected that the input and / or weighting capabilities are not weighted and are all equal to Co (CC1 being equal to 0.5 Co for example), to compare a number of logical levels "1" ( or ~ .0 "#) to another number of logical levels" 1 "(or" 0 ").
Dans le schéma représenté a la figure 6, le comparateur fonctionne de manière logique selon le schéma de la figure 4 mais avec des capacités d'entrée toutes égales à Co. In the diagram shown in FIG. 6, the comparator operates in a logic manner according to the diagram of FIG. 4 but with input capacitors all equal to C.
Les niveaux d'entrée sont appliqués à partir des sorties en parallèle d'un registre à décalage RD. The input levels are applied from the parallel outputs of a shift register RD.
La capacité de comparaison CC1 a une valeur (k+O,5)Co par exemple de sorte que le comparateur détermine essentiellement si le nombre de' niveaux logiques 1 stockés dans le registre est supérieur ou non à k. The comparison capacitance CC1 has a value (k + 0, 5) Co for example so that the comparator essentially determines whether the number of logic levels 1 stored in the register is greater than or not greater than k.
Une hystérésis peut être prévue à l'aide d'une bascule B (bascule de type D dont le basc#ulement n'-est autorise que pendant la phase d). Cette bascule reçoit la sortie du comparateur et applique son signal de sortie à une capacité d'entrée supplémentaire C'o, à travers une porte ET commandée par la phase c. A hysteresis can be provided by means of a flip-flop B (D-type flip-flop whose base is only authorized during phase d). This flip-flop receives the output of the comparator and applies its output signal to an additional input capacitance C'o, through an AND gate controlled by phase c.
Le registre à décalage peut recevoir à son entrée een série un niveau logique variable, le décalage étant actionné périodiquement par exemple au début de la phase c. Le comparateur effectue alors une sorte de filtrage antirebondissement en validant un changement d'état du niveau logique d'entree seulement lorsque ce nouvel état- est present dans plus de k cases du registre, par exemple lorsque ce nouvel etat est majoritaire dans le registre ; les changements d'état erratiques au moment de la transition (rebondissements) ne sont alors plus pris en compte car ils ne font pas basculer le comparateur. The shift register can receive at its serial input a variable logic level, the offset being actuated periodically for example at the beginning of phase c. The comparator then performs a kind of antironding filtering by validating a change of state of the input logic level only when this new state is present in more than k boxes of the register, for example when this new state has a majority in the register; the erratic state changes at the moment of transition (twists) are then no longer taken into account because they do not switch the comparator.
En généralisant le schéma de la figure 6 9 on peut pondérer les capacités d'entrée, auquel cas le circuit devient un circuit -de filtrage numerique transversal opérant sur des échantillons binaires, décales dans le temps par un registre à décalage (ou plusieurs si le filtrage doit être opéré sur des nombres à plusieurs bits). les coefficients à appliquer à chaque échantillon donne - sont - de termines par les valeurs des capacités d'entrée recevant ces bits issus du ou des registres à décalage. By generalizing the diagram of FIG. 6, the input capacitors can be weighted, in which case the circuit becomes a transverse digital filter circuit operating on binary samples, shifted in time by a shift register (or several if the filtering must be performed on multi-bit numbers). the coefficients to be applied to each sample give - are - terminated by the values of the input capacitors receiving these bits from the shift register or registers.
Un tel filtre transversal est tout à fait approprie pour faire du filtrage adapté ou de la corrélation. Such a cross-sectional filter is quite suitable for doing matched filtering or correlation.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8219922A FR2536922A1 (en) | 1982-11-26 | 1982-11-26 | Multifunction logic comparator. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8219922A FR2536922A1 (en) | 1982-11-26 | 1982-11-26 | Multifunction logic comparator. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2536922A1 true FR2536922A1 (en) | 1984-06-01 |
| FR2536922B1 FR2536922B1 (en) | 1985-03-08 |
Family
ID=9279585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8219922A Granted FR2536922A1 (en) | 1982-11-26 | 1982-11-26 | Multifunction logic comparator. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2536922A1 (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0637135A1 (en) * | 1993-07-30 | 1995-02-01 | Seiko Instruments Inc. | Comparator circuit and method of controlling comparator circuit |
| EP0709793A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | Semiconductor device and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709791A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | A semiconductor device and an arithmetic and logic unit, a signal converter and a signal processing system using the same |
| EP0709792A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709794A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0724225A2 (en) * | 1995-01-30 | 1996-07-31 | Canon Kabushiki Kaisha | Arithmetic processing apparatus and arithmetic processing circuit |
| EP0725356A2 (en) * | 1995-01-31 | 1996-08-07 | Canon Kabushiki Kaisha | Semiconductor device, semiconductor circuit using the device, and correlation calculation device, signal converter, and signal processing system using the circuit |
| EP0725357A2 (en) * | 1995-01-31 | 1996-08-07 | Canon Kabushiki Kaisha | Semiconductor device, circuit having the device, and correlation calculation apparatus, signal converter, and signal processing system utilizing the circuit |
| EP0741354A2 (en) * | 1995-04-11 | 1996-11-06 | Canon Kabushiki Kaisha | Multi-operand adder using parallel counters |
| EP0772143A3 (en) * | 1995-10-30 | 1997-07-23 | Canon Kk | Parallel signal processing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| US6510193B1 (en) | 1995-10-30 | 2003-01-21 | Canon Kabushiki Kaisha | Charge transfer device and a semiconductor circuit including the device |
| US6768244B2 (en) * | 2000-04-25 | 2004-07-27 | General Electric Canada Inc. | Stator, dynamoelectric machine, and methods for fabricating same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3055581A (en) * | 1956-10-24 | 1962-09-25 | Ibm | Capacttor comparing device |
| FR2080824A1 (en) * | 1970-02-28 | 1971-11-19 | Bbc Brown Boveri & Cie |
-
1982
- 1982-11-26 FR FR8219922A patent/FR2536922A1/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3055581A (en) * | 1956-10-24 | 1962-09-25 | Ibm | Capacttor comparing device |
| FR2080824A1 (en) * | 1970-02-28 | 1971-11-19 | Bbc Brown Boveri & Cie |
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565800A (en) * | 1993-07-30 | 1996-10-15 | Seiko Instruments Inc. | Comparator circuit and method of controlling comparator circuit |
| EP0637135A1 (en) * | 1993-07-30 | 1995-02-01 | Seiko Instruments Inc. | Comparator circuit and method of controlling comparator circuit |
| EP0709794A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| US5903043A (en) * | 1994-10-28 | 1999-05-11 | Canon Kabushiki Kaisha | Semiconductor device and an arithmetic and logic unit, a signal converter and a signal processing system using the same |
| EP0709792A3 (en) * | 1994-10-28 | 1997-07-23 | Canon Kk | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| US5835045A (en) * | 1994-10-28 | 1998-11-10 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
| KR100485301B1 (en) * | 1994-10-28 | 2005-11-22 | 캐논 가부시끼가이샤 | Semiconductor device, arithmetic unit, signal converter and signal processing system using the semiconductor device |
| US6166583A (en) * | 1994-10-28 | 2000-12-26 | Canon Kabushi Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709791A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | A semiconductor device and an arithmetic and logic unit, a signal converter and a signal processing system using the same |
| EP0709792A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709793A2 (en) * | 1994-10-28 | 1996-05-01 | Canon Kabushiki Kaisha | Semiconductor device and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709793A3 (en) * | 1994-10-28 | 1997-07-23 | Canon Kk | Semiconductor device and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709791A3 (en) * | 1994-10-28 | 1997-07-23 | Canon Kk | A semiconductor device and an arithmetic and logic unit, a signal converter and a signal processing system using the same |
| US5841685A (en) * | 1994-10-28 | 1998-11-24 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0709794A3 (en) * | 1994-10-28 | 1997-07-23 | Canon Kk | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| EP0724225A3 (en) * | 1995-01-30 | 1997-07-23 | Canon Kk | Arithmetic processing apparatus and arithmetic processing circuit |
| US5864495A (en) * | 1995-01-30 | 1999-01-26 | Canon Kabushiki Kaisha | Arithmetic processing apparatus and arithmetic processing circuit |
| EP0724225A2 (en) * | 1995-01-30 | 1996-07-31 | Canon Kabushiki Kaisha | Arithmetic processing apparatus and arithmetic processing circuit |
| EP0725357A3 (en) * | 1995-01-31 | 1997-07-23 | Canon Kk | Semiconductor device, circuit having the device, and correlation calculation apparatus, signal converter, and signal processing system utilizing the circuit |
| EP0725357A2 (en) * | 1995-01-31 | 1996-08-07 | Canon Kabushiki Kaisha | Semiconductor device, circuit having the device, and correlation calculation apparatus, signal converter, and signal processing system utilizing the circuit |
| EP0725356A3 (en) * | 1995-01-31 | 1997-07-23 | Canon Kk | Semiconductor device, semiconductor circuit using the device, and correlation calculation device, signal converter, and signal processing system using the circuit |
| EP0725356A2 (en) * | 1995-01-31 | 1996-08-07 | Canon Kabushiki Kaisha | Semiconductor device, semiconductor circuit using the device, and correlation calculation device, signal converter, and signal processing system using the circuit |
| US6081825A (en) * | 1995-01-31 | 2000-06-27 | Canon Kabushiki Kaisha | Semiconductor device, semiconductor circuit using the device, and correlation calculation device, signal converter, and signal processing system using the circuit |
| US5926057A (en) * | 1995-01-31 | 1999-07-20 | Canon Kabushiki Kaisha | Semiconductor device, circuit having the device, and correlation calculation apparatus, signal converter, and signal processing system utilizing the circuit |
| US5978827A (en) * | 1995-04-11 | 1999-11-02 | Canon Kabushiki Kaisha | Arithmetic processing |
| EP0741354A2 (en) * | 1995-04-11 | 1996-11-06 | Canon Kabushiki Kaisha | Multi-operand adder using parallel counters |
| EP0741354A3 (en) * | 1995-04-11 | 1997-05-02 | Canon Kk | Multi-operand adder using parallel counters |
| US5951632A (en) * | 1995-10-30 | 1999-09-14 | Canon Kabushiki Kaisha | Parallel signal processing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| EP0772143A3 (en) * | 1995-10-30 | 1997-07-23 | Canon Kk | Parallel signal processing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| EP1262903A2 (en) * | 1995-10-30 | 2002-12-04 | Canon Kabushiki Kaisha | Parallel signal processing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| EP1265185A2 (en) * | 1995-10-30 | 2002-12-11 | Canon Kabushiki Kaisha | Parallel signal procesing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| US6510193B1 (en) | 1995-10-30 | 2003-01-21 | Canon Kabushiki Kaisha | Charge transfer device and a semiconductor circuit including the device |
| EP1262903A3 (en) * | 1995-10-30 | 2004-04-21 | Canon Kabushiki Kaisha | Parallel signal processing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| EP1265185A3 (en) * | 1995-10-30 | 2004-04-21 | Canon Kabushiki Kaisha | Parallel signal procesing circuit, semiconductor device having the circuit, and signal processing system having the circuit |
| US6768244B2 (en) * | 2000-04-25 | 2004-07-27 | General Electric Canada Inc. | Stator, dynamoelectric machine, and methods for fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2536922B1 (en) | 1985-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2536922A1 (en) | Multifunction logic comparator. | |
| EP0645888B1 (en) | Digital delay line | |
| EP0377388B1 (en) | Analogue signal waveform generator | |
| FR2473814A1 (en) | MOS DYNAMIC CIRCUIT DOES NOT DEPEND ON A RESISTANCE RATIO INTENDED TO CONSTITUTE VARIOUS LOGIC CIRCUITS | |
| FR2503962A1 (en) | MIC CONVERTER FOR LAW M OR LAW A | |
| EP0872959A1 (en) | Low noise frequency divider | |
| FR3036247A1 (en) | PIXEL MATRIX SENSOR READING CIRCUIT WITH HIGH-ACQUISITION DIGITAL-TO-DIGITAL CONVERSION, AND IMAGE SENSOR COMPRISING SUCH A CIRCUIT | |
| EP0599746B1 (en) | Fast counters for alternately upcounting and downcounting pulse trains | |
| FR2767982A1 (en) | VARIABLE DELAY CIRCUIT | |
| EP0475862B1 (en) | High speed counter/divider and its application in a pulse swallow type counter | |
| EP0606799A1 (en) | Analog-digital converter with distributed sampler and holder | |
| EP0317421B1 (en) | Parallel analog-to-digital converter | |
| EP0442829B1 (en) | Clock frequency doubler | |
| EP0178209B1 (en) | Analogous signal level detector | |
| EP0905907B1 (en) | Exclusive OR gate with four two by two complementary inputs and two complementary outputs and frequency multiplier using the same | |
| EP0863512A1 (en) | Dual-port memory | |
| EP3376670A1 (en) | Line with configurable delay | |
| EP0644654B1 (en) | Digital integrator and first order filter | |
| EP0346988B1 (en) | Integrated semiconductor circuit comprising a synchronised comparator | |
| FR2521322A1 (en) | CIRCUIT FOR PROCESSING DIGITAL SIGNALS, IN PARTICULAR A LOW SPEED WORKING CIRCUIT | |
| EP1020792B1 (en) | Multiplier circuit performing ordinary as well as Galois field multiplication | |
| FR2564619A1 (en) | ELEMENTARY DATA PROCESSING DEVICE | |
| EP1258992B1 (en) | Analogue-to-digital converter | |
| EP4155835A1 (en) | Digital time converter and phase locking loop | |
| FR2703539A1 (en) | N inputs/1 output multiplexer, of the type receiving N input clock signals of the same frequency phase shifted with respect to one another |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| D6 | Patent endorsed licences of rights | ||
| ST | Notification of lapse | ||
| ST | Notification of lapse |