DE10210323A1

DE10210323A1 - Hardware-Unterstützung für die SINR-Berechnung in Funkempfängern

Info

Publication number: DE10210323A1
Application number: DE2002110323
Authority: DE
Inventors: Burkhard Becker
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-08
Filing date: 2002-03-08
Publication date: 2003-10-02
Also published as: WO2003077450A1

Abstract

Eine Schaltungsanordnung zur SINR-Berechnung für Funkempfänger umfasst ein Hardware-Modul (1) zur Berechnung von Zwischenergebnissen für die SINR-Berechnung. Die SINR-Berechnung wird von einem Prozessor (2) auf der Basis der in Hardware berechneten Zwischenergebnisse durchgeführt.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur SINR- Berechnung für Funkempfänger, insbesondere im Bereich des Mobilfunks, und ein Verfahren zur Berechnung des SINR.
Für CDMA-(Code Division Multiple Access-)Mobilfunksysteme der dritten Generation, insbesondere UMTS (Universal Mobile Telecommunications System), ist die Berechnung des Verhältnisses der Nutzleistung zur Störleistung (SINR: Signal-to-Interference-plus-Noise Ratio) im Empfänger von besonderer Bedeutung, da die Leistungsregelung des CDMA-Systems basierend auf dem SINR durchgeführt wird. Für die SINR-Berechnung müssen unterschiedliche Betriebs- oder Ausbreitungsmodi (ohne und mit Antennendiversität, ohne und mit geschlossenem Regelschleifenbetrieb bei der Leistungsregelung) berücksichtigt werden. Hinzu kommt, dass das SINR gegebenenfalls - z. B. beim Soft-Handover (SHO) - für mehrere Zellen berechnet werden muss. Die beim SHO zu berücksichtigenden Zellen können wiederum unterschiedliche Übertragungsmodi verwenden. Eine weitere Variabilität bei der Berechnung des SINR besteht darin, dass die der Berechnung zugrunde liegenden Pilotsymbole (d. h. Symbole, die dem Empfänger a-priori bekannt sind) aus unterschiedlichen Kanälen stammen können, z. B. dem DPCH (Dedicated Physical Channel) Kanal, dem CPICH (Common Pilot Channel) Kanal oder einer Kombination mehrerer Kanäle.
Angesichts dieser Bedingungen ist verständlich, dass bei der Berechnung des SINR im Funkempfänger auf eine größtmögliche Flexibilität geachtet werden muss.

Bisher werden die verschiedenen SINR-Werte mittels eines DSP (Digital Signal Processor) in der Firmware berechnet. Dazu werden die benötigten Daten (dedizierte oder gemeinsame Pilotsymbole, Datensymbole, Kanalkoeffizienten) an den DSP übermittelt. Die Übermittlung erfolgt pfadspezifisch, d. h. für jeden (aufgrund der Mehrwegeausbreitung in Mobilfunksystemen auftretenden) Übertragungspfad müssen die genannten Daten gesondert dem DSP verfügbar gemacht und von diesem geeignet kombiniert und verarbeitet werden. Dies bewirkt eine signifikante Rechenbelastung des DSP, die für andere Aufgaben dann nicht mehr zur Verfügung steht und das Systemverhalten (Leistungsaufnahme, Rechengeschwindigkeit usw.) insgesamt beeinträchtigt.

Dies soll an einem Beispiel verdeutlicht werden: sind bei einem SHO sechs Zellen (d. h. sechs Basisstationen) und jeweils vier Ausbreitungspfade pro Basisstation bei einem Spreizfaktor von SF = 4 zu berücksichtigen, müssen pro Zeitschlitz 6.4.16 (komplexwertige) dedizierte Pilotsymbole dem DSP übermittelt werden (da in dem DPCH-Kanal 16 Pilotsymbole pro Zeitschlitz für die Störleistungsmessung vorhanden sind). Bei einer Ermittlung des SINR anhand der gemeinsamen Pilotsymbole des CPICH-Kanals sind 6.4.10 (komplexwertige) gemeinsame Pilotsymbole pro Zeitschlitz an den DSP zu übermitteln und von diesem zu verarbeiten (da 10 Pilotsymbole pro Zeitschlitz für die Störleistungsmessung im CPICH-Kanal vorhanden sind).

Neben der beträchtlichen Rechenbelastung des DSP besteht ein weiterer Nachteil dieser Vorgehensweise darin, dass aufgrund der strengen Zeiterfordernisse für die Auswertung der Symbole und die Rückantwort an die Basisstation eine nicht zu vernachlässigende Spitzenbelastung auf den DSP-Datenbussen auftritt. Diesen Spitzenbelastungen für die Datenübertragung von und zu dem DSP muss ebenfalls durch einen erhöhten Hardware- Aufwand Rechnung getragen werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordung bzw. ein Verfahren zu schaffen, welche bzw. welches eine Reduzierung des Datenübertragungsaufkommens und der Rechenbelastung eines DSP in einem Funkempfänger für die SINR- Berechnung ermöglicht. Dabei soll eine für den praktischen Gebrauch ausreichend hohe Flexibilität bei der Berechnung des SINR gewahrt bleiben.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst.

Demzufolge weist die erfindungsgemäße Schaltungsanordnung ein Hardware-Modul zur Berechnung von Zwischenergebnissen für die SINR-Berechnung auf. Von einem Prozessor wird dann auf der Basis der berechneten Zwischenergebnisse die eigentliche SINR-Berechnung durchgeführt.

Durch die Berechnung von Zwischenergebnissen in einem Hardware-Modul wird eine "Vorverdichtung" der dem Prozessor zugeführten Daten bewirkt. Infolgedessen treten geringere Datenübertragungsraten an der Prozessor-Schnittstelle und eine Entlastung des Prozessors in Bezug auf seine Rechenleistung auf.

Nach einer besonders vorteilhaften Ausgestaltung der erfindungsgemäßen Schaltungsanordnung sind zumindest einige, vorzugsweise jedoch sämtliche der von dem Hardware-Modul berechneten Zwischenergebnisse pfadunspezifische, auf Zellenniveau verdichtete Größen für die SINR-Berechnung. D. h., dass dem Prozessor von dem Hardware-Modul nur wenige oder keine pfadspezifischen Daten sondern größtenteils oder ausschließlich über eine vollständige Zelle berechnete Daten als Zwischenergebnisse übertragen werden. Mit anderen Worten wird die Hardware-Software-Schnittstelle "hinter" die von dem Hardware-Modul durchgeführte Pfadintegration gelegt, so dass der Prozessor lediglich Zellen-spezifische Eingangsdaten weiterverarbeiten muss.

Eine weitere vorteilhafte Ausgestaltung der erfindungsgemäßen Schaltungsanordnung kennzeichnet sich dadurch, dass das Hardware-Modul ausgelegt ist, Zwischenergebnisse für jeweils unterschiedliche Betriebs- bzw. Übertragungsmodi zu berechnen. Damit wird den Flexibilitätserfordernissen bei der Berechnung des SINR bereits durch die Auslegung des Hardware-Moduls Rechnung getragen.

In diesem Fall ist der Prozessor zweckmäßigerweise so programmiert, dass er in Abhängigkeit von dem gewählten Betriebsmodus eine Kombination der geeigneten (von dem Hardware-Modul berechneten) Zwischenergebnisse durchführt.

Vorzugsweise umfasst das Hardware-Modul zur Berechnung der Zwischenergebnisse einen Hardware-Datenpfad mit mehreren selektiv auswertbaren und/oder selektiv aktivierbaren/deaktivierbaren Hardware-Abschnitten. Dadurch wird eine Programmierbarkeit des Hardware-Moduls geschaffen, welche es ermöglicht, je nach Betriebsmodus nur diejenigen Abschnitte auszuwerten und/oder zu aktivieren, welche für die Berechnung der in diesem Betriebsmodus relevanten Zwischenergebnisse ausgelegt sind und aktuell benötigt werden. Durch eine Deaktivierung der übrigen Hardware-Abschnitte kann die Leistungsaufnahme des Hardware-Moduls reduziert werden.

Vorzugsweise weist das Hardware-Modul eingangsseitig zwei parallel zueinander angeordnete Hardware-Abschnitte in Form von komplexen Multiplizierern auf. Dies bewirkt, dass das Hardware-Modul für einen Zeitmultiplex-Betrieb von vorgeschalteten PAKE-Fingern eines RAKE-Empfängers ausgelegt ist.

Ferner kennzeichnet sich eine weitere vorteilhafte Ausgestaltung des Hardware-Moduls dadurch, dass zumindest einige der Hardware-Abschnitte an ihren Ausgängen mit selektiv ansteuerbaren Akkumulatoren versehen sind. Diese Akkumulatoren sind für jeden Intergartionsschritt vorladbar mit einem temporären Integrationswert und nach jedem Integrationsschritt auslesbar zur Abspeicherung des aktualisiertenn Integrationswertes zur weiteren Berechnung. Aufgrund der Selektivität der Ansteuerung wird ermöglicht, dass die Integration (Akkumulation) nach jedem Integrationsschritt abgebrochen und als temporäres Ergebnis für den nächsten Integrationsschritt zwischengespeichert werden kann.

Eine weitere vorteilhafte Ausgestaltung des Hardware-Moduls kennzeichnet sich dadurch, dass dieses ferner einen Eingangsspeicher für Datensymbole, welcher mit dem Hardware-Datenpfad in Verbindung steht, und einen Eingangsspeicher für Kanalkoeffizienten, welcher ebenfalls mit dem Hardware-Datenpfad in Verbindung steht, umfasst. Durch die beiden internen Eingangsspeicher wird eine Entkoppelung des Hardware-Moduls von den vorgeschalteten Einheiten (üblicherweise ein RAKE- Empfänger für die Detektion der Datensymbole und ein Kanalschätzer für die Ermittlung der Kanalkoeffizienten) erreicht. Diese eingangsseitige Entkoppelung des Hardware-Moduls erleichtert dessen Programmierbarkeit sowie die zeitliche Abstimmung und Koordinierung der Rechenvorgänge in den vorgelagerten Einheiten und dem Hardware-Datenpfad.

In vergleichbarer Weise wird durch das Vorsehen eines internen Ausgangsspeichers zur Speicherung der in dem Hardware- Modul berechneten Zwischenergebnisse eine ausgangsseitige Entkoppelung zwischen dem Hardware-Modul und dem Prozessor gewährleistet. Dabei wird der Speicherinhalt des Ausgangsspeichers fortlaufend von dem Hardware-Datenpfad (abhängig vom Betriebsmodus) aktualisiert und von dem Prozessor gelesen.

Weitere vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. In dieser zeigen:
Fig. 1 eine schematische Darstellung der allgemeinen Struktur einer erfindungsgemäßen Schaltungsanordnung;
Fig. 2 eine Darstellung der Architektur eines Ausführungsbeispiels eines erfindungsgemäßen Hardware-Moduls;
Fig. 3 eine Darstellung eines Schaltbilds des Hardware- Datenpfads aus Fig. 2;
Fig. 4A eine Darstellung des Schaltbildes aus Fig. 3, in welcher aktivierte Schaltungsabschnitte schraffiert eingezeichnet sind;
Fig. 4B eine Darstellung des Schaltbildes aus Fig. 3, in welcher aktivierte Schaltungsabschnitte schraffiert eingezeichnet sind;
Fig. 4C eine Darstellung des Schaltbildes aus Fig. 3, in welcher aktivierte Schaltungsabschnitte schraffiert eingezeichnet sind;
Fig. 4D eine Darstellung des Schaltbildes aus Fig. 3, in welcher aktivierte Schaltungsabschnitte schraffiert eingezeichnet sind;
Fig. 5A eine Darstellung des Speicherinhalts des Ausgangsspeichers des Hardware-Moduls bei einer Berechnung des SINR basierend auf dedizierten Pilotsymbolen des DPCH-Kanals;
Fig. 5B eine Darstellung des Speicherinhalts des Ausgangsspeichers des Hardware-Moduls bei einer Berechnung des SINR basierend auf gemeinsamen Pilotsymbolen des CPICH-Kanals; und
Fig. 5C eine Darstellung des Speicherinhalts des Ausgangsspeichers des Hardware-Moduls bei einer Berechnung des SINR basierend auf den gemeinsamen Pilotsymbolen des CPICH-Kanals für den STTD-Modus mit geschlossenem Regelschleifenbetrieb.
Nach Fig. 1 weist eine erfindungsgemäße Schaltungsanordnung für die SINR-Berechnung ein Hardware-Modul 1 und einen DSP 2 auf. Über eine Datenverbindung 3 werden von dem Hardware- Modul 1 berechnete Zwischenergebnisse an den DSP 2 übergeben. Eingangsseitig werden dem Hardware-Modul 1 über eine Datenverbindung 4 Pilotsymbole und gegebenenfalls auch Datensymbole sowie über eine Datenverbindung 5 Kanalkoeffizienten zugeleitet. Die über die Datenverbindung 4 übertragenen Pilot- bzw. Datensymbole werden von der Integrate&Dump-Einheit eines RAKE-Empfängers (nicht dargestellt) geliefert, die über die Datenverbindung 5 übertragenen Kanalkoeffizienten werden in einem Kanalschätzer (ebenfalls nicht dargestellt) berechnet.
Die strichpunktierte Linie 6 deutet den Verlauf der Schnittstelle zwischen dem Hardware-Modul 1 und dem DSP 2 an, die auch als "Hardware-Software-Schnittstelle" bezeichnet wird. Sie ist dadurch gekennzeichnet, dass das Hardware-Modul 1 im Gegensatz zu dem DSP keine CPU (Central Processing Unit) aufweist, d. h. keinen Maschinencode abarbeitet. Die Programmierbarkeit des Hardware-Moduls 1 beschränkt sich auf die Beeinflussung seiner Tätigkeit durch Einstellen von Parameterwerten (Parametrisierbarkeit).
Der hier erläuterte Hardware-Software-Split kennzeichnet sich durch die Art bzw. den Verdichtungsgrad der Zwischenergebnisse, die über die Datenverbindung 3 transportiert werden. Wie im Folgenden noch näher erläutert, handelt es sich bei diesen Zwischenergebnissen vorzugsweise um Zellen-spezifische Zwischenergebniswerte ohne pfadbezogene Information. Auf der Basis dieser Zwischenergebniswerte erfolgt die Berechnung und Ausgabe des SINR durch den DSP 2 über eine Datenverbindung 7.
Fig. 2 zeigt den Aufbau des Hardware-Moduls 1. Dieses weist als zentralen Bestandteil einen Hardware-Datenpfad 10 auf.
Ferner umfasst das Hardware-Modul 1 einen ersten, zweiten und dritten Pufferspeicher P1, P2 bzw. P3, einen ersten und zweiten Multiplexer MUX1 bzw. MUX2, einen Demultiplexer DMUX sowie einen Zustandsgenerator FSM (Finite State Machine).
Dem ersten Pufferspeicher P1 werden über die Datenverbindung 4 drei Typen von Symbolen geliefert, nämlich dedizierte Pilotsymbole (das sind Pilotsymbole, die in einem teilnehmerspezifischen Kanal übermittelt werden), gemeinsame Pilotsymbole (das sind Pilotsymbole, die allen Teilnehmern über einen gemeinsamen Kanal zur Verfügung stehen) und Datensymbole. Zur Speicherung dieser drei Symboltypen kann der erste Pufferspeicher P1 in drei Speicherabschnitte (nicht dargestellt) partitioniert sein.
Dem zweiten Pufferspeicher P2 werden über die Datenverbindung 5 Kanalkoeffizienten zugeleitet. Die Kanalkoeffizienten können entweder auf der Basis der dedizierten Pilotsymbole aus dem DPCH-Kanal oder auf der Basis der gemeinsamen Pilotsymbole aus dem CPICH-Kanal berechnet sein. Mischformen sind ebenfalls denkbar.
Sowohl die Symbole und Pilotsymbole im Pufferspeicher P1 als auch die Kanalkoeffizienten im Pufferspeicher P2 sind pfadspezifische Daten, d. h. die entsprechenden Werte liegen für jeden betrachteten Ausbreitungspfad in einer Zelle (und gegebenenfalls für mehrere Zellen) in den Pufferspeichern P1, P2 vor.
Die weitere Datenverarbeitung erfolgt entsprechend einem gewählten Betriebsmodus. Als Betriebsmodi stehen der Normalmodus (Modus ohne senderseitige Antennendiversität) und der STTD-(Space Time Transmit Diversity-)Modus (Modus mit senderseitiger Antennendiversität) zur Verfügung. Ferner wird eine Leistungsregelung ohne Regelschleifenbetrieb (sog. open-loop Regelung; diese wird bei UMTS z. B. bei der Verbindungsaufnahme verwendet) und eine Leistungsregelung mit geschlossenem Regelschleifenbetrieb (sog. closed-loop Regelung; bei dieser werden die im Empfänger berechneten SINR-Ergebnisse der Basisstation zur Steuerung der Sendeleistung mitgeteilt) betrachtet.
Der erste Multiplexer MUX1 wird über eine Steuerleitung 11 von dem Zustandsgenerator FSM in Abhängigkeit von dem gewählten Betriebsmodus gesteuert. Dadurch wird festgelegt, welche der genannten Typen von Symbolen und Kanalkoeffizienten von dem ersten Multiplexer MUX1 dem Demultiplexer DMUX weitergeleitet werden. Der Demultiplexer DMUX nimmt eine Verteilung der erhaltenen Datenwerte (Real- und Komplexteil) auf die Eingänge des Hardware-Datenpfads 10 vor.
Der Hardware-Datenpfad 10 weist eine erste Gruppe von acht Eingängen 12, eine zweite Gruppe von acht Eingängen 13, sowie zwei weitere Eingangspaare 14 und 15 auf.
Der Hardware-Datenpfad 10 ist aus drei komplexen Multiplizierern MUL1, MUL2 und MUL3 und zwei Quadrier-Einheiten SQR1 und SQR2 aufgebaut. Eine detaillierte Erläuterung der Struktur des Hardware-Datenpfads 10 erfolgt später anhand der Fig. 3.
Die einzelnen Subeinheiten MUL1, MUL2, MUL3, SQR1 und SQR2 sind über eine Steuerleitung 16, welche von dem Zustandsgenerator FSM ausgeht, separat aktivierbar bzw. deaktivierbar. Ferner können über die Steuerleitung 16 verschiedene Vorgabe- Werte für in den Subeinheiten MUL1, MUL2, MUL3, SQR1 und SQR2 vorhandene Akkumulatoren (siehe Fig. 3) programmiert werden.
Ausgangsseitig weist der Hardware-Datenpfad 10 Ausgangspaare 17, 18, 19 und 20 sowie einzelne Ausgänge 21 und 22 auf. Diese Ausgänge sind mit dem zweiten Multiplexer MUX2 verbunden. Der zweite Multiplexer MUX2 ist über eine Steuerleitung 23, welche von dem Zustandsgenerator FSM ausgeht, programmierbar. Über die Steuerleitung 23 bestimmt der Zustandsgenerator FSM, welche der Ausgänge 17 bis 22 des Hardware-Datenpfads 10 an den dritten Pufferspeicher P3 weitergeleitet werden. Die Ansteuerung des zweiten Multiplexers MUX2 ist ebenfalls abhängig von dem gewählten Betriebsmodus.
Die von dem zweiten Multiplexer MUX2 ausgewählten Daten werden also in den dritten Pufferspeicher P3 (Ausgangsspeicher) geschrieben. Der DSP 3 greift über die Datenverbindung 7 auf den dritten Pufferspeicher P3 zu und bezieht von diesem pfadunabhängige Zwischenergebnisse für die SINR-Berechnung.
Für eine detailliertere Erläuterung der Funktionsweise des Hardware-Moduls 1 wird die folgende mathematische Schreibweise eingeführt.
M: Anzahl der Pfade innerhalb der Zelle Z, Index m
K: Anzahl der dedizierten Pilotsymbole des Kanals DPCH in dem aktuellen Zeitschlitz, Index k
L: Anzahl der gemeinsamen Pilotsymbole des Kanals CPICH, Index l
Z: Zellennummer
hd_m: Kanalkoeffizient, berechnet aus dedizierten Pilotsymbolen, für den Pfad m, im Normalmodus
hd¹ _m, hd² _m: Kanalkoeffizienten, berechnet aus dedizierten Pilotsymbolen, für den Pfad m, im STTD-Modus, für die Sendeantennen 1 bzw. 2
hc_m: Kanalkoeffizient, berechnet aus gemeinsamen Pilotsymbolen, für den Pfad m, im Normalmodus
hc¹ _m, hc² _m: Kanalkoeffizienten, berechnet aus gemeinsamen Pilotsymbolen, für den Pfad m, im STTD-Modus, für die Sendeantennen 1 bzw. 2
d_m,k: empfangene dedizierte Pilotsymbole oder Datensymbole des Pfads m
c_m,l: empfangene gemeinsame Pilotsymbole des Pfads m
Die folgenden Zwischenergebnisse werden von dem Hardware- Datenpfad 10 je nach gewähltem Modus berechnet. Die verschiedenen Modi sind in der technischen Spezifikation von UMTS 3GPP TS 25.211 V4.2.0 (2001-09) im Kapitel 5, insbesondere 5.3.1.1 (open loop transmit diversity), 5.3.1.1.1 (STTD), 5.3.1.2 (closed loop transmit diversity), 5.3.2.1 (STTD for DPCH) und 5.3.3.1 (CPICH - open and closed loop), beschrieben und die genannten Textstellen werden durch Bezugnahme dem Inhalt dieser Schrift hinzugefügt.
Mit p_k wird ein zum Zeitpunkt k gesendetes Pilotsymbol bezeichnet. Somit ist hd_m.p_k das erwartete empfangene Pilotsymbol, welches über den Pfad m zum Zeitpunkt k ausgesendet wurde.
Die erwartete Energie des empfangenen Pilotsymbols ist

|hd_m|².|p_k|².

Fall 1

Zwischenergebnisse für die SINR-Berechnung auf der Basis des DPCH-Kanals

1.1 DPCH: Normalmodus

Im folgenden wird angenommen, dass alle Pilotsymbole die gleiche gesendete Energie besitzen,

|p_k|² = |p|²,

d. h. dass |p_k|² keine Funktion von k ist. Somit ist

|hd_m|².|p^k|² = |hd^m|².|p|².
Dann gilt:
SD exp|Z ist die erwartete Signalenergie, integriert über alle Pilotsymbole (K) und über alle Pfade (M) innerhalb der Zelle Z.
SD meas|Z ist die gemessene Signalenergie, integriert über alle Pilotsymbole (K) und über alle Pfade (M) innerhalb der Zelle Z.

1.2 DPCH: STTD-Modus oder generell 2-Antennen-Modus

Im folgenden wird angenommen, dass

d. h. dass die gesendete Energie eines Pilotsymbols keine Funktion von k und keine Funktion der Antennennummer ist.
Dann gilt:
SD exp|Z ist die erwartete Signalenergie, integriert über alle Pilotsymbole (K) und über alle Pfade (M) innerhalb der Zelle Z.
SD meas|Z ist die gemessene Signalenergie, integriert über alle Pilotsymbole (K) und über alle Pfade (M) innerhalb der Zelle Z.

Fall 2

Zwischenergebnisse für die SINR-Berechnung auf der Basis des CPICH-Kanals

2.1. CPICH: Normalmodus

Im folgenden wird angenommen, dass
|p_k|² = |p|², wobei p_k die dedizierten Pilotsymbole sind, d. h. die gesendete Energie eines Pilotsymbols ist keine Funktion von k.
Ebenso wird angenommen, dass
|p_l|² = |p|², wobei p_l die gemeinsamen Pilotsymbole sind, d. h. die gesendete Energie eines Pilotsymbols ist keine Funktion von 1.
Wenn aufgrund einer erfolgten Kanalschätzung unter Zugrundelegung von gemeinsamen Pilotsymbolen für jeden Pfad m nun ein Kanalkoeffizient vorliegt, kann die erwartete Signalenergie über alle Pfade m und Piloten k mit Hilfe des RAKE-Combinings ermittelt werden:
Dann gilt:
SC exp|Z ist die erwartete Signalenergie, integriert über alle dedizierten Pilotsymbole (K) und über alle Pfade (M) innerhalb der Zelle Z.
SC meas, com|Z ist die gemessene Signalenergie der gemeinsamen Pilotsymbole, integriert über alle gemeinsamen Pilotsymbole (L) und über alle Pfade (M) innerhalb der Zelle Z.
SC exp, com|Z ist die erwartete Signalenergie der gemeinsamen Pilotsymbole, integriert über alle gemeinsamen Pilotsymbole (L) und über alle Pfade (M) innerhalb der Zelle Z.
Statt der Ausdrücke SC meas, com|Z und SC exp, com|Z, die auf der Basis der gemeinsamen Pilotsymbole berechnet werden, können auch SD meas|Z bzw. SD exp|Z auf der Basis von dedizierten Pilotsymbolen berechnet werden. Aus Hardware-technischer Sicht ergibt sich kein Unterschied. Es muss lediglich ein Normierungsfaktor NC exp, norm|Z auf der Basis der gemeinsamen Pilotsymbole berechnet werden, da der Normierungsfaktor aufgrund des RAKE- Combinings anfällt.
Der Normierungsfaktor beim RAKE-Combining NC exp, norm|Z ist proportional zu SC exp, com|Z.

2.2 CPICH: STTD-Modus

Im folgenden wird angenommen, dass
|p_k|² = |p|², d. h. die gesendete Energie eines dedizierten Pilotsymbols keine Funktion von k ist;
|p_l|² = |p|², d. h. die gesendete Energie eines gemeinsamen Pilotsymbols keine Funktion von l ist;
und dass

d. h. die gesendeten Energien der dedizierten bzw. gemeinsamen Pilotsymbole keine Funktionen der Antennennummer sind.
Zur Berechnung der erwarteten Signalleistung gehen wir von der Formel

aus und nehmen folgende Vereinfachung dieser Formel an:
SC exp|Z ist die erwartete Signalenergie, integriert über alle dedizierten Pilotsymbole (K) und über alle Pfade (M) innerhalb der Zelle Z.
SC meas, com|Z ist die gemessene Signalenergie der gemeinsamen Pilotsymbole, integriert über alle gemeinsamen Pilotsymbole (L) und über alle Pfade (M) innerhalb der Zelle Z.
SC exp, com|Z ist die erwartete Signalenergie der gemeinsamen Pilotsymbole, integriert über alle gemeinsamen Pilotsymbole (L) und über alle Pfade (M) innerhalb der Zelle Z.
Die erwartete Signalenergie SC exp|Z der dedizierten Pilotsymbole muss aufgrund des RAKE-Combinings normiert werden.
Der Normierungsfaktor NC exp, norm|Z ergibt sich aus der Summe der Betragsquadrate der Kanalkoeffizienten der gemeinsamen Pilotsymbole über alle Pfade m und ist damit proportional zu SC exp, com|Z.
Statt der Ausdrücke SC meas, com|Z und SC exp, com|Z, die auf der Basis der gemeinsamen Pilotsymbole berechnet werden, können auch hier SD meas|Z bzw. SD exp|Z auf der Basis von dedizierten Pilotsymbolen berechnet werden. Es gelten die gleichen Aussagen wie im Fall 2.1.

Fall 3

Zwischenergebnisse für SINR-Berechnung für einen geschlossenen Regelschleifenbetrieb auf der Basis des CPICH- Kanals

Das Verfahren ist analog dem Fall 2. Lediglich die Kanalkoeffizienten der gemeinsamen Pilotsymbole werden mit den Zellenspezifischen Gewichtsfaktoren w1 und w2 multipliziert.
SC meas, com|Z ist die gemessene Signalenergie der gemeinsamen Pilotsymbole, integriert über alle gemeinsamen Pilotsytubole (L) und über alle Pfade (M) innerhalb der Zelle Z.
SC exp, com|Z ist die erwartete Signalenergie der gemeinsamen Pilotsymbole, integriert über alle gemeinsamen Pilotsymbole (L) und über alle Pfade (M) innerhalb der Zelle Z.
Statt der Ausdrücke SC meas, com|Z und SC exp, com|Z, die auf der Basis der gemeinsamen Pilotsymbole berechnet werden, können auch hier SD meas|Z bzw. SD exp|Z auf der Basis von dedizierten Pilotsymbolen berechnet werden. Es gelten die gleichen Aussagen wie im Fall 2.1.
SC exp|Z ist die erwartete Signalenergie, integriert über alle Pfade (M) und über alle dedizierten Pilotsymbole K innerhalb der Zelle Z. Dabei bezeichnen w₁ und w₂ Gewichtsfaktoren für die Sendeleistung der beiden senderseitigen Antennen der Zelle Z. Diese werden im Empfänger für die Berechnung des SINR geschätzt.
NC exp, norm|Z ist die erwartete Signalenergie-Normierung, integriert über alle Pfade (M) innerhalb der Zelle Z.
Bei der Erstellung der Formeln wurde nicht auf die Berechnung von Kanalkoeffizienten eingegangen, die für verschiedene Betriebsmodi Vereinfachungen zulassen. Hier sollte lediglich eine allgemeine Gleichungsstruktur herausgearbeitet werden, anhand derer sich dann die Struktur des Hardware-Datenpfads verstehen lässt, auf welchen im folgenden näher eingegangen wird.
Fig. 3 zeigt die Struktur des Hardware-Datenpfads 10. Der Hardware-Datenpfad 10 besteht aus miteinander verschalteten Standard-Arithmetikelementen, die in Fig. 3 mit den folgenden Bezugszeichen bezeichnet sind:
Mzi: Multiplizierer der z-ten Subeinheit mit Index i
Azi: Addierer der z-ten Subeinheit mit Index i
ACzi: Akkumulator der z-ten Subeinheit mit Index i
MUXzi: Multiplexer der z-ten Subeinheit mit Index i
SQzi: Quadrierer der z-ten Subeinheit mit Index i
dabei bezeichnet z = 1 den ersten komplexen Multiplizierer
MUL1, z = 2 bezeichnet den zweiten komplexen Multiplizierer
MUL2, z = 3 bezeichnet den dritten komplexen Multiplizierer
MUL3, z = 4 bezeichnet die erste Quadrier-Einheit SQR1 und
z = 5 bezeichnet die zweite Quadrier-Einheit SQR2.
Ferner umfasst der Hardware-Datenpfad 10 zwei Akkumulatoren AC1 und AC2 und zwei kombinierte Addierer und Register A/R1 und A/R2, die keiner der genannten Subeinheiten zugehörig sind.
Die ersten und zweiten komplexen Multiplizierer MUL1 und MUL2 nehmen die erste Gruppe 12 bzw. die zweite Gruppe 13 von Eingängen entgegen. Eingänge für reelle Größen sind mit r und Eingänge für imaginäre Größen mit i gekennzeichnet. Die ersten und zweiten Eingangspaare 14 und 15 werden dem dritten komplexen Multiplizierer MUL3 zugeführt. Der erste Multiplizierer MUL1 stellt das Ausgangspaar 17 und der zweite Multiplizierer MUL2 stellt das Ausgangspaar 20 bereit. Die weiteren Ausgänge 21 bzw. 22 werden von den Quadrier-Einheiten SQR1 bzw. SQR2 bereitgestellt. Die Anschlußpaare 18 bzw. 19 stellen Eingänge der Quadrier-Einheiten SQR1 bzw. SQR2 dar.
Die Multiplizierer Mzi und Addierer Azi, z = 1, 2, 3, der komplexen Multiplizierer MUL1, MUL2 und MUL3 führen jeweils eine Multiplikation von zwei komplexen Datenwerten durch, welche bekanntlich vier reelle Multiplikationen und zwei Additionen umfasst. Die kombinierten Addierer und Register A/R1 und A/R2 führen eine Addition der Ausgänge der Addierer All und A21 bzw. A12 und A22 durch. Interne Eingänge des dritten komplexen Multiplizierers MUL3 sind mit den summierten Ausgängen der ersten und zweiten komplexen Multiplizierer MUL1 und MUL2 (d. h. mit den Ausgängen von A/R1 und A/R2) verbunden. Auf diese Weise kann die Summe von zwei dreifachen komplexen Multiplikationen berechnet werden.
Jeder komplexe Multiplizierer MUL1, MUL2 und MUL3 umfasst zwei Akkumulatoren ACz1 und ACz2, die die Multiplikationsergebnisse über eine vorbestimmte Anzahl von Multiplikationen integrieren.
Die erste komplexe Quadrier-Einheit SQR1 ist eingangsseitig direkt mit dem akkumulierten Ausgang der Summe der beiden komplexen Multiplizierer MUL1 und MUL2 verbunden (die Akkumulation wird durch die Akkumulatoren AC1 und AC2 bewerkstelligt). Die zweite komplexe Quadrier-Einheit SQR2 ist direkt mit dem akkumulierten Ausgang des dritten komplexen Multiplizierers MUL3 verbunden. Beide Quadrier-Einheiten SQR1 und SQR2 enthalten integrierte Akkumulatoren AC41 bzw. AC51, die die quadrierten Ergebniswerte über eine vorgebbare Anzahl von Schleifen aufsummieren.
Für die Berechnung des SINR müssen die Interferenz-plus- Rausch-Leistung und die erwartete Signalleistung ermittelt werden. Die folgenden beiden mathematischen Ausdrücke geben die Interferenz-plus-Rausch-Leistung in den unterschiedlichen Modi basierend auf den dedizierten Pilotsymbolen (aus dem DPCH-Kanal) an.
Dabei bezeichnet ρ² _Z,normal Interferenz-plus-Rausch-Leistung im Normalmodus und p² _Z,STTD die Interferenz-plus-Rausch- Leistung in dem STTD-Modus mit zwei Sendeantennen oder generell im 2-Antennen-Modus.
In den obigen Gleichungen wurden diese Ausdrücke auf der Basis von dedizierten Pilotsymbolen berechnet. Sofern die Berechnung auf der Basis der gemeinsamen Pilotsymbole (aus dem CPICH-Kanal) erfolgen soll, sind in den Gleichungen die Größen d_m,k, hd¹ _m, hd² _m, hd_m durch die Größen d_m,l, hc¹ _m, hc² _m, hc_m zu ersetzen.
Die erwarteten Signalleistungen der dedizierten Pilotsymbole berechnen sich in den beiden Modi nach den folgenden Gleichungen:
Dabei bezeichnet S² _Z,normal die erwartete Signalleistung im Normalmodus und S² _Z,STTD bezeichnet die erwartete Signalleistung im STTD-Modus mit zwei Sendeantennen. Die genannten Größen sind in den obigen Gleichungen auf der Basis der dedizierten Pilotsymbole (aus dem DPCH-Kanal) berechnet. Bei einer Berechnung dieser Größen auf der Basis der gemeinsamen Pilotsymbole (aus dem CPICH-Kanal) sind die Werte hd¹ _m, hd² _m, hd_m durch die Werte hc¹ _m, hc² _m, hc_m zu ersetzen.
Im Folgenden werden die Gleichungen zur Berechnung der erwarteten Signalleistung der dedizierten Pilotsymbole mit Hilfe des CPICH-Kanals in den beiden Modi angegeben.
Dabei bezeichnet S² _Z,normal die erwartete Signalleistung der dedizierten Pilotsymbole im Normalmodus und S² _Z,STTD bezeichnet die erwartete Signalleistung der dedizierten Pilotsymbole im STTD-Modus (jeweils berechnet unter Zugrundelegung von Kanalkoeffizienten aus dem DPCH-Kanal und dem CPICH-Kanal).
Ferner wird für die Normierung der erwarteten Signalleistung der Wert

(bei einer Antenne) bzw. mit

(im 2-Antennen-Modus) berechnet.
Im Fall des STTD-Modus mit Regelschleifenbetrieb lautet die Gleichung für die Berechnung der erwarteten Signalleistung S² _Z,STTD der dedizierten Pilotsymbole mit Hilfe des CPICH- Kanals folgendermaßen:
Ferner wird für die Normierung der erwarteten Signalleistung der Wert τ.NC exp, norm|Z errechnet:
In den vorstehenden Gleichungen sind die Größen α, β, γ, δ, ε, η, µ, λ, χ, φ, τ, Konstanten, die Größen β', δ', ε', η', µ', λ', φ' ergeben sich aus den vorstehenden Definitionen.
Das SINR ist als der Quotient aus der Nutzleistung zur Störleistung pro Chip definiert, wobei die Nutzleistung proportional zu der erwarteten Signalleistung ist und die Störleistung aus der Signalplus-Interferenz-Leistung zu berechnen ist. Es wird in der Literatur teilweise auch als SIR bezeichnet. Sofern allein dedizierte (und keine gemeinsamen) Pilotsymbole betrachtet werden, gilt für den Normalmodus

SINR = S² _Z,normal/ρ² _Z,normal

und für den Antennendiversitätsmodus STTD

SINR = S² _Z,STTD/ρ² _Z,STTD
Im Folgenden wird in beispielhafter Weise die Berechnung einiger der oben angegebenen Zwischenergebnisse mittels des Hardware-Datenpfads 10 näher erläutert:
Fig. 4A zeigt eine Darstellung des Schaltbildes aus Fig. 3, wobei die zur Berechnung der Gleichung (2) verwendeten Schaltungsabschnitte schraffiert kenntlich gemacht sind. Es wird deutlich, dass für die Berechnung der einzelnen Terme lediglich die Subeinheiten MUL1 und MUL2 aktiviert werden müssen. Im Prozessor 2 müssen dann lediglich die beiden an dem Ausgangspaar 20 bereitstehenden Werte mit den betreffenden Konstanten gewichtet, addiert und von dem Wert am linken Ausgang des Ausgangspaars 17 subtrahiert werden.
Wenn die Berechnung statt auf der Basis der dedizierten Pilotsymbole auf der Basis der gemeinsamen Pilotsymbole ausgeführt werden soll, werden einfach die Eingangsdaten durch d_m,l und hc 1|m, hc 2|m ersetzt.
Man erkennt sofort, dass die Berechnung eines Integrationsschrittes in den Schleifen k = 1, . . ., K, l = 1, . . ., L und m = 1, . . ., M nur einen Takt (Zyklus) dauert.
Die hier verwendeten Akkumulatoren AC11, AC21 und AC22 werden mit den Ergebnissen des letzten Integrationsschrittes geladen, integrieren den aktuell berechneten Wert und können dann im nächsten Takt denselben SINR-Zwischenwert derselben Zelle oder einen anderen SINR-Zwischenwert derselben Zelle oder generell einen anderen SINR-Zwischenwert einer anderen Zelle integrieren. Die Information, welche SINR-Zwischenwerte welcher Zelle aufakkumuliert werden, wird durch die Zuordnung der virtuellen zeitgemultiplexten RAKE-Finger zu den Pfaden der Zellen und durch die Betriebsmodi der Zellen gegeben. Jeder virtuelle RAKE-Finger liefert im Zeitmultiplex Daten- oder Pilotsymbole bzw. Kanalkoeffizienten, die zur Integration der SINR-Zwischenwerte benötigt werden.
Die zeitliche Zuordnung der virtuellen zeitgemultiplexten RAKE-Finger zu den Pfaden einer Zelle und damit die zeitliche Reihenfolge der Berechnung der SINR-Zwischenwerte ist willkürlich.
Fig. 4B zeigt eine der Fig. 4A entsprechende Schaltbilddarstellung für die Berechnung der Gleichung (6). Aktiviert sind die beiden komplexen Multiplizierer MUL1 und MUL2, die kombinierten Addierer und Register A/R1 und A/R2, die Akkumulatoren AC1 und AC2 sowie die Quadrier-Einheit SQR1 (jedoch ohne ausgangsseitige Ergebnisakkumulation durch AC41). Wie die in Fig. 4B eingezeichneten Gleichungsterme verdeutlichen, werden in den beiden eingangsseitigen komplexen Multiplizierern MULT1 und MULT2 die komplexen Produkte hc 1*|m.hd 1|m bzw. hc 2*|m.hd 2|m gebildet. Im Prozessor 2 erfolgt nur noch die Multiplikation des am Ausgang 21 gelieferten Wertes mit der Konstanten λ.
Die Fig. 4A und 4B zeigen, dass die Berechnung eines Integrationsschrittes von Zwischenwerten der SINR-Berechnung (Gleichungen (6) und (2)) selbst im Fall der STTD-Kodierung mit gemeinsamen Pilotsymbolen nur 2 Takte dauert (Pipelining und Latenzzeiten werden nicht berücksichtigt).
Die Berechnung eines Integrationsschrittes der Gleichung (2) erfolgt im Takt 1. Im Takt 2 wird die Berechnung eines Integrationsschrittes der Gleichung (6) gestartet. Eine Latenzzeit von 2 Takten durch das Pipelining ist anzunehmen.
Nach 2 Takten plus der Latenzzeit ist demnach jeweils ein Integrationsschritt aller SINR-Zwischenwerte für die beiden obige Fälle 1 und 2 berechnet: SD meas|Z, SD exp|Z bzw. SC meas, com|Z, SC exp, com|Z, NC exp, norm|Z, SC exp|Z.
Fig. 4C zeigt die Schaltbilddarstellung zur Berechnung der Gleichung (7). Die eingangsseitigen komplexen Multiplizierer MUL1 und MUL2 sind aktiviert und berechnen die Produkte w *|1.hc 1*|m bzw. w *|2.hc 2*|m in 2 Takten. Im ersten Takt berechnet der erste Multiplizierer MUL1 den Wert w *|1.hc 1*|m während der zweite Multiplizierer MUL2 eingangsseitig die Werte 0 erhält und den Wert 0 berechnet. Im zweiten Takt wird umgekehrt vorgegangen, das heisst der erste Multiplizierer MUL1 berechnet den Wert 0 und der zweite Multiplizierer MUL2 gibt den Wert w *|2.hc 2*|m aus. Die Produkte w *|1.hc 1*|m.hd 1|m und w *|2.hc 2*|m.hd 2|m werden dann in aufeinander folgenden Takten im dritten komplexen Multiplizierer MUL3 gebildet. Das Ergebnis der Gleichung (7) steht am Ausgang 22 der zweiten Quadrier-Einheit SQR2 (wiederum ohne Ergebnisakkumulation durch AC51) zur Verfügung und muss in dem Prozessor 2 nur noch mit der Konstanten φ multipliziert werden.
Schließlich sind in Fig. 4D die aktivierten Schaltungsbereiche des Schaltbildes der Fig. 3 für die Berechnung der Gleichung (8) dargestellt. Die beiden eingangsseitigen komplexen Multiplizierer MUL1 und MUL2 sowie die beiden kombinierten Addierer und Register A/R1 und A/R2 führen die gleichen Berechnungen wie in dem in Fig. 4C dargestellten Beispiel durch. Der weitere Rechenweg unterscheidet sich jedoch dadurch, dass nicht der dritte komplexe Multiplizierer MULT3 aktiviert ist, sondern dass in dem ausgangsseitigen Akkumulator AC41 der ersten Quadrier-Einheit SQR1 eine Ergebnisakkumulation über M Schleifen durchgeführt wird. Bis auf die Multiplikation mit der Konstanten τ wird von dem Hardware-Datenpfad 10 der zu bestimmende Normalisierungswert erzeugt.
Vergleicht man die Fig. 4C und 4D, so erkennt man, dass ein Integrationsschritt der Gleichungen (7) und (8) parallel mit den gleichen Eingangswerten innerhalb von 2 Takten ausgeführt werden kann (Pipelining und Latenzzeiten werden hier nicht berücksichtigt).
Mit den Ergebnissen der Fig. 4A ergibt sich eine Berechnungsdauer von 3 Takten für jeden Integrationsschritt aller SINR- Komponenten. Die ausstehenden Integrationsschritte werden ausgeführt, sobald ein RAKE-Finger ein weiteres demoduliertes Daten- oder Pilotsymbol, das auf einem Pfad derselben Zelle empfangen wurde, oder einen Kanalkoeffizienten eines Pfades derselben Zelle liefert.
Für sämtliche von dem Hardware-Datenpfad 10 ausgegebene Zwischenergebnisse ist die Integration über die M Pfade der betrachteten Zelle Z bereits ausgeführt. Die an den Prozessor 2 übergebenen Werte sind daher Pfad-unspezifisch.
Die Speicherbelegung des ausgangsseitigen Pufferspeichers P3 ergibt sich in Abhängigkeit von der Ansteuerung des zweiten Multiplexers MUX 2 und ist in den Fig. 5A bis 5C für verschiedene Fälle dargestellt. Fig. 5A zeigt die Speicherbelegung für eine SINR-Berechnung auf der Basis des DPCH-Kanals (dedizierte Pilotsymbole), siehe Fall 1. In den ersten drei Speicherabschnitten werden die aktuelle Zellennummer Z, die Anzahl der integrierten Pilotsymbole K und die Anzahl M der integrierten Pfade der Zelle Z angegeben. Es folgen Informationen bezüglich der Antennendiversität (normal/STTD) und des der Berechnung zugrunde liegenden Kanals (DPCH/CPICH; die Unterstreichung kennzeichnet den gewählten Kanal). In den verbleibenden zwei Speicherbereichen sind die berechneten Zwischenergebnisse SD meas|Z und SD exp|Z abgelegt.
Fig. 5B zeigt eine der Fig. 5A entsprechende Darstellung für den Fall 2 der SINR-Berechnung auf der Basis des CPICH-Kanals (gemeinsame Pilotsymbole). In dem dritten Pufferspeicher P3 sind nun die Zwischenergebnisse SC meas, com|Z, SC exp, com|Z, SC exp|Z und NC exp, norm|Z abgelegt.
Schließlich zeigt Fig. 5C den Speicherinhalt des dritten Pufferspeichers P3 bei einer SINR-Berechnung für den STTD-Modus im geschlossenen Regelschleifenbetrieb auf der Basis des CPICH-Kanals (Fall 3).
Da der Datenpfad so konzipiert ist, dass mit jedem Takt die Eingänge mit anderen Werten beaufschlagt werden können, und die Berechnung eines Integrationsschrittes der SINR- Komponenten nur einen Takt (ohne Latenzzeiten) dauert und ein Integrationsschritt aller SINR-Komponenten innerhalb von zwei oder drei Takten berechnet werden kann, eignet sich dieses Konzept hervorragend, virtuelle zeitgemultiplexte RAKE-Finger zu unterstützen.

Claims

1. Schaltungsanordnung zur SINR-Berechnung für Funkempfänger, mit
einem Hardware-Modul (1) zur Berechnung von Zwischenergebnissen für die SINR-Berechnung, und
einem Prozessor (2), welcher auf der Basis der berechneten Zwischenergebnisse die SINR-Berechnung durchführt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die berechneten Zwischenergebnisse pfadunspezifische, auf Zellenniveau verdichtete Zwischenergebnisse für die SINR- Berechnung sind.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Hardware-Modul (1) ausgelegt ist, Zwischenergebnisse für unterschiedliche Betriebsmodi zu berechnen.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass der Prozessor (2) programmiert ist, in Abhängigkeit von dem gewählten Betriebsmodus eine Kombination geeigneter Zwischenergebnisse durchzuführen.

5. Schaltungsanordnung nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass die Betriebsmodi einen Normalmodus ohne senderseitige Antennendiversität, einen Mehrantennen-Diversitätsmodus ohne geschlossenen Regelschleifenbetrieb und/oder einen Mehrantennen-Diversitätsmodus mit geschlossenem Regelschleifenbetrieb umfassen.

6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass das Hardware-Modul (1) zur Berechnung der Zwischenergebnisse einen Hardware-Datenpfad (10) mit mehreren selektiv auswertbaren und/oder selektiv aktivierbaren bzw. deaktivierbaren Hardware-Abschnitten (MULT1, MULT2, MULT3, SQR1, SQR2) enthält.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Hardware-Abschnitte (MULT1, MULT2, MULT3) komplexe Multiplizierer und komplexe Quadrier-Einheiten (SQR1, SQR2) umfassen.

8. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass das Hardware-Modul eingangsseitig zwei parallel zueinander angeordnete Hardware-Abschnitte (MULT1, MULT2) in Form von komplexen Multiplizierern aufweist.

9. Schaltungsanordnung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass zumindest einige der Hardware-Abschnitte an ihren Ausgängen selektiv ansteuerbare und damit für jeden Integrationsschritt vorladbare und auslesbare Akkumulatoren (AC11, AC12, AC21, AC22, AC31, AC32, AC41, AC51) aufweisen.

10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass das Hardware-Modul (1) ferner umfasst:
einen Eingangsspeicher (P1) für Datensymbole, welcher mit dem Hardware-Datenpfad (10) in Verbindung steht, und
einen Eingangsspeicher (P2) für Kanalkoeffizienten, welcher mit dem Hardware-Datenpfad (10) in Verbindung steht.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass der Eingangsspeicher (P1) für Datensymbole und/oder der Eingangsspeicher (P2) für Kanalkoeffizienten eingangsseitig mit einem insbesondere im Zeitmultiplex betreibbaren RAKE- Empfänger in Verbindung stehen.

12. Schaltungsanordnung nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass das Hardware-Modul (1) ferner einen Ausgangsspeicher (P3) zur Speicherung der Zwischenergebnisse für die SINR- Berechnung, dessen Speicherinhalt von dem Hardware-Datenpfad (10) fortlaufend aktualisiert und von dem Prozessor (2) gelesen wird, umfasst.

13. Verfahren zur Berechnung des SINR für Funkempfänger, mit den Schritten:

- Berechnen von Zwischenergebnissen für die SINR-Berechnung in einem Hardware-Modul (1);

- Zugreifen auf die in dem Hardware-Modul (1) berechneten Zwischenergebnisse von einem Prozessor (2) zum Berechnen des SINR.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die von dem Hardware-Modul (1) bereitgestellten Zwischenergebnisse pfadunspezifische, auf Zellenniveau verdichtete Zwischenergebnisse für die SINR-Berechnung sind.